CN100399578C - 具有金属硅化物的金属氧化物半导体晶体管元件与其工艺 - Google Patents

Abstract

一种金属氧化物半导体(MOS)晶体管元件及其工艺，该晶体管元件包含有一多晶硅栅极，其具有相对的侧壁结构，且形成在半导体衬底的有源区域上，该多晶硅栅极并具有栅极线宽L；侧壁子，设于该多晶硅栅极的该侧壁结构的较低部位上；一第一金属硅化物层，其厚度约略等于离该侧壁子上端的垂直高度H，且该第一金属硅化物层由该多晶硅栅极的暴露上半部所形成，其中该垂直高度H需大于该栅极线宽L；一漏极/源极扩散区域，设于该半导体衬底上，且接近该多晶硅栅极；以及第二金属硅化物层，形成于该漏极/源极扩散区域上，其中该第一金属硅化物层的厚度大于该第二金属硅化物层的厚度。

Description

具有金属硅化物的金属氧化物半导体晶体管元件与其工艺

技术领域

本发明涉及集成电路制造领域，特别是关于具有金属硅化物的半导体元件及其工艺。本发明的金属硅化物具有较佳的热稳定性，而且能解决现有存储中的成团(agglomeration)问题。

背景技术

如本领域技术人员所知道的，场效应晶体管(field effect transistor)乃是在集成电路中最常使用到的基本电路元件之一，而要建立起电路，使其具有某些功能，则通常需在衬底上同时形成数量庞大的场效应晶体管元件。一般而言，单一晶体管包含有两个重掺杂的漏极与源极区域，其形成在掺杂浓度较低，且电性相反的硅离子阱区域内，漏极与源极区域之间为沟道区域，而在沟道区域上则依序为栅极氧化层以及多晶硅栅极。

该领域的技术人员都了解要制作更高密度以及更具有效能的元件，其关键在于内连线的通路是否能达到低电阻率的要求，而现有内连线电阻率降低到多晶硅的电阻率以下的方法即是利用在掺杂的多晶硅层上方形成低电阻的金属硅化物。

随着元件尺寸的缩小，浅结或扩散区域的接触电阻也随着提高，而为了降低浅结区域的电阻值，同时又降低多晶硅导线的阻值，所使用的方式即是以自行对准硅化物工艺，其中包括沉积金属于晶体管结构上并升高温度使金属与接触到的硅表面反应成硅化金属或金属硅化物，同时也会在多晶硅栅极顶部反应形成金属硅化物。

然而，由于结区域的结深度越来越浅，造成前述的金属硅化物的厚度无法制作的太厚，也因此限制到电阻值所能够降低的程度，更直接到形成在多晶硅导线或栅极上方的金属硅化物的厚度，如此一来，原先希望以形成金属硅化物的方式降低电路的信号延迟(RC delay)的目的，当元件尺寸缩小至某一程度时便无法顺利达成。此外，现有技艺中当金属例如钴金属与线宽小于50纳米的多晶硅栅极在高温下反应欲形成金属硅化物时，通常会产生所谓的「成团(agglomeration)」现象，而会影响到所产生金属硅化物的热稳定性，进而影响到元件的工作性能。

发明内容

因此，本发明要解决的问题是提供一种具有金属硅化物的半导体元件，可有效降低电阻值，并且可改善金属硅化物的热稳定性。

本发明要解决的另一问题是提供一种金属氧化物半导体场效应晶体管元件，其具有金属硅化物的多晶硅栅极，且该多晶硅栅极的栅极线宽在50纳米左右或以下，以及提供一种制作方法可以避免前述的「成团」现象。

为达成前述的目的，本发明的优选实施例提供一种金属氧化物半导体(MOS)晶体管元件，包含有一多晶硅栅极，其具有相对的侧壁结构，且形成在半导体衬底的有源区域上，该多晶硅栅极并具有栅极线宽L；侧壁子，设于该多晶硅栅极的该侧壁结构的较低部位上；一第一金属硅化物层，其厚度约略等于离该侧壁子上端的垂直高度H，且该第一金属硅化物层由该多晶硅栅极的暴露上半部所形成，其中该垂直高度H需大于该栅极线宽L；一漏极/源极扩散区域，设于该半导体衬底上，且接近该多晶硅栅极；以及第二金属硅化物层，形成于该漏极/源极扩散区域上，其中该第一金属硅化物层的厚度大于该第二金属硅化物层的厚度。

为了能够更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1绘示的是依据本发明优选实施例具有改进的金属硅化物层形成在多晶硅栅极上方的金属氧化物半导体晶体管的剖面示意图；

图2至6说明依据本发明优选实施例形成图1中的半导体结构的方法步骤。

附图标记说明

10金属氧化物半导体晶体管    100半导体衬底

102多晶硅栅极               104金属硅化物层

106栅极介电层               108侧壁衬垫层

110氮化硅侧壁子         120介电层

140金属硅化物层         205超浅结延伸区域

210漏极/源极扩散区域    220沟道区域

具体实施方式

以下即藉由附图来详细说明本发明的优选实施例，而该领域的技术人员应理解本发明特别适合应用在金属氧化物半导体晶体管元件的金属硅化物的形成，为此，以下实施例将特别针对金属氧化物半导体晶体管元件的金属硅化物的形成为例做说明。

请先参阅图1，其绘示的是依据本发明优选实施例具有改进的金属硅化物层104形成在多晶硅栅极102上方的金属氧化物半导体晶体管10的剖面示意图。其中，金属氧化物半导体晶体管10制作在半导体衬底100上，例如P型或N型硅衬底，端视金属氧化物半导体晶体管10的电性而决定之。在其它实施例中，半导体衬底100也可能是硅覆绝缘(silicon-on-insulator)衬底，或所谓的SOI衬底。该领域的技术人员应理解例如浅沟隔离等等的元件隔离结构并未明示于图中。

金属氧化物半导体晶体管10另包含有漏极/源极扩散区域210，其以重掺杂方式注入半导体衬底100表面，其中所用的掺杂剂通常具有与半导体衬底100的电性相反的物质，例如砷或硼等等。且，漏极/源极扩散区域210与超浅结延伸区域205相邻接。在超浅结延伸区域205之间为栅极沟道区域220，其上为栅极介电层106，再其上则为多晶硅栅极102。如图1所示，在多晶硅栅极102侧壁的较低部位形成有侧壁衬垫层108以及侧壁子110，而侧壁衬垫层108以及侧壁子110并未包覆多晶硅栅极102侧壁的较高部位。在漏极/源极扩散区域210上形成有用来降低接触电阻的金属硅化物层140。在金属氧化物半导体晶体管10的表面上再以介电层120覆盖住。

然而，如前所述，当多晶硅作为栅极材料时，其电阻过高而必须以掺杂加上形成金属硅化物以降低电阻，而当金属例如钴金属与线宽小于50纳米的多晶硅栅极在高温下反应欲形成金属硅化物时，会产生「成团」现象，而会影响到所产生金属硅化物的热稳定性。本发明可以有效解决这种问题。

仍然请参阅图1，本发明的重要特征在于金属氧化物半导体晶体管10所具有的金属硅化物层104乃突出于周围的侧壁子110，也就是形成在多晶硅栅极的上半部位置。重点在于此金属硅化物层104特别设计而使其突出于衬垫层108以及侧壁子110上端表面达到一预定的高度”H”，其中此突出的高度”H”需大于前述的多晶硅栅极的栅极最小线宽或者栅极长度”L”，换言之需满足H＞L的法则。根据本发明的优选实施例，对于金属氧化物半导体晶体管10的栅极线宽若为55纳米左右，则前述金属硅化物层104的突出的高度”H”约在800至1500埃左右的范围，优选则为1200埃左右。本发明藉由依循前述的H＞L的法则，而能够达到在线宽小于50纳米的多晶硅栅极在高温下反应欲形成金属硅化物时，有效地避免产生「成团」现象。金属硅化物层104可以为钴、镍、钛、铂、钯等与硅所形成的材质者。

以下藉由图2至6说明依据本发明优选实施例形成图1中的半导体结构的方法步骤。图2显示的是形成于半导体衬底100上的金属氧化物半导体晶体管元件，其包括形成在栅极介电层106上的多晶硅栅极102，此结构的形成方式，包括微影以及蚀刻，乃本领域内技术人员所熟知，因此不再赘述。图2中，多晶硅栅极102的线宽为L，其约介于35纳米至55纳米之间，例如50纳米。在多晶硅栅极102的侧壁上此时已形成有偏侧壁子(offsetspacer)108a，通常由二氧化硅所构成。接着，利用多晶硅栅极102以及偏侧壁子108a作为屏蔽，进行离子注入工艺，将掺杂剂注入半导体衬底100中，以于多晶硅栅极102两侧的半导体衬底100表面形成轻掺杂区域205。其中，多晶硅栅极102可以为掺杂多晶硅。

如图3所示，接着于多晶硅栅极102侧壁上形成约为L型剖面的衬垫层108b以及氮化硅侧壁子110。形成衬垫层108b以及氮化硅侧壁子110的步骤包括有先沉积硅氧层，接着沉积氮化硅层，然后回蚀刻这两层介电层。以下，为方便说明，将相同材质的偏侧壁子108a与衬垫层108b两层共同以标号108表示。

如图4所示，接着选择性地同时将部分的侧壁层108以及侧壁子110从多晶硅栅极102侧壁上蚀除，蚀刻的方式是从上往下蚀刻，且几乎不(或极些微)蚀刻多晶硅栅极102，如此使得多晶硅栅极102上半部垂直高度”H”的部分被暴露出来。该垂直高度H可定义为剩下的侧壁衬垫层108以及侧壁子110的上端表面到多晶硅栅极102顶端的距离。值得一提的是在蚀刻侧壁衬垫层108以及侧壁子110的同时，多晶硅栅极102也可能被轻微的修饰掉表面，造成其剖面已非原先矩形的结构(虚线)，而较为圆滑。根据本发明，此高度”H”需大于多晶硅栅极102的栅极最小线宽”L”。

接下来，如图5以及图6所示，进行自行对准金属硅化工艺。首先，将一金属层260，例如钴、镍钛、铂、钯等金属，沉积于衬底100表面。接着，如图6所示，进行热工艺，使金属层260与暴露出来的多晶硅栅极102以及扩散区域210反应分别形成金属硅化物层104以及金属硅化物层140。其中，值得一提的是金属硅化物层104的厚度至少大于金属硅化物层140的厚度两倍以上。最后将剩下的金属层260去除。本发明的优点在于现有技艺的「成团」现象可藉由依循本发明所发现的H＞L的法则，而能够在线宽小于50纳米的多晶硅栅极金属硅化物工艺中被避免掉。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (8)

1.一种金属氧化物半导体晶体管元件，包含有：

一多晶硅栅极，其具有相对的侧壁结构，且形成在半导体衬底的有源区域上，该多晶硅栅极并具有栅极线宽L；

侧壁子，设于该多晶硅栅极的该侧壁结构的较低部位上；

一第一金属硅化物层，其厚度等于离该侧壁子上端的垂直高度H，且该第一金属硅化物层由该多晶硅栅极的暴露上半部所形成，其中该垂直高度H需大于该栅极线宽L；

一漏极/源极扩散区域，设于该半导体衬底上，且接近该多晶硅栅极；以及

第二金属硅化物层，形成于该漏极/源极扩散区域上，其中该第一金属硅化物层的厚度大于该第二金属硅化物层的厚度。

2.如权利要求1所述的金属氧化物半导体晶体管元件，其中该第一金属硅化物层为钴、镍、钛、铂或钯与硅所形成的材质。

3.如权利要求1所述的金属氧化物半导体晶体管元件，其中该栅极线宽介于35纳米至55纳米之间。

4.如权利要求1所述的金属氧化物半导体晶体管元件，其中该垂直高度介于800埃至1500埃之间。

5.如权利要求1所述的金属氧化物半导体晶体管元件，其中该栅极线宽小于50纳米。

6.如权利要求1所述的金属氧化物半导体晶体管元件，其中该侧壁子包括一剖面为L型的衬垫层以及一形成于该L型衬垫层上的氮化硅侧壁子。

7.如权利要求6所述的金属氧化物半导体晶体管元件，其中该侧壁子另包括有一偏侧壁子设于该多晶硅栅极与该L型衬垫层之间。

8.如权利要求1所述的金属氧化物半导体晶体管元件，其中该漏极/源极扩散区域与轻掺杂延伸区域相邻接，且该轻掺杂延伸区域设于该侧壁子下方。

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