KR100369668B1 - 고밀도 디램 내에서 폴리 길이 제어를 위한 수정된 게이트도체 공정 - Google Patents
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Abstract
반도체 장치는 옥사이드층이 위에 놓인 반도체 기판을 포함한다. 상기 옥사이드층 상에 게이트 도체가 제공되며, 상기 게이트 도체는 상기 옥사이드층 상에 폴리실리콘층을 포함하고 상기 폴리실리콘층 상에 텅스텐 실리사이드층을 포함하고 상기 텅스텐 실리사이드층 상에 니트라이드 최상층을 포함한다. 폴리실리콘층은 실리사이드층과 니트라이드층의 길이보다 길이가 더 길다. 게이트 도체 상의 유전체 스페이서는 니트라이드 최상층과 텅스텐 실리사이드층을 덮어서 폴리실리콘층과 실질적으로 동일 수준인 측벽을 제공한다. 폴리실리콘층 상에서 노출된 폴리실리콘은 산화된다.
Description
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로서, 더욱 상세하게는 고밀도 임의 접근 메모리 또는 매립형 메모리 내의 폴리실리콘 길이 제어를 위한 수정된 게이트 도체 공정에 관한 것이다.
DRAM 전달 게이트 장치의 채널 길이는 계속해서 과감하게 축소되고 있다. 종래의 스케일링 기술은 그 적용이 저누설 DRAM 전달 장치에 한정된다. 따라서, 제한된 채널 길이의 축소만으로 연속되는 셀 축소를 허용하는 신규한 집적화 방법이 요구된다.
DRAM 셀 치수가 감소됨에 따라, 전달 게이트는 그에 따라 축소된다. 종래의 셀 치수(> 8F2)는 위글링된(wiggled) 게이트가 배열 트랜지스터 오프 누설을 최소로 유지하도록 허용한다. 워드선 방향으로 최소 F에서 동일 선상 및 동일 간격으로 8F2셀이 개시될 때, 석판 인쇄술에 의해 배열 통과 트랜지스터의 더 긴 전달 게이트 길이를 제공할 필요가 있다. 종래의 스케일링 기술은 (표면 누설 및 전하 응답 특성에 의해 제한되는) 얕은 접합, 높은 채널 도핑 집중 또는 누설을 증가시키는 헤일로 착상(halo implant)을 사용하며, 따라서 DRAM 공정에 사용하기가 용이하지 않다.
공지의 공정 중 하나는 8F2을 위한 수정된 BEST(BuriEd Strap) 셀에 기초한다. 트렌치 커패시터와 얕은 트렌치 절연체가 형성되면, 게이트 스택은 놓인다. 통상적으로, 게이트 스택은 SiN으로 덮인 폴리실리콘과 WSix로 이루어진다. 게이트 마스크 오픈 단계 동안에, SiN은 패턴 가공되며, 에칭은 통상적으로 WSix내에서 멈추며, 레지스트는 벗겨지고 잔존하는 스택은 하드 마스크로서 SiN을 사용하여 에칭된다. 게이트 측벽 산화 후에, SiN 스페이서가 놓이며, 배리어 SiN 필름 및 BPSG 용착, 고밀도화 및 평탄화가 이어진다. TEOS층이 물결 무늬 비트선을 위해 놓이며, 비트선 접촉은 비트선 와이어링층(일반적으로는 텅스텐임)을 내려놓기 전에 게이트에 무경계로 에칭된다.
본 발명은 게이트 도체 공정을 더욱 향상시키기 위해 도출된 것이다.
본 발명에 따르면, 게이트 도체 공정은 폴리실리콘 길이를 제어하기 위해 수정된다.
본 발명의 일태양에 따르면, 상기 공정은 텅스텐 실리사이드의 이상 산화를 방지하고, 향상된 배열 갭 충전을 위해 텅스텐 실리사이드 형상을 일직선화한다.
본 발명의 다른 일태양에 따르면, 상기 공정은 텅스텐을 더욱 다량으로 함유하도록 함으로써 텅스텐 실리사이드 층을 두껍게 하도록 허용한다.
본 발명의 또 다른 일태양에 따르면, 상기 공정은 폴리실리콘의 길이를 조절하도록 허용한다.
본 발명의 또 다른 일태양에 따르면, 상기 공정은 무경계 접촉 에칭을 위한 여유를 증가시킨다.
넓게는, 게이트 유전체가 위에 놓여 있는 반도체 기판을 제공하는 단계와, 하부층을 포함하는 게이트 스택을 상기 게이트 유전체 상에 형성하고 상기 하부층 상에 상부층을 형성하는 단계와, 하부층이 상부층의 길이보다 길이가 더 길게 하면서 하부층까지 완전히 관통하여 상부층을 에칭하여 게이트 도체를 제공하는 단계와, 상기 하부층의 측벽과 거의 동일 수준인 상부층의 측벽에 스페이서를 형성하는단계를 포함하는 반도체 장치 제조 공정이 본 명세서에 개시되어 있다.
더욱 상세하게는, 옥사이드층이 위에 놓여 있는 반도체 기판을 제공하는 단계와, 상기 옥사이드층 상에 폴리실리콘층을 포함하고 상기 폴리실리콘층 상에 게이트 도체 재료층을 포함하고 상기 게이트 도체 재료층 상에 니트라이드 최상층을 포함하는 게이트 스택을 상기 게이트 옥사이드층 상에 형성하는 단계와, 니트라이드 최상층을 패턴 가공하고 텅스텐 실리사이드층을 완전히 관통하여 에칭함으로써 게이트 스택을 마스크 오픈 에칭하여 게이트 도체를 제공하는 단계와, 상기 니트라이드 최상층과 상기 텅스텐 실리사이드층을 덮는 게이트 도체 상의 유전체 스페이서를 형성하는 단계와, 폴리실리콘층을 에칭하여 상기 스페이서와 실질적으로 동일 수준인 수직인 측벽을 형성하는 상기 옥사이드층까지 연장하는 게이트 도체 측벽을 제공하는 단계를 포함하는 반도체 장치 제조 공정이 본 명세서에 개시되어 있다.
본 발명의 특징 중 하나는, 스페이서의 두께가 폴리실리콘층의 두께를 변화시키도록 조절된다는 것이다.
본 발명의 특징 중 다른 하나는, 게이트 도체 재료가 텅스텐 실리사이드층의 두께를 감소시키기 위해서 또는 동일 두께에서 게이트 저항성을 낮추기 위해서 텅스텐이 상대적으로 다량 함유된 텅스텐 실리사이드층이라는 것이다.
본 발명의 특징 중 또 다른 하나는, 스페이서가 게이트 도체 재료의 이상 산화를 방지한다는 것이다.
본 발명의 특징 중 또 다른 하나는, 게이트 도체 재료가 텅스텐 실리사이드, 텅스텐 니트라이드, 탄탈 실리사이드, 탄탈 실리콘 니트라이드 또는 이들의 결합으로 이루어지는 그룹으로부터 선택된다는 것이다.
본 발명의 특징 중 또 다른 하나는, 스페이서가 게이트 도체 재료층 형상의 일직선화를 제공한다는 것이다.
본 발명의 특징 중 또 다른 하나는, 상기 형성 단계가 폴리실리콘층과 게이트 도체 재료층 사이에 배리어층을 형성하는 단계를 포함한다는 것이다. 상기 배리어층은 TiN, WN, TaSi2, TaSiN으로 이루어지는 그룹으로부터 선택되는 것이다.
본 발명의 특징 중 또 다른 하나는, 상기 형성 단계가 상기 폴리실리콘층과 상기 게이트 도체에 걸쳐서 유전체 재료층을 용착시키는 단계를 포함한다는 것이다. 유전체 재료는 니트라이드, 옥사이드, TEOS 또는, ASG, BSG, PSG, BPSG와 같은 도핑된 옥사이드로 이루어지는 그룹으로부터 선택된다. 유전체층의 수평면은 에칭되어 스페이서를 형성한다.
본 발명의 또 다른 일태양에 따르면, 게이트 유전체가 위에 놓여 있는 반도체 기판을 포함하는 반도체 장치가 개시되어 있다. 게이트 유전체 상에 게이트 도체가 제공되며, 게이트 도체는 하부층을 포함하고 상기 하부층 상에 상부층을 포함한다. 상기 하부층은 상부층의 길이보다 길이가 길다. 상부층 측벽 상의 스페이서는 상기 하부층의 측벽과 실질적으로 동일 수준이다.
본 발명의 또 다른 일태양에 따르면, 옥사이드층이 위에 놓여 있는 반도체 기판을 포함하는 반도체 장치가 개시되어 있다. 상기 옥사이드층 상에는 게이트 도체가 제공되며, 게이트 도체는 상기 옥사이드층 상에 폴리실리콘층을 포함하며, 상기 폴리실리콘층 상에 텅스텐 실리사이드층을 포함하며, 상기 텅스텐 실리사이드층상에 니트라이드 최상층을 포함한다. 폴리실리콘층은 실리사이드층과 니트라이드층의 길이보다 길이가 더 길다. 게이트 도체 상의 유전체 스페이서는 니트라이드 최상층과 텅스텐 실리사이드층을 덮어서 폴리실리콘층과 실질적으로 동일 수준인 측벽을 제공한다. 폴리실리콘층 상의 노출된 폴리실리콘은 산화된다.
더욱 상세하게는, 본 발명은 소정의 피치에 대하여 더 긴 게이트 폴리실리콘 길이를 허용하는 공정 집적화 기술에 관한 것으로서, 주어진 기술에 대하여 배열 장치 누설을 (약 1세대 정도) 향상시킨다. 이러한 신규한 집적화 기술은 더 긴 배열 통과 트랜지스터 길이를 허용한다. 통과 트랜지스터의 채널 길이는 게이트 폴리실리콘이 에칭되기 전에 형성되는 스페이서인 SiN "예비 스페이서"를 사용함으로써 증가된다. 이는 무경계 비트선 접촉을 희생함이 없이 긴 배열 폴리실리콘 길이를 허용한다.
175 nm의 8F2셀에 적용된 수정된 공정은 게이트 마스크 오픈 단계에 이르기까지 표준 공정과 유사하며, WSix를 완전히 관통하여 에칭하도록 수정된다. 레지스트는 벗겨지며, WSix는 약 800 ℃에서 어닐링된다. 측벽 상에 SiN 스페이서가 형성되며, 이후에, 폴리실리콘이 에칭된다. 이후에, 게이트 측벽은 산화된다.
앞서 기술한 수정된 공정의 가장 큰 장점은 배열 내에서 게이트 길이가 증가된다는 것이다. 증가된 게이트 길이로 인해 임계 전압 분포는 더 기밀해지며, 저장되는 전하는 증가된다. 또한, WSix는 SiN 내에서 캡슐로 싸이고 산화에 노출되지 않으므로, 텅스텐이 다량 함유된 실리사이드 또는 금속 게이트가 사용되며 이는 낮은게이트 시트 저항을 허용한다는 점을 주목해야 한다. SiN 용착 동안에 WSix어닐링이 없는 경우에 발생할 수 있는 이상 WSix산화를 방지하기 위해서, 마스크 오픈 단계 후에 WSix어닐링이 필요하다.
도 1 내지 도 5는 본 발명에 따른 반도체 장치를 제조하는 공정을 나타내는 일련의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 기판 12 : 옥사이드층
14 : 게이트 스택 16 : 폴리실리콘층
18 : 게이트 도체 재료층 20 : 니트라이드 최상층
22 : 게이트 도체 24 : 측벽
26 : 배리어층 28 : 스페이서
고밀도 다이나믹 임의 접근 메모리(DRAM) 또는 매립형 메모리 내 폴리실리콘 길이를 제어하는 반도체 장치의 유일하고 신규한 제조 공정을 설명한다. 현재의 배열 내 DRAM 구조 공정은 석판 인쇄 치수를 폴리실리콘 라인폭 또는 길이에 직접 연결시킨다. 레지스트 웨빙(webbing)이 있다면, 폴리 길이의 증가가 제한되며, 이는 DRAM 셀의 기억력에 직접 영향을 준다. 또한, 텅스텐 실리사이드 (WSix) 두께는 배열 워드선에 요구되는 시트 저항에 의해 결정된다. 통상적인 측벽 산화 동안에, 텅스텐 다량 함유 실리사이드는 이상 산화를 유발한다. 따라서, 규소를 다량으로 함유하고 저항성이 낮은 텅스텐 실리사이드가 통상적으로 사용된다. 본 발명에 따르면, WSix는 측벽 산화에 노출되지 않는다. 이는 저항성이 낮은 텅스텐 다량 함유 실리사이드를 더 사용할 수 있게 하며, 또는 텅스텐 금속의 사용을 허용한다. 이는 게이트 높이를 감소시킨다. 비-산화 WSix층의 더욱 일직선적인 형상뿐만 아니라 더 낮은 스택 높이는 향상된 갭 충전을 허용하며, 지지 장치 성능을 위한 낮은 포스트 게이트 도체 열 운영을 허용한다.
향상된 무경계 접촉 여유를 위해서, 게이트 스택의 최상부가 무경계 접촉 에칭에 더욱 심하게 노출되므로, 바닥에 비해서 최상부에서 더 두꺼운 무경계 접촉 배리어를 가지는 것이 바람직하다. 니트라이드에 선택적인 본 에칭을 위해서, 최상부에서 더 두꺼운 니트라이드가 바람직하다.
본 발명에 따르면, 게이트 도체 마스크 오픈 에칭에 이어서 스페이서가 형성된다. 스페이서의 두께를 조절함으로써, 폴리실리콘의 두께는 제어될 수 있다. 또한, 스페이서가 WSix층을 덮기 때문에, 이 층은 텅스텐을 더욱 다량 함유할 수 있고 스택 높이를 감소시킬 수 있고 이상 WSix산화를 방지할 수 있다.
공정의 대안적인 실시예는 2중 작업 기능 게이트를 형성하는 데 사용될 수도 있으며, 이는 당업자에게 있어 명백하다. 간단히 말하면, N형 게이트를 위해 ASG 또는 PSG 예비 스페이서가 사용될 수도 있으며, P형 게이트를 위해 BSG 예비 스페이서가 사용될 수도 있다.
먼저 도 1을 참조하면, 게이트 도체 스택을 형성하기 위해 종래의 공정이 사용된다. 앞서 논한 자기-정렬된(self-aligned) BEST(BuriEd Strap) 셀을 가지는 트렌치 DRAM 셀과 관련하여 이 공정을 설명한다. 트렌치 커패시터와 얕은 트렌치 절연체가 반도체 기판(10)에 형성된다. 옥사이드층(12)을 기판(10) 상에 성장시킨다. 상기 옥사이드층(12) 상에 게이트 스택(14)이 형성된다. 게이트 스택(14)은 옥사이드층(12) 상에 폴리실리콘층(16)을 포함하며, 폴리실리콘층(16) 상에 게이트 도체 재료층(18)을 포함하며, 게이트 도체 재료층(18) 상에 니트라이드 최상층(20)을 포함한다.
본 발명의 설명되는 실시예에서, 상기 게이트 도체 재료층(18)의 게이트 도체 재료는 WSix를 포함한다. 대안적으로, 상기 도체 재료는 텅스텐 니트라이드, 탄탈 실리콘 니트라이드 또는 이들의 결합일 수 있다.
게이트 스택(14)은 특정 반도체 장치에 대하여 적합한 바와 같이, 니트라이드 최상층(20)을 패턴 가공함으로써 및, WSix층(18)을 완전히 관통하여 에칭함으로써 마스크 오픈 에칭되어, 도 2에서 보는 바와 같은 측벽(24)을 가지는 게이트 도체(22)를 제공한다. 이 에칭은 도시된 바와 같이 폴리실리콘층(16) 상에서 멈춘다. 경우에 따라서, 도 2에서 참조 번호 26으로 도시된 바와 같이, 폴리실리콘층(16)과 WSix층(18) 사이에 배리어층이 존재할 수도 있다. 배리어층(26)은 예를 들어 TiN, WN, TaSi2또는 TaSiN으로 된 것일 수도 있다. 마스크 오픈 에칭은 고온 측벽 산화에 대한 저항성에 따라서 배리어층(26)을 에칭할 수도 있다. 에칭된 부분은 아래에서 설명하는 바와 같이 이어지는 니트라이드층에 의해 보호된다. 이상에서, 텅스텐 실리사이드는 텅스텐에 의해 대체될 수도 있다는 것을 주목해야 한다.
다음에, 마스크 오픈 에칭에 사용된 레지스트는 벗겨지며, 웨이퍼는 세척된다. WSix는 약 800℃에서 어닐링된다. 도 3에서 보듯이 이어지는 유전체층(28) 용착 동안에 어닐링이 없다면 생길 수 있는 이상 WSix산화를 방지하기 위해서, 마스크 오픈 에칭 단계 후에 WSix어닐링이 필요하다. 유전체 재료는 얇은 니트라이드층, 옥사이드층, TEOS 또는, ASG, BSG, PSG나 BPSG와 같은 도핑된(doped) 유리 옥사이드일 수 있다. 그러나, 옥사이드층은 산화 방지 효과가 적다. 옥사이드층이 열 산화에 의해 성장될 수도 있다. 유전체층(28)의 두께는, 폴리실리콘층(16)의 길이가 후속 공정에서 수정되어야 하는 정도에 의해 결정된다. 폴리 측벽 산화에 대해 보상하기 위해 필요하면, 예를 들어 유전체층(28)의 두께는 소모되는 폴리실리콘의 양일 수 있다.
게이트 도체 측벽(24) 상에 유전체 스페이서(30)를 형성하기 위해서, 도 4에 도시된 바와 같은 얇은 유전체층(28)의 수평면이 에칭된다. 도시된 실시예에서, 유전체층(28)은 에칭되며, 폴리실리콘층(16) 상에서 멈춘다. 특정 영역에서만 유전체가 관통 파괴되도록 지지 장치를 차단하기 위해 마스크가 사용될 수도 있다. 대안적으로, 유전체층(28)이 에칭되고, 폴리실리콘층(16)도 역시 에칭되고, 게이트 옥사이드층(12) 상에서 멈출 수도 있다. 유전체층(28)이 옥사이드이면 폴리실리콘층(16)이 에칭된 후에 쉽게 제거될 수 있다. 이것이 마스크 에칭이면, 배열에 비하여 지지체에서 더 짧은 폴리실리콘 길이를 제공할 수 있다. 옥사이드 스페이서도 역시 비트선/접촉 때문에 커페시턴스가 낮다는 장점이 있으며, 폴리 에칭은 옥사이드에 매우 선택적이기 때문에, 더 양호한 CD 제어를 제공한다.
그렇지 않으면, 폴리실리콘층(16)은 에칭되어 스페이서(30)와 높이가 실질적으로 동일한 수직 측벽(32)을 개별적으로 형성하여, 옥사이드층(12)까지 연장하는 게이트 도체 측벽(32)을 제공한다. 게이트 도체 측벽(32) 상에서 노출된 폴리실리콘은 참조 번호 34에 도시된 바와 같이 산화된다. 스페이서(30)는 이상 WSix산화를 방지한다. 지지 장치가 예를 들어 도 3에서와 같이 폴리실리콘층(16)의 최상부에서니트라이드와 같은 유전체로 차단되면 (이들은 배열 내에서 니트라이드 돌파 에칭 동안에 마스크에 의해 차단될 것이다), 상기 배열과 지지 측벽의 산화는 발생되지 않을 수 있으며, 지지 장치는 나중에 차단 마스크를 사용하여 형성되며, 따라서 배열 내에서 양호한 기억량뿐만 아니라 더 얕은 지지 접합을 허용한다.
본 명세서에 기술된 공정의 구체적인 장점 중 하나는, 배열 내에서 증가된 게이트 길이이다. 게이트 길이의 증가에 의해서, 임계 전압 분포가 더 기밀해지며, 따라서 저장 전하가 향상된다.
기술되어 있는 공정은 도 5에 도시된 바와 같은 반도체 장치를 제조하기 위해 사용되며, 여기에서 게이트 도체(22) 상의 유전체 스페이서(30)는 폴리실리콘층 측벽(34)과 실질적으로 동일 수준이며, 폴리실리콘층은 실리사이드층(18) 및 니트라이드 최상층(20)의 길이보다 길이가 더 길다.
본 발명에 따르면, 고밀도의 DRAM 또는 매립된 메모리에서 폴리실리콘 길이 제어을 위한 수정된 게이트 도체 공정이 제공된다.
Claims (22)
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- 산화층이 그 위에 형성된 반도체 기판과,상기 산화층 위의 폴리실리콘층, 상기 폴리실리콘층 위의 텅스텐 실리사이드층 및 상기 텅스텐 실리사이드층 위의 나이트라이드 최상층을 포함하며 상기 산화층 위에 위치하는 게이트 도체--상기 폴리실리콘층의 길이는 상기 실리사이드층 및 상기 나이트라이드 최상층보다 김--와,상기 게이트 도체의 측벽에 위치하고, 상기 나이트라이드 최상층과 상기 텅스텐 실리사이드층을 덮으며 상기 폴리실리콘 층과 실질적으로 동일 높이가 되는 유전체 스페이서와,노출되어 산화되는, 상기 폴리실리콘 층 내의 폴리실리콘을 포함하며,상기 텅스텐 실리사이드층은 상기 유전체 스페이서에 의한 텅스텐 실리사이드의 산화를 방지하기 위하여 어닐링된 텅스텐 실리사이드로 이루어지는 것인 반도체 장치.
- 산화층이 그 위에 형성된 반도체 기판과,상기 산화층 위의 폴리실리콘층, 상기 폴리실리콘층 위의 텅스텐 실리사이드층 및 상기 텅스텐 실리사이드층 위의 나이트라이드 최상층을 포함하며 상기 산화층 위에 위치하는 게이트 도체--상기 폴리실리콘층의 길이는 상기 실리사이드층 및 상기 나이트라이드 최상층보다 김--와,상기 게이트 도체의 측벽에 위치하고, 상기 나이트라이드 최상층과 상기 텅스텐 실리사이드층을 덮으며 상기 폴리실리콘 층과 실질적으로 동일 높이가 되는 유전체 스페이서--상기 게이트 도체 측벽상에 성장하여 상기 나이트라이드 최상층과 상기 텅스텐 실리사이드층을 덮는 산화층을 포함함--와,노출되어 산화되는, 상기 폴리실리콘 층 내의 폴리실리콘을 포함하는 반도체 장치.
- 제13항 또는 제14항에 있어서, 상기 스페이서의 두께는 상기 폴리실리콘층의 두께를 변화시키기 위해 조절되는 것인 반도체 장치.
- 제13항 또는 제14항에 있어서, 상기 텅스텐 실리사이드층은 텅스텐 실리사이드층의 두께를 감소시키거나 게이트 저항성을 감소시키기 위해 텅스텐이 다량 함유된 것인 반도체 장치.
- 제13항 또는 제14항에 있어서, 상기 스페이서는 텅스텐 실리사이드의 이상 산화를 방지하는 것인 반도체 장치.
- 제13항 또는 제14항에 있어서, 상기 스페이서는 상기 텅스텐 실리사이드층 형상의 일직선화를 제공하는 것인 반도체 장치.
- 제13항 또는 제14항에 있어서, 상기 폴리실리콘층과 상기 텅스텐 실리사이드층 사이에 배리어층을 추가적으로 포함하는 것인 반도체 장치.
- 제19항에 있어서, 상기 배리어층은 TiN, WN, TaSi2, TaSiN으로 이루어지는그룹으로부터 선택되는 것인 반도체 장치.
- 제13항에 있어서, 상기 유전체 재료는 니트라이드, 옥사이드, TEOS 또는 도핑된 유리로 이루어지는 그룹으로부터 선택되는 것인 반도체 장치.
- 제13항에 있어서, 상기 유전체 스페이서는 상기 게이트 도체 측벽상에 성장하여 상기 나이트라이드 최상층과 상기 텅스텐 실리사이드층을 덮는 산화층을 포함하는 것인 반도체 장치.
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