TWI466271B

TWI466271B - 具有可調整閘極電阻值之電晶體及具有可調整閘極電阻值之電晶體之半導體元件

Info

Publication number: TWI466271B
Application number: TW099122066A
Authority: TW
Inventors: Hang Ting Lue; Kuo Pin Chang
Original assignee: Macronix Int Co Ltd
Priority date: 2010-07-05
Filing date: 2010-07-05
Publication date: 2014-12-21
Also published as: TW201203520A

Description

具有可調整閘極電阻值之電晶體及具有可調整閘極電阻值之電晶體之半導體元件

本發明是有關於電子記憶體元件，且特別是有關於適合用以當作非揮發性記憶體元件之半導體記憶體元件。

電子記憶體元件係為一種廣為所知且可常見於不同的電子系統中之電子元件。舉例來說，電子記憶體元件(有時指的是電腦記憶體)可見於電腦及其他電腦元件中。不同的可抽取式電子記憶體元件或獨立式電子記憶體元件亦為人所熟知，像是記憶卡或者是固態數據存取系統。舉例來說，像是使用可抽取式記憶卡從數位相機中存取照片，或是利用數位錄影機存取所錄製之電影。

多數的電子記憶體元件可被區分成揮發性或非揮發性。一般的揮發性電子記憶體元件係為一種需要電源來保持所儲存之資訊。揮發性電子記憶體元件可例如是靜態隨機存取記憶體(SRAM)或是動態隨機存取記憶體(DRAM)電腦記憶體元件，SRAM或是DRAM只有在電腦開啟時才能保留所儲存的數據，而當電腦關閉後或是切斷電源後，之前所儲存的數據則會遺失。相對地，一般非揮發性電子記憶體元件係在沒有外接電源的情況下仍具有可保留儲存數據的能力。非揮發性記憶體例如是記憶卡，記憶卡係被廣泛地使用在數位相機上。記憶卡可以儲存相機所拍下來的照片，而且即使是記憶卡已經從相機中抽離，記憶卡依然可保留住這些照片數據。

當使用電子記憶體元件的系統變得越來越強大時，對於數據儲存容量的要求也隨之增加。舉例來說，一般隨著大量隨機存取記憶體(RAM)的增加，更強大的電腦和軟體係可更佳地操作；高解析相機製造出更大的相片以及電影檔案，就需要具有更大儲存容量的記憶卡設置於其中。所以，找出增加記憶體元件之數據儲存容量的方法為電子記憶體元件工業上的趨勢。然而僅僅是增加容量是不夠的，通常還希望能在增加數據儲存容量的同時，維持住記憶體元件的尺寸或者甚至還可以將元件尺寸作縮減。所以，在一給定尺寸下增加數據儲存容量為電子記憶體元件工業上的另一個趨勢，換句話說就是朝向更大位元密度之趨勢而前進。另外還有成本上的考量。舉例來說，當一個電子記憶體元件的位元密度增加時，希望能維持或減少其製造成本。換句話說，就是希望能減少電子記憶體元件的位元成本(每一位元的製造成本)。另外更有一個考量就是相關的效能，例如是在電子記憶體元件上提供更快速的數據儲存以及更快速的儲存數據存取。

提供增加位元密度之方法是減少個別記憶胞的尺寸。舉例來說，當製程被改善後，可以形成更小的結構，故允許製造出更小的記憶胞。然而有一些計畫指出，在未來使用此方法時，位元成本將會開始增加，因為相較於記憶胞縮減之速度，製程成本將有可能會開始更快速地增加。

本發明係揭露有關於記憶體元件之記憶體裝置及方法。

根據本揭露書之一方面，提出一種記憶體元件可包括一記憶胞陣列，其中，複數個記憶胞中的至少一個記憶胞包括一具有一第一端、第二端、以及一閘極結構之電晶體，且此閘極結構係包括一閘極介電層。此記憶胞還包括一和電晶體之閘極結構串聯之電阻。此閘極介電層可切換式地對應至一第一電阻值和一第二電阻值，此第一電阻值和此第二電阻值分別對應一第一記憶態和一第二記憶態。

此閘極介電層之第一電阻值係和該電晶體之一軟性崩潰狀態相對應。此閘極介電層之第二電阻值係和電晶體之一至少部分反轉軟性崩潰狀態相對應。

此電晶體更可包括一井區端點。一讀取操作、一編程操作、以及一抹除操作中之至少一者可包括施加一預定電壓至井區端點。此編程操作包括施加預定電壓至閘極結構，以及此抹除操作包括施加預定電壓至井區端點。此編程操作可誘發電晶體之軟性崩潰狀態。此抹除操作可至少部分地反轉電晶體之軟性崩潰狀態。

閘極介電層可包括二氧化矽(SiO₂ )、二氧化鉿(HfO₂ )、二氧化鋯(ZrO₂ )、以及二氧化鈦(TiO₂ )中之至少一者。

電阻可包括一高電阻值層，以及閘極結構可包括一低電阻值層，且其中高電阻值層可被設置於閘極介電層和低電阻值層之間。

根據本揭露書之另一方面，提出一種記憶體元件可包括一位元線、一字元線、一包括一記憶胞之記憶串、以及一連接至該記憶串之共源極線。此記憶串係連接至位元線。此記憶胞係連接於共源極線和位元線之間。此記憶胞包括一具有一第一端點、一第二端點、以及一閘極結構之電晶體，其中此閘極結構包括一閘極介電層。此記憶胞還包括一電阻，此電阻係為電性地串聯連接於電晶體之閘極介電層和字元線之間。此閘極介電層可切換式地對應至一第一電阻值和一第二電阻值，此第一電阻值和此第二電阻值分別對應一第一記憶態和一第二記憶態。

閘極介電層之第一電阻值係和電晶體之一軟性崩潰狀態相對應。閘極介電層之第二電阻值係和電晶體之一至少部分反轉軟性崩潰狀態相對應。

此電晶體更包括一井區端點。一讀取操作、一編程操作、以及一抹除操作中至少一者可包括施加一預定電壓至井區端點。此編程操作可包括施加預定電壓至閘極結構，以及此抹除操作可包括施加該預定電壓至井區端點。此編程操作可誘發電晶體之軟性崩潰狀態。此抹除操作可至少部分地反轉電晶體之軟性崩潰狀態。

閘極介電層可包括二氧化矽(SiO₂ )、二氧化鉿(HfO₂ )、二氧化鋯(ZrO₂ )、以及二氧化鈦(TiO₂ )中之至少一者。電阻可包括一高電阻值層，以及閘極結構可包括一低電阻值層，且其中此高電阻值層係設置於閘極介電層以及此低電阻值層之間。

此記憶胞可以係一第一記憶胞，以及此記憶體元件更可包括一以一疊層方向形成於此第一記憶胞上之第二記憶胞，使得此第一記憶胞以及此第二記憶胞係被包括在一三維之記憶體陣列中。

為讓本發明之上述內容能更明顯易懂，本發明之此些和其他之特徵、觀點、以及實施例係於下節【實施方式】中作詳細說明。

第1圖根據本發明所揭露之一實施例繪示一記憶體陣列100之一方塊圖。記憶體陣列100包括複數個記憶胞102，複數個位元線BL1-BL3，複數個字元線WL1-WL3，一串接選擇線SSL，一接地選擇線GSL，以及一共源極線SL。

可配置記憶體陣列100使得此些記憶胞102被設置成m×n記憶胞102之陣列，m和n係分別為自然數。更特別的是，記憶體陣列100更可以使其中之記憶胞102係為多個記憶串MS1-MS3的方式來配置。各記憶串MS包括一個串接選擇電晶體SST、一個群組的n個記憶胞102、以及以串聯形式連接的接地選擇電晶體GST。記憶串MS1-MS3係分別連接至位元線BL1-BL3。記憶串MS1-MS3皆連接至共源極線SL。

第2圖繪示一記憶串MS1之示意圖，記憶串MS1係為一記憶串之範例，記憶串可以是第1圖中繪示之任一記憶串MS1-MS3。記憶串MS1包括一串接選擇電晶體SST、第一記憶胞到第四記憶胞102a-102c、以及一接地選擇電晶體GST。串接選擇電晶體SST、第一記憶胞到第三記憶胞102a-102c、以及接地選擇電晶體GST係串聯連接於位元線BL1和共源極線SL之間。雖然記憶串MS1包括三個記憶胞102a-102c，實際上之實施可以包括額外增加之記憶胞，例如是16、32、64或更多個記憶胞。第一記憶胞至第三記憶胞102a-102c分別包括電晶體108a-108c。電晶體108a-108c分別包括可調整電阻值之閘極110a-110c。記憶胞102a-102c還分別包括電阻112a-112c。此外，在一些實施例中，鄰近之電晶體108可以分享共源極和/或共汲極以縮減記憶胞尺寸。若在一鄰近之電晶體中，源極或汲極皆非共用結構，如此則很難達到一所欲達到之設計規則，此欲達到之設計規則將會無法大於4F² 。

串接選擇電晶體SST之閘極係連接至串接選擇線SSL。串接選擇電晶體SST之源極係連接至位元線BL1。串接選擇電晶體SST之汲極係連接至第一記憶胞102a。

接地選擇電晶體GST之閘極係連接至接地選擇線GSL。接地選擇電晶體GST之源極係連接至最後一個記憶胞102c。接地選擇電晶體GST之汲極係連接至共源極線SL。

第3圖根據本發明所揭露之一實施例繪示一記憶胞102之示意圖。記憶胞102a-102c可以被配置如第3圖所示。記憶胞102包括電晶體108以及電阻112。電晶體108包括一可調整電阻值之閘極110。

電晶體108可以是一場效電晶體(FET)，例如是一金氧半場效電晶體(MOSFET)。電晶體108可包括一半導體基板114、一源極116、一汲極118、以及閘極110。閘極110包括一閘極介電層120以及一閘極電極122。電晶體108之源極116係通過串接選擇電晶體SST以及如第2圖所示之任意位於其中間的記憶胞102連接至位元線BL。電晶體108之汲極118係通過接地選擇電晶體GST以及如第2圖所示之任意位於其中間的記憶胞102連接至共源極線SL。電晶體108之閘極電極122係通過電阻112連接至字元線WL。半導體基板114係連接至一陣列井區接觸引線。

電阻112可以是一具有固定電阻值Rp之固定電阻。電阻112係和閘極110串聯連接，閘極110具有一可變閘極電阻值Rg，在此作說明的是，此電阻值Rg係為可調變的。記憶胞102接收來自於字元線施加於記憶胞之電壓Va。所產生之一壓差(Va-Vg)跨於電阻112上，此一閘極電壓Vg係施加於電晶體108之閘極110之上。依照如下所示之方程式(1)，閘極電壓Vg係和施加電壓Va有相對應之關係。

故，閘極電壓Vg和閘極電阻值Rg係為相依關係。因此，若控制閘極電阻值Rg使其從一電阻值轉變成為另一電阻值，則有效閘極電壓Vg亦會隨之轉變，從而導致出一不同之電流。

第4圖繪示一MOSFET之模擬結果，當閘極電阻值Rg從1 GΩ轉變為1 MΩ，則其曲線隨之從實線134轉變成虛線136。在此示例中，一MOSFET具有一3 nm之閘極氧化物、一約2E17 cm^-3 之P型井區摻雜、以及具有1 MΩ之固定電阻值之電阻112。第4圖中顯示了電阻值Rg從1 GΩ轉變成1 MΩ，導致臨限電壓Vth從較低的臨限電壓Vth_low 漂移至高臨限電壓Vth_high 。所以，此可調整電阻值之電晶體108經由改變閘極電阻值Rg，而造成臨限電壓Vth漂移，相較之下，對於浮停閘電晶體來說，浮停閘電晶體之臨限電壓Vth漂移是由其所儲存之電荷所引起。可調整電阻值值之電晶體108不需要具有儲存電荷以得到臨限電壓Vth之漂移。

閘極介電層120可由薄的二氧化矽(SiO₂ )來形成。電阻值在閘極110上之改變可以藉由利用一為人所熟知的軟性崩潰(soft breakdown,SBD)狀態來實施，此軟性崩潰係為過去所不希望發生的情況。如第5圖所示，在最新製造的MOS元件中，閘極介電層120之閘極氧化物中具有一任意數量的缺陷130。隨著時間的推移，由於操作應力，因而形成更多的缺陷130，以至於產生出微小的導電路徑通過此氧化物。在此過程中，由於氧化物之缺陷而形成之導電路徑以及透過閘極介電層120之閘極氧化物穿隧而引發電流傳導。這些導電路徑的形成即被視為是軟性崩潰。這些導電路徑可能因為高電流密度在缺陷位置處產生之高溫而被修復。高溫可能會重置部份的氧化物缺陷130，破壞掉導電路徑。可用一高介電常數材料替換掉薄二氧化矽(SiO₂ )以形成閘極介電層120，此高介電常數材料具有一高介電常數或是高於二氧化矽之介電常數之K值。合適的高介電常數材料的例子包括二氧化鉿(HfO₂ )、二氧化鋯(ZrO₂ )、以及二氧化鈦(TiO₂ )。高介電常數材料通常比二氧化矽具有更多的缺陷，故在改變閘極電阻值Rg上提供了較簡單的操作。

第6圖繪示一電晶體108在軟性崩潰前和軟性崩潰後之閘極漏電流Ig和閘極電壓Vg的關係圖，其中電晶體108在軟性崩潰前以實線138表示，電晶體108在軟性崩潰後以虛線140表示。舉例來說，在軟性崩潰前，具有小於3 nm之厚度之薄閘極介電層120氧化層的閘極漏電流通常小於1 nA，其對應的閘極電阻值Rg大於1 GΩ。在一MOSFET中，可藉由施加一約+4.3 V之閘極電壓Vg而誘發閘極介電層120之軟性崩潰。在閘極介電層120發生軟性崩潰後，閘極漏電流變成約1 μA，其對應的閘極電阻值Rg約為1 MΩ。軟性崩潰比一般相變隨機存取記憶體(PCRAM)或相變記憶體(PRAM)使用到更低的電源功率消耗。

可調整電阻值之電晶體108之特性可根據上述之說明作改變。舉例來說，閘極氧化物之厚度以及P型井區之摻雜可根據上述之範例數值作改變。此外，固定電阻112之電阻值也可從上述之電阻值1 MΩ作改變。

舉例來說，第7圖顯示一記憶胞102之替換實施例對於閘極漏電流Ig以及閘極電壓Vg之間的關係圖。電晶體108係為一具有1 nm厚之閘極氧化物的N通道MOSFET。電阻112具有一固定電阻值20 MΩ。在軟性崩潰前的閘極漏電流Ig以及閘極電壓Vg之間的關係係以實線144來表示，而在軟性崩潰後的關係則以虛線146來表示。在此實施例中，軟性崩潰前的起始閘極氧化物電阻值Rg約為1 GΩ。使用為時約1 μs的4.3 V脈衝電壓可以誘發出軟性崩潰。在軟性崩潰後，閘極氧化物電阻值Rg會降低並且被固定電阻112所固定。在此實施例中，軟性崩潰後之閘極氧化物電阻值Rg會下降至約為1 MΩ。

第8圖繪示此實施例之記憶胞102的電晶體108之源極特性。在軟性崩潰前的源極電流Is以及閘極電壓Vg間之關係是以實線148表示，而在軟性崩潰後的關係是以虛線150表示。如第8圖所示，軟性崩潰後，源極電流明顯地下降，這是因為相較於閘極110之閘極電阻值Rg，所施加之閘極電壓差係大多數跨在電阻112之固定電阻值Rp上的關係。故軟性崩潰使得電晶體108之汲極/源極電流有一明顯之落差。在此實施例中，在軟性崩潰前的源極電流Is和軟性崩潰後的源極電流Is間之電流差係超過2個數量級以上。所以，此明顯不同的電晶體108之汲極/源極電流可以被用來當作記憶胞102之不同的記憶態。

第9圖和第10圖繪示了顯示出記憶胞102之電阻值Rp變化效果之模擬結果。更特殊的是，第9圖顯示在對應不同數值的固定電阻值Rp下，電晶體108之閘極電流特性；第10圖顯示在對應不同數值的固定電阻值Rp下，電晶體108之源極/汲極電流特性。在第9圖中，曲線160顯示出軟性崩潰前之狀態之結果；曲線161顯示出當Rp=4.7 MΩ時之結果；曲線162顯示出當Rp=20 MΩ時之結果；曲線163顯示出當Rp=40 MΩ時之結果；以及曲線164顯示出當Rp=80 MΩ時之結果。在第10圖中，曲線170顯示出軟性崩潰前之狀態之結果；曲線171顯示出當Rp=4.7 MΩ時之結果；曲線172顯示出當Rp=20 MΩ時之結果；曲線173顯示出當Rp=40 MΩ時之結果；以及曲線174顯示出當Rp=80 MΩ時之結果。故由第9圖以及第10圖中的模擬結果可看出，當固定電阻值Rp之電阻值增加時，閘極電流以及汲極/源極電流皆會降低。

在一些實施例中，記憶胞102可被用來當作一次性編程(One Time Program)記憶體元件。第11圖繪示電晶體108之閘極電流Ig以及施加至電晶體108的閘極100之軟性崩潰誘發(SBD-inducing)電壓脈衝數目之關係圖。當軟性崩潰誘發脈衝電壓施加至電晶體108時，閘極電流Ig逐步地改變。當施加軟性崩潰誘發脈衝電壓的數目增加時，在一給定+2 V的讀取電壓下之閘極電流Ig隨之增加。此情況的發生係為閘極氧化物崩潰的漸進性機制的關係所造成。所以記憶胞102可被用來當作多層一次性編程記憶體元件。在這樣的實施例中，可以藉由施加一相對應預決定數目之軟性崩潰誘發電壓脈衝於電晶體108的閘極110上，以選擇所欲得到的閘極電流Ig。

在其他實施例中，記憶胞102可被用來當作重複寫入之記憶體元件。第12圖繪示了根據軟性崩潰前之狀態(曲線180)和軟性崩潰狀態(曲線182)的模擬結果所得之電晶體108閘極特性。以曲線182表示之崩潰狀態可藉由施加一預定周期時間之閘極脈衝電壓來誘發。在此模擬範例中，係藉由施加一具有約1 μs之脈衝寬度之4.3 V之脈衝電壓以誘發崩潰狀態。

然而，藉由施加具有和誘發軟性崩潰狀態電壓相反極性之脈衝電壓，軟性崩潰狀態可以被至少部分反轉。此外，軟性崩潰反轉(SBD-reversing)脈衝電壓之脈衝寬度係可不同於軟性崩潰誘發脈衝電壓的脈衝寬度。在部分反轉軟性崩潰電壓條件下，電晶體108之閘極特性係以第12圖中的曲線184來表示。在此繪示範例中，藉由施加一具有約3 μs脈衝寬度之-4.3 V的脈衝電壓以達到部分反轉軟性崩潰狀態。

電晶體108之軟性崩潰狀態可以至少部分反轉至可區分出軟性崩潰狀態下之電晶體108之閘極特性和部分反轉軟性崩潰狀態下之電晶體108之閘極特性之程度。此外，藉由施加適當的脈衝電壓，電晶體108可以在軟性崩潰狀態和反轉軟性崩潰狀態(或至少部分反轉軟性崩潰狀態)之間作多次重覆轉換。所以，軟性崩潰狀態和至少部分反轉軟性崩潰狀態此二種狀態可以視為是各別的記憶態。舉例來說，以曲線182表示之軟性崩潰狀態可視為是記憶胞102之一「編程」狀態，而以曲線184表示之至少部分反轉軟性崩潰狀態可視為是記憶胞102之一「抹除」狀態。

接著請參照第13圖，和第1圖與第2圖同樣的，記憶體陣列100的可重複寫入記憶體實施例之操作將在此作說明。一般來說，可以控制字元線WL1-WL3、位元線BL1-BL3、以及源極線SL之電壓準位，以及接地選擇電晶體GST和串接選擇電晶體SST之狀態以對記憶體陣列100之任意記憶胞作編程、抹除、或讀取的動作。更詳細的說明係隨著記憶體陣列100之操作，會針對記憶體陣列100之一個或多個特殊記憶胞得到具體的參考；然而本領域熟知此技術者應可理解，此些說明應用可等同於記憶體陣列100之其他記憶胞，並且也可等同於應用記憶體陣列100之其他可替換實施例，包括額外加入的記憶胞、位元線、字元線、接地選擇電晶體、串接選擇電晶體、以及/或其他元件。

記憶體陣列100可以是記憶體元件200的一部份，記憶體元件200係由複數個區塊202組織所得，每一區塊202更由複數個頁204組織所得。舉例來說，在一實施例中，記憶體元件200之一2-Gbit實施例可包括2048個區塊202，每個區塊202中有64個頁204，而每個頁204有2112個位元，使得記憶體元件200係由一系列128-kbyte區塊202所組成。其他實施例可以包括額外增加的或少量位元的記憶體、區塊202、頁204、以及/或每一頁204之位元。

記憶體元件100也可包括多位元介面(未顯示)用以對記憶體陣列100作數據傳輸或接收，例如8或16位元介面。收到之數據可以被寫入記憶體成為二進位數據，此二進位數據係被儲存成邏輯準位1或邏輯準位0。可對記憶體元件200作初始化，使得複數個記憶胞102在開始時被設定成一邏輯準位1或一邏輯準位0。在初始化後，可利用抹除和編程操作將數據寫入此些記憶胞102中。抹除操作可將一邏輯準位1儲存至記憶胞102中。編程操作可將一邏輯準位0儲存至記憶胞102中。在一些實施例中，係於記憶體元件200之一區塊202中依次執行抹除操作，以及於記憶體之位元上依次執行編程操作。

編程操作使被抹除位元的狀態改變成一邏輯準位0之狀態。編程操作藉由誘發一選擇要編程的記憶胞102之電晶體108，使其有一軟性崩潰狀態以完成此狀態之轉變。舉例來說，在上述所說明之實施例中，可藉由施加一4.3 V的字元線WL電壓至所選擇的記憶胞102以誘發出軟性崩潰狀態。記憶體陣列100餘下的記憶胞102可以被保持在低於軟性崩潰誘發電壓準位之下。

舉例來說，請參照第1圖，一被選擇之記憶胞102(由一虛線框所顯示)可藉由將字元線WL1之電壓提升至4.3 V，而位元線BL3係設定在0 V以完成編程。此時，其餘的字元線WL2和WL3被提升至3.3 V，以及其餘的位元線BL1和BL2也被提升至3.3 V。由於其他未被選擇的記憶胞102上所跨之電位係小於誘發軟性崩潰狀態的電壓要求，故其他未被選擇的記憶胞102不會被編程。此外，第三記憶串的串接選擇電晶體SST導通，例如是藉由提升串接選擇線SSL的電壓至(或大於)串接選擇電晶體SST之臨限電壓Vth，例如3.3 V。由於位元線BL3的電壓為0 V，以及位元線BL1和BL2的電壓為3.3 V，只有第三記憶串MS3的串接選擇電晶體SST導通；第一記憶串MS1和第二記憶串MS2餘下的串接選擇電晶體SST依然維持關閉。第三記憶串MS3的接地選擇電晶體GST依然維持關閉，以及源極線SL係為浮接的。因此跨在被選擇的記憶胞102上之電壓在字元線WL1和位元線BL3之交點處係至少足夠高的，以誘發被選擇的記憶胞102之電晶體108的軟性崩潰狀態，故被選擇的記憶胞102被編程。

如另一範例，請依然參照第1圖，可將位元線BL3設定在0 V，藉由提升字元線WL1的電壓至4.3 V，以對被選擇的記憶胞102(由一虛線框所顯示)作編程。同時，其餘的字元線WL2和WL3被提升至3 V，而其餘的位元線BL1和BL2也被提升至1 V。由於跨在其他未被選擇的記憶胞102上的電壓係小於誘發出軟性崩潰狀態電壓的要求，因此其他未被選擇的記憶胞102不會被編程。此外，第三記憶串MS3的串接選擇記憶體SST為導通，例如是藉由將串接選擇線SSL的電壓提升至(或大於)串接選擇電晶體SST的臨限電壓，例如1 V，而串接選擇電晶體SST的臨限電壓係為0.7 V。由於位元線BL3的電壓為0，而位元線BL1和BL2的電壓為1 V，故只有第三記憶串MS3的串接選擇電晶體SST為導通；餘下第一記憶串MS1和第二記憶串MS2的串接選擇電晶體SST依然為關閉。第三記憶串MS3的接地選擇電晶體GST可維持關閉，且源極線SL可為浮接。因此，跨在被選擇的記憶胞102上之電壓在字元線W1和位元線BL3之交點處係至少足夠高的，以誘發被選擇的記憶胞102之電晶體108的軟性崩潰狀態，故被選擇的記憶胞102係被編程。

抹除操作使被編程的位元狀態改變成一邏輯準位1之狀態。抹除操作藉由至少部分反轉一選擇要抹除的記憶胞102之電晶體108之軟性崩潰狀態以完成此狀態之轉變。舉例來說，在上述所說明之實施例中，可藉由施加一-4.3 V的字元線WL電壓跨至所選擇的記憶胞102以部分反轉軟性崩潰狀態。換句話說，被編程的記憶胞102之字元線係被設定至一電位，此電位係相較於那些被編成的記憶胞102之電晶體108的基板井區之電位要低於4.3 V。記憶體陣列100餘下的記憶胞102可以被保持在低於軟性崩潰誘發電壓準位之下。

舉例來說，請參照第1圖，一被選擇的記憶胞102(由一虛線框所顯示)可藉由一包括抹除記憶體陣列100整體記憶胞102的一區塊抹除步驟的抹除過程而被抹除。在此區塊抹除後，任意應存有邏輯準位0之記憶胞102可被再編程至邏輯準位0。抹除過程包括將字元線WL1-WL3之電壓設定在0 V，而基板井區的電壓係設定在4.3 V。此外，第一記憶串MS1至第三記憶串MS3的串接選擇電晶體SST以及接地選擇電晶體GST係為關閉，例如是藉由提升串接選擇線SSL以及接地選擇線GSL之電壓至大約相同於井區電壓4.3 V，而產生一跨在串接選擇電晶體SST以及接地選擇電晶體GST上之0 V淨電位。位元線BL1-BL3以及源極線SL可以為浮接的。因此，跨在記憶體陣列100之複數個記憶胞102上之負的字元線WL電位係至少足夠高的，以至少部分反轉此些記憶胞102的電晶體108之軟性崩潰狀態，故這些記憶胞102係被抹除。此處應可理解，若一數量不足的記憶胞102被抹除，那麼一些抹除過程可包括抹除狀態驗證以及上述所說明的區塊抹除過程。

讀取操作偵測一被選擇的記憶胞102狀態，以測定此被選擇的記憶胞102是被設定在邏輯準位0或是邏輯準位1的狀態。讀取操作可藉由施加一讀取電壓Vread至字元線以偵測被選擇的記憶胞102的邏輯準位，此字元線係連結被選擇之記憶胞102，在此範例中係為字元線WL1。如第4圖所示，電晶體108之臨限電壓Vth和電晶體108被設定於一軟性崩潰狀態或者是被設定於一至少部分反轉軟性崩潰狀態相關。當電晶體108處於軟性崩潰狀態時，閘極電阻值Rg係相對較低的，故臨限電壓Vth被設定至相對較高的臨限電壓Vth_high 。另一方面，當電晶體108處於至少部分反轉軟性崩潰狀態時，閘極電阻值Rg係相對較高的，故臨限電壓Vth被設定置相對較低的臨限電壓Vth_low 。所以，電晶體108的狀態，以及記憶胞102上類似的記憶態可藉由偵測電晶體108之臨限電壓係為高臨限電壓Vth_high 或者是低臨限電壓Vth_low 以測知。所以，被選擇的記憶胞102之邏輯準位可藉由施加一閘極電壓至被選擇的記憶胞102之電晶體108以測知，使得電晶體108只有在電晶體的臨限電壓Vth被設定至低臨限電壓Vth_low 才會導通。故，此所施加的閘極電壓應被選為是大於或等於低臨限電壓Vth_low ，並且小於高臨限電壓Vth_high 。

舉例來說，被選擇之記憶胞102之記憶態可藉由施加一讀取電壓Vread至跨在記憶胞102上之字元線以測知。選擇此讀取電壓Vread，使得被選擇之記憶胞102之電晶體108之V_GS 小於高臨限電壓Vth_high ，並且大於或等於低臨限電壓Vth_low 。記憶串MS3中其餘的記憶胞102被操作於一通透(pass-through)模式。由於記憶串MS3餘下的記憶胞102記憶態可以為邏輯準位1或邏輯準位0，施加於這些記憶胞102上之V_GS 應該要大於或等於高臨限電壓Vth_high 以在通透模式下操作這些電晶體108，而不需理會這些記憶胞102的記憶態。此外，記憶串MS3的串接選擇電晶體SST以及接地選擇電晶體GST為導通，並且位元線BL3的電壓準位係被提升，使得若被選擇之記憶胞102之電晶體108為導通時，被選擇之記憶胞102之電晶體108的V_DS 將會提升至足夠高的電壓以通過一可察覺的汲極電流Id。餘下的記憶串MS1和MS2的串接選擇電晶體SST以及接地選擇電晶體GST係為關閉。

下表(表1)根據記憶體陣列100之一實施例，藉由使用電壓準位範例的方法來總結記憶體陣列100的操作。對於不同的實施例，表1中所列的準確電壓準位係可以有所改變，尤其是那些電晶體108特性和電阻112特性的改變。

接著請參照第14圖，結構220係顯示出記憶胞102之一實施例。如第3圖所示，記憶胞102包括和閘極端122串聯的電阻值Rp。結構220可提供電阻值Rp之電阻112串聯至電晶體108之閘極110。結構220包括一高電阻值層222設置於閘極介電層120上方。結構220也包括一低電阻值層224設置於高電阻值層222上方。低電阻值層224可由一低電阻值材料所形成，例如是一金屬矽化物，使得低電阻值層224可用以當作一低電阻值閘極電極。高電阻值層222可由一低摻雜複晶矽材料所組成。形成此低摻雜複晶矽材料之層222以提供寄生電阻Rp，例如是在一1 MΩ到10 MΩ之區間。

第15圖係顯示可選用何種的p型複晶矽材料之摻雜濃度，以提供所欲達到的低電阻值層224之電阻率。如第15圖中所示之數據，p型複晶矽材料可被摻雜至一低於10¹⁷ cm³ 的濃度，以得到高於10³ Ω-cm的電阻率。故對高電阻值層222而言，在15 nm節點上，可得到一大於10 MΩ之電阻值Rp。

第16圖顯示一具有三維架構的記憶體陣列100之一實施例的三維記憶體陣列250。三維記憶體陣列250包括以一層壓方向形成於基板254上之記憶體陣列252。記憶體陣列252形成於導電源極線欄256以及一系列垂直間距的位元線導體258a-258c之間。一系列的導電串接選擇線260a-260b係以層壓方向形成於記憶體陣列252上。串接選擇線260a-260b可藉由導電柱260c和260d連接至串接選擇電晶體區域266。

基板254可由一晶元所形成，例如是一矽晶圓或其他形式的晶圓。在一些實施例中，基板254可以包括埋藏氧化層。舉例來說，基板254可以包括一絕緣層矽晶(silicon-on-insulator,SOI)材料。

導電源極線欄256可為記憶體陣列250提供一共源極線。此位元線導體258a-258c可分別提供為位元線BL1-BL3。導電源極線欄256、位元線導體258a-258c、以及串接選擇線和導電柱260a-260d可由一導電材料所形成，例如是鎢。

記憶體陣列252包括接地選擇電晶體區域262、記憶胞區域264、以及串接選擇電晶體區域266。複數個導電通道268提供接地選擇電晶體區域262、記憶胞區域264、以及串接選擇電晶體區域266之間想要達到的導電內連。此些導電通道268可由一導電材料所形成，例如是鎢。

接地選擇電晶體區域262包括數個記憶體柱狀半導體層270。數個記憶體閘極絕緣層272係分別形成為此些記憶體柱狀半導體層270之側壁。數個閘極結構274係分別形成於記憶體閘極絕緣層272之側壁上。記憶體柱狀半導體層270和閘極結構274係由複晶矽所形成。部分的記憶體柱狀半導體層270可由p⁺ 以及n⁺ 摻雜之複晶矽所形成。記憶體閘極絕緣層272可由閘極介電材料所形成，例如是氧化矽。

記憶胞區域264包括數個記憶體柱狀半導體層280。記憶體閘極絕緣層282係分別形成為此些記憶體柱狀半導體層280之側壁。數個閘極結構284係形成於記憶體閘極絕緣層282之側壁上。記憶體柱狀半導體層280以及閘極結構284可由複晶矽所形成。部分的記憶體柱狀半導體層280可由p⁺ 以及n⁺ 摻雜之複晶矽所形成。記憶體閘極絕緣層282可由閘極介電材料所形成，例如是二氧化矽(SiO₂ )或高介電常數材料，例如是二氧化鉿(HfO₂ )、二氧化鋯(ZrO₂ )、以及二氧化鈦(TiO₂ )。

串接選擇電晶體區域266包括數個記憶體柱狀半導體層290。記憶體閘極絕緣層292係分別形成為此些記憶體柱狀半導體層290之側壁。數個閘極結構294係形成於記憶體閘極絕緣層292之側壁上。記憶體柱狀半導體層290以及閘極結構294可由複晶矽所形成。部分的記憶體柱狀半導體層290可由p⁺ 以及n⁺ 摻雜之複晶矽所形成。記憶體閘極絕緣層292可由閘極介電材料所形成，例如是氧化矽。

因此，依照本發明揭露書，提供一1T MOSFET記憶體，並使用閘極電阻值Rg之變化使得記憶體電晶體之臨限電壓漂移。藉由一串聯連接之電阻值Rp，閘極電阻值Rg的改變導致了臨限電壓Vth明顯的漂移。較佳地，Rg(軟性崩潰之後)和Rp係在一類似地電阻值範圍之間。汲極電流Id和臨限電壓Vth的不同係用來定義記憶胞之記憶態為邏輯準位1或是邏輯準位0。記憶胞可如一四端點元件般操作，包括閘極/電阻值Rp和Rg、源極、汲極、以及井區。不同的高介電常數材料或類似相變記憶體之材料可作為閘極電阻值Rg的材料。一類似反及閘之陣列結構可用來當作本發明所揭露之記憶體元件。可以一4F² 的設計法則來製作記憶胞。一三維類似反及閘之結構也可用以提供超高的記憶體密度，例如是1T位元之容量。

相較於相變記憶體，本發明所揭露之記憶胞可使用相變記憶體材料於一MOSFET之閘極介電層上，並且本發明所揭露之記憶胞，係使用閘極電阻之改變以作編程/抹除操作，而不是使用電荷儲存來作操作。由於本發明之記憶胞會通過電晶體之源極發送偵測電流，故不需要求一較大的電流使材料崩潰，因此本發明之記憶胞的編程電流係可更低於一相變記憶體之編程電流。由於本發明係使用閘極的電阻值改變而非利用電荷儲存來作數據儲存，故本發明之記憶胞也不會遇到電荷儲存的問題。

本發明之記憶胞可包括一超薄閘極氧化層(~1 nm)MOSFET於一具有4F² 記憶胞之記憶體陣列中。由於此超薄閘極氧化層MOSFET係可微縮至低於10 nm，複數個極微縮之元件(例如，通道長寬比小於10 nm)以本發明之記憶體陣列來說係有可能達到的。

綜上所述，雖然本發明已以較佳實施例說明揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、252．．．記憶體陣列

102a-102c．．．記憶胞

108a-108c．．．電晶體

110a-110c．．．閘極

112a-112c．．．電阻

114、254．．．半導體基板

116．．．源極

118．．．汲極

120．．．閘極介電層

122．．．閘極電極

130．．．缺陷

134、138、144、148．．．實線

136、140、146、150．．．虛線

160、161、162、163、164、170、171、172、173、174、180、182、184．．．曲線

200．．．結構

202．．．區塊

204．．．頁

222．．．高電阻值層

224．．．低電阻值層

250．．．三維記憶體陣列

256‧‧‧導電源極線欄

258a-258c‧‧‧位元線導體

260c-260d‧‧‧導電柱

262‧‧‧接地選擇電晶體區域

264‧‧‧記憶胞區域

266‧‧‧串接選擇電晶體區域

268‧‧‧導電通道

270、280、290‧‧‧記憶體柱狀半導體層

272、282、292‧‧‧記憶體閘極絕緣層

274、284、294‧‧‧閘極結構

BL1-BL3‧‧‧位元線

GSL‧‧‧接地選擇線

MS1-MS3‧‧‧記憶串

Rg‧‧‧固定電阻值

Rp‧‧‧可變閘極電阻值

SL‧‧‧源極線

SSL、260a-260b‧‧‧串接選擇線

Va‧‧‧施加電壓

Vg‧‧‧閘極電壓

Vth‧‧‧臨限電壓

Vth_high ‧‧‧高臨限電壓

Vth_low ‧‧‧低臨限電壓

WELL‧‧‧井區

WL1-WL3‧‧‧字元線

第1圖繪示根據本發明所揭露之實施例的一記憶體陣列區塊圖。

第2圖繪示第1圖中所示之記憶體元件之一記憶串的示意圖。

第3圖繪示第1圖中所示之記憶體元件之一記憶胞的示意圖。

第4圖繪示第3圖中所示之記憶胞電阻之閘極電阻值和臨限電壓之間的關係曲線圖。

第5圖繪示第3圖中所示之記憶胞之一電晶體示意圖。

第6圖繪示第3圖和第5圖中所示之電晶體之閘極漏電流Ig和閘極電壓Vg之間的關係曲線圖。

第7圖繪示第3圖中所示之記憶胞之一可替換實施例之閘極漏電流Ig和閘極電壓Vg之間的關係曲線圖。

第8圖繪示第3圖和第5圖中所示之電晶體之源極特性曲線圖。

第9圖和第10圖繪示一顯示出記憶胞的電阻值Rp變化的效果之模擬結果。

第11圖繪示第3圖和第5圖中所示之電晶體之閘極電流Ig和施加在閘極上之軟性崩潰誘發電壓脈衝數目之關係圖。

第12圖繪示第3圖和第5圖中所示之電晶體在前軟性崩潰狀態、軟性崩潰狀態、以及至少部分反轉軟性崩潰狀態下之閘極特性曲線圖。

第13圖繪示一記憶體元件之方塊圖，包括第1圖中所示之記憶體陣列。

第14圖繪示第1圖中所示之記憶體陣列以及第2圖中所示之記憶串之一實施例之記憶胞示意圖。

第15圖繪示一可用於第14圖中所示之記憶胞的複晶矽電阻率特性示意圖。

第16圖繪示第1圖所示之具有三維結構之記憶體陣列的一實施例之示意圖。

102a-102c．．．記憶胞

108a-108c．．．電晶體

110a-110c．．．閘極

112a-112c．．．電阻

BL1．．．位元線

GSL．．．接地選擇線

MS1．．．記憶串

SL．．．源極線

SSL．．．串接選擇線

WELL．．．井區

WL1-WL3．．．字元線

Claims

一種記憶體元件，包括一具有複數個記憶胞之陣列，該些記憶胞中之至少一者包括：一電晶體，具有一第一端點、一第二端點、以及一閘極結構，該閘極結構包括一閘極介電層；以及一電阻，和該電晶體之該閘極結構串聯，其中該閘極介電層可切換式地對應至一第一電阻值和一第二電阻值，該第一電阻值和該第二電阻值分別對應一第一記憶態和一第二記憶態，該閘極介電層之該第一電阻值係和該電晶體之一軟性崩潰狀態相對應。
如申請專利範圍第1項所述之記憶體元件，其中該閘極介電層之該第二電阻值係和該電晶體之一至少部分反轉軟性崩潰狀態相對應。
如申請專利範圍第2項所述之記憶體元件，其中該電晶體更包括一井區端點。
如申請專利範圍第3項所述之記憶體元件，其中一讀取操作、一編程操作、以及一抹除操作中之至少一者包括施加一預定電壓至該井區端點。
如申請專利範圍第4項所述之記憶體元件，其中該編程操作包括施加該預定電壓至該閘極結構，以及該抹除操作包括施加該預定電壓至該井區端點。
如申請專利範圍第5項所述之記憶體元件，其中該編程操作誘發該電晶體之該軟性崩潰狀態。
如申請專利範圍第6項所述之記憶體元件，其中該抹除操作至少部分地反轉該電晶體之該軟性崩潰狀態。
如申請專利範圍第1項所述之記憶體元件，其中該閘極介電層包括二氧化矽(SiO₂ )、二氧化鉿(HfO₂ )、二氧化鋯(ZrO₂ )、以及二氧化鈦(TiO₂ )中之至少一者。
如申請專利範圍第1項所述之記憶體元件，其中該電阻包括一高電阻值層，以及該閘極結構包括一低電阻值層，且其中該高電阻值層係設置於該閘極介電層和該低電阻值層之間。
一種記憶體元件，包括：一位元線；一字元線；一記憶串，包括一記憶胞；以及一共源極線，連接至該記憶串；其中該記憶串係連接至該位元線；其中該記憶胞係連接於該共源極線和該位元線之間，該記憶胞包括：一電晶體，具有一第一端點、一第二端點、以及一閘極結構，該閘極結構包括一閘極介電層；以及一電阻，係為電性地串聯連接於該電晶體之該閘極介電層和該字元線之間，其中該閘極介電層可切換式地對應至一第一電阻值和一第二電阻值，該第一電阻值和該第二電阻值分別對應一第一記憶態和一第二記憶態，該閘極介電層之該第一電阻值係和該電晶體之一軟性崩潰狀態相對應。
如申請專利範圍第10項所述之記憶體元件，其中該閘極介電層之該第二電阻值係和該電晶體之一至少部分反轉軟性崩潰狀態相對應。
如申請專利範圍第11項所述之記憶體元件，其中該電晶體更包括一井區端點。
如申請專利範圍第12項所述之記憶體元件，其中一讀取操作、一編程操作、以及一抹除操作中至少一者包括施加一預定電壓至該井區端點。
如申請專利範圍第13項所述之記憶體元件，其中該編程操作包括施加該預定電壓至該閘極結構，以及該抹除操作包括施加該預定電壓至該井區端點。
如申請專利範圍第14項所述之記憶體元件，其中該編程操作誘發該電晶體之該軟性崩潰狀態。
如申請專利範圍第15項所述之記憶體元件，其中該抹除操作至少部分地反轉該電晶體之該軟性崩潰狀態。
如申請專利範圍第10項所述之記憶體元件，其中該閘極介電層包括二氧化矽(SiO₂ )、二氧化鉿(HfO₂ )、二氧化鋯(ZrO₂ )、以及二氧化鈦(TiO₂ )中之至少一者。
如申請專利範圍第10項所述之記憶體元件，其中該電阻包括一高電阻值層，以及該閘極結構包括一低電阻值層，且其中該高電阻值層係設置於該閘極介電層以及該低電阻值層之間。
如申請專利範圍第10項所述之記憶體元件，其中該記憶胞係為一第一記憶胞，並且其中該記憶體元件更包括一以一疊層方向形成於該第一記憶胞上之第二記憶胞，使得該第一記憶胞以及該第二記憶胞係被包括在一三維之記憶體陣列中。
一種記憶體元件，包括一具有複數個記憶胞之陣列，該些記憶胞中至少一者包括：一電晶體，具有一第一端點、一第二端點、及一閘極結構，該閘極結構包括一閘極介電層與一低電阻值層，其中該閘極介電層可切換式地對應至一第一電阻值和一第二電阻值，該第一電阻值和該第二電阻值分別對應一第一記憶態和一第二記憶態；以及一電阻，和該電晶體之該閘極結構串聯，該電阻包括一高電阻值導體，該高電阻值導體設置於該閘極介電層與該低電阻值層之間，且該高電阻值導體包括一摻雜半導體材料。