KR20020009829A - 불휘발성 반도체 메모리 소자 및 그 제조방법 - Google Patents

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KR20020009829A
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Abstract

본 발명의 불휘발성 반도체 메모리 소자는 반도체 기판 상에 플로팅 게이트, 층간 절연막 및 컨트롤 게이트로 구성되는 메모리 셀을 포함하는 셀 어레이부와, 상기 셀 어레이부를 구동하기 위하여 저항 패턴 및 트랜지스터를 포함하는 주변회로부를 갖는다. 여기서, 상기 저항 패턴은 상기 플로팅 게이트와 동일한 물질로 이루어진 제1 저항 패턴과 상기 컨트롤 게이트와 동일한 물질로 이루어진 제2 저항 패턴으로 구성되고, 상기 제1 저항 패턴의 상면 및 측면은 상기 층간 절연막과 동일한 물질의 절연막과 제2 저항 패턴으로 보호되어 있으며, 상기 제1 저항 패턴 및 제2 저항 패턴은 서로 연결되어 동일한 전압을 인가할 수 있다. 이에 따라, 제1 저항 패턴의 크기가 변하지 않아 저항 균일도를 향상시킬 수 있고, 제1 저항 패턴 및 제2 저항 패턴 사이에 존재하는 기생 용량에 의한 RC 지연 시간을 극복할 수 있다.

Description

불휘발성 반도체 메모리 소자 및 그 제조방법{non-volatile semiconductor memory device and manufacturing method thereof}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 불휘발성 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로, 플로팅 게이트와 컨트롤 게이트가 층간절연막을 사이에 두고 적층되며, 전기적으로 데이터의 소거와 저장이 가능하고 전원이 사라져도 데이터가유지되는 불휘발성 반도체 메모리 소자, 특히 데이터의 일괄소거가 가능한 플래쉬 반도체 메모리 소자는 최근 높은 기억용량과 저렴한 가격으로 인하여 각광받기 시작하였다. 특히, 불휘발성 반도체 메모리 소자를 기억장치로 활용하기 위해서는 고집적화를 통한 고용량화가 필수적인 요소가 된다.
불휘발성 반도체 메모리 소자는 셀 어레이부 외에도 이를 구동하고 제어하기 위한 주변회로부에 트랜지스터, 커패시터, 다이오드, 저항 등의 많은 소자를 필요로 한다. 특히, 메모리 셀의 프로그램 및 소거 전압과 속도를 제어하거나 메모리 셀의 상태를 판독하는 읽기 동작시 적절한 전압을 생성시키고 유지시키기 위해서 필요한 기준 회로에는 저항이 일정한 고저항 소자가 필연적으로 사용되어야 한다. 이러한 고저항을 얻기 위해 불휘발성 반도체 메모리 소자는 플로팅 게이트로 사용되는 폴리실리콘을 이용하여 형성한다.
도 1 내지 도 6은 종래 기술에 의한 불휘발성 반도체 메모리 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 셀 어레이부, 주변회로부의 저항 형성 영역 및 주변회로부의 트랜지스터 영역으로 한정되어 있는 반도체 기판(1)에 소자의 분리를 위한 필드 절연막(3)을 형성한다. 이어서, 셀 어레이부에 게이트 산화막(5)을 형성한 다음, 반도체 기판(1)의 전면에 플로팅 게이트 및 저항 패턴으로 사용하기 위한 제1 폴리실리콘막(7)을 형성한다.
도 2를 참조하면, 셀 어레이부 및 주변회로부의 전면에 포토레지스트막을 형성한 후 패터닝하여 셀 어레이부의 제1 폴리실리콘막(7)을 식각하기 위한 마스크로제1 포토레지스트 패턴(9)을 형성한다. 이어서, 제1 포토레지스트 패턴(9)을 마스크로 상기 제1 폴리실리콘막(7)을 식각하여 플로팅 게이트(7a)를 형성한다. 이때, 주변회로부의 저항 형성 영역과 트랜지스터 영역에는 제1 폴리실리콘막(7)이 남는다.
도 3을 참조하면, 플로팅 게이트(7a)를 형성하기 위한 제1 폴리실리콘막(7)의 식각시 마스크로 사용된 제1 포토레지스트 패턴(9)을 제거한다. 이어서, 반도체 기판(1)의 전면에 층간절연막으로 사용될 ONO막(산화막-질화막-산화막, 11)을 형성한다. 다음에, 상기 셀 어레이부 및 주변회로부의 전면에 포토레지스트막을 형성한 후 패터닝하여 주변회로부의 저항 형성 영역에 저항 패턴을 형성하기 위한 마스크로 제2 포토레지스트 패턴(13)을 형성한다.
다음에, 상기 제2 포토레지스트 패턴(13)을 마스크로 하여 저항으로 사용될 제1 폴리실리콘막(7)을 식각하여 저항 패턴(제1 폴리실리콘막 패턴, 7b)을 형성한다. 이때, 셀 어레이부는 포토레지스트막으로 덮여 있는데 반하여, 주변회로부는 부분적으로 포토레지스트막이 형성되어 있지 않아 주변회로부의 제1 폴리실리콘막(7) 및 게이트 산화막(5)은 부분적으로 제거된다. 특히, 주변회로부의 트랜지스터 형성 영역에는 게이트 산화막(5) 및 제1 폴리실리콘막(7)이 모두 제거된다. 이렇게 되면, 주변회로부의 저항 형성 영역에 제1 폴리실리콘막(7)으로 구성된 저항 패턴(7b) 상부에는 ONO막이 적층되어 있지만 측벽에는 제1 폴리실리콘막(7)이 노출된다.
도 4를 참조하면, 먼저, 제2 포토레지스트 패턴(13)을 제거한다. 다음에, 주변회로부의 트랜지스터 형성 영역에 트랜지스터를 형성하기 위해 게이트 산화막(15)을 형성한 다음, 셀 어레이부의 컨트롤 게이트와 주변회로부 트랜지스터의 게이트 물질로 사용하기 위한 제2 폴리실리콘막(17)을 형성한다.
그런데, 종래의 불휘발성 반도체 메모리 소자의 제조방법은 상기 게이트 산화막(15)을 형성하기 위한 열산화 공정시, 저항 형성 영역에 형성된 저항 패턴(7b)의 측벽에도 산화막이 형성되어 처음 형성된 패턴 크기가 변화하여 저항값이 변화하는 단점이 있다.
도 5를 참조하면, 셀 어레이부 및 주변회로부의 전면에 포토레지스트막을 형성한 다음, 주변회로부의 트랜지스터 게이트 형성을 위하여 트랜지스터 형성 영역에 제3 포토레지스트 패턴(19)을 형성한다. 여기서, 셀 어레이부에는 컨트롤 게이트의 에칭을 방지하기 위해 포토레지스트 패턴이 형성되어 있다.
도 6을 참조하면, 상기 제3 포토레지스트 패턴(19)을 마스크로 주변회로부의 제2 폴리실리콘막을 식각하여 트랜지스터의 게이트(21)와 셀 어레이부에 컨트롤 게이트(17a)를 형성한다. 이때, 주변회로부의 저항 형성 영역에 형성된 저항 패턴의 측벽에는 폴리실리콘 스페이서(23)가 형성된다.
상기 폴리실리콘 스페이서(23)는 저항으로 사용되는 저항 패턴(7b)에 비해 저항이 매우 작기 때문에 저항을 연결하는 콘택 공정시 미스 얼라인에 의해 폴리실리콘 스페이서(23)에 금속층이 접촉되면 저항이 바뀌어 소자의 오동작을 유발한다. 그리고, 폴리실리콘 스페이서(23)는 따로 콘택을 형성하는 것이 불가능하여 플로팅(floating)되어 있으므로 제2 폴리실리콘막(17)에 인가되는 전압에 의해 커플링 커패시턴스로 작용하여 저항값의 변화를 유기시키는 인자가 된다.
더욱이, 상기와 같은 종래의 불휘발성 반도체 메모리 소자의 제조방법에 있어서는 후의 CMOS 공정에서 LDD 구조를 형성하기 위해 사용되는 스페이서 에치백 공정에서 저항 패턴 상부에 형성된 ONO막과 저항 패턴의 상층면이 손상되어 저항의 변화폭을 증가시킨다. 만약, 이후의 제조공정에서 열산화공정이 사용되는 경우라면 저항 패턴은 산화되어 저항의 불균일을 더욱 증가시키게 된다.
따라서, 본 발명의 기술적 과제는 저항 패턴의 저항값을 균일하게 할 수 있는 불휘발성 반도체 메모리 소자를 제공하는 데 있다.
또한, 본 발명의 다른 기술적 과제는 별도의 사진공정없이 저항 패턴의 저항값을 균일하게 할 수 있는 불휘발성 반도체 메모리 소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 6은 종래 기술에 의한 불휘발성 반도체 메모리 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이고,
도 7은 본 발명에 의한 불휘발성 반도체 메모리 소자의 주변회로부의 저항 형성 영역의 평면도이고,
도 8은 도 7의 X-X에 따른 단면도이고,
도 9는 도 7의 Y-Y에 따른 단면도이고,
도 10 내지 도 15는 본 발명에 의한 불휘발성 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 플로팅 게이트, 층간 절연막 및 컨트롤 게이트로 구성되는 메모리 셀을 포함하는 셀 어레이부와, 상기 셀 어레이부를 구동하기 위하여 저항 패턴 및 트랜지스터를 포함하는 주변회로부를 갖는 불휘발성 반도체 메모리 소자에 있어서,
상기 저항 패턴은 상기 플로팅 게이트와 동일한 물질로 이루어진 제1 저항 패턴과 상기 컨트롤 게이트와 동일한 물질로 이루어진 제2 저항 패턴으로 구성되고, 상기 제1 저항 패턴의 상면 및 측면은 상기 층간 절연막과 동일한 물질의 절연막과 제2 저항 패턴으로 보호되어 있으며, 상기 제1 저항 패턴 및 제2 저항 패턴은 서로 연결되어 동일한 전압을 인가할 수 있다.
상기 플로팅 게이트와 제1 저항 패턴은 폴리실리콘막으로 구성할 수 있고, 상기 컨트롤 게이트와 제2 저항 패턴은 폴리실리콘막 또는 폴리사이드막으로 구성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 불휘발성 반도체 메모리 소자의 제조방법은 셀 어레이부, 주변회로부의 저항 형성 영역 및 트랜지스터 영역을 구비하는 반도체 기판에 필드 절연막을 형성하여 액티브 영역을 한정하는 단계와, 상기 셀 어레이부의 액티브 영역에 제1 게이트 산호막을 형성하는 단계와, 상기 제1 게이트 산화막 및 필드 절연막이 형성된 반도체 기판의 전면에 플로팅 게이트 및 저항 패턴으로 사용하기 위한 제1 도전층을 형성하는 단계와, 상기 셀 어레이부에 형성된 제1 도전층을 식각하여 상기 셀 어레이부에 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트가 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 저항 형성 영역에 형성된 제1 도전층 및 층간 절연막을 식각하여 상기 저항 형성 영역에 제1 저항 패턴 및 그 위에 층간 절연막 패턴을 형성하는 단계와, 상기 주변회로부의 트랜지스터 영역에 제2 게이트 산화막을 형성하는 단계와, 상기 주변회로부 및 셀 어레이부 전면에 메모리 셀의 컨트롤 게이트, 주변회로부의 트랜지스터 영역의 게이트 물질 및 저항 패턴으로 사용하기 위하여 제2 도전층을 형성하는 단계와, 상기 제2 도전층을 패터닝하여 상기 셀 어레이부의 컨트롤 게이트와, 상기 주변회로부의 저항 형성 영역에 상기 제1 저항 패턴을 덮는제2 저항 패턴과, 상기 주변회로부의 트랜지스터 영역에 게이트를 형성하는 단계를 포함하여 이루어진다.
상기 제2 저항 패턴을 형성하는 단계 후에, 상기 제1 저항 패턴 및 제2 저항 패턴을 노출하는 제1 콘택홀 및 제2 콘택홀을 갖는 절연막을 형성하는 단계와, 상기 제1 콘택홀 및 제2 콘택홀에 동시에 연결되는 금속막 패턴을 형성하는 단계를 더 구비할 수 있다. 상기 제1 도전층은 폴리실리콘막을 이용하여 형성할 수 있고, 상기 제2 도전층은 폴리실리콘막 또는 폴리사이드막을 이용하여 형성할 수 있다.
본 발명의 불휘발성 반도체 메모리 소자의 주변회로부의 저항 형성 영역은 제1 저항 패턴의 상면 및 측면이 보호되어 후속공정에서 제1 저항 패턴의 크기가 변하지 않아 저항 균일도를 향상시킬 수 있다. 또한, 제1 저항 패턴 및 제2 저항 패턴을 동시에 연결하는 금속막 패턴을 통하여 동일한 전압을 인가할 수 있어 제1 저항 패턴 및 제2 저항 패턴 사이에 존재하는 기생 용량에 의한 RC 지연 시간을 극복할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 7은 본 발명에 의한 불휘발성 반도체 메모리 소자의 주변회로부의 저항 형성 영역의 평면도이고, 도 8은 도 7의 X-X에 따른 단면도이고, 도 9는 도 7의 Y-Y에 따른 단면도이다.
구체적으로, 본 발명의 불휘발성 반도체 메모리 소자는 반도체 기판 상에 플로팅 게이트, 층간 절연막 및 컨트롤 게이트로 구성되는 메모리 셀을 포함하는 셀 어레이부와, 상기 셀 어레이부를 구동하기 위하여 저항 패턴 및 트랜지스터가 형성되는 영역을 포함하는 주변회로부를 갖는다.
이중에서, 주변회로부의 저항 형성 영역의 구성을 살펴보면, 반도체 기판(31) 상에 필드 절연막(33) 및 제1 절연막(34)이 형성되어 있으며, 상기 제1 절연막(34) 또는 필드 절연막(33) 상에는 상기 플로팅 게이트와 동일한 물질, 예컨대 폴리실리콘막으로 제1 저항 패턴(37b)이 형성되어 있다. 상기 제1 저항 패턴(37b) 상에는 상기 층간 절연막과 동일한 물질인 ONO막(41)이 형성되어 있고, 상기 ONO막(41) 상에는 상기 컨트롤 게이트와 동일한 물질, 예컨대 폴리실리콘막 또는 폴리사이드막으로 제2 저항 패턴(47b)이 형성되어 있다. 상기 제1 저항 패턴(37b) 및 제2 저항 패턴(47b) 상에는 상기 제1 저항 패턴(37b) 및 제2 저항 패턴(47b)를 각각 노출하는 제1 콘택홀(54a) 및 제2 콘택홀(54b)을 갖는 제2 절연막(53)이 형성되어 있다. 그리고, 상기 제1 콘택홀(54a) 및 제2 콘택홀(54b)을 매립하도록 금속막 패턴(55a, 55b)이 형성되어 있다.
특히, 본 발명의 불휘발성 반도체 메모리 소자의 주변회로부의 저항 형성 영역은 도 9에 보듯이 제1 저항 패턴(37b)의 상면 및 측면을 층간절연막인 ONO막(41), 산화막(38) 및 제2 저항 패턴(47b)이 보호하고 있어 CMOS공정의 LDD구조 형성을 위해 사용되는 스페이서 에치백 공정 또는 열산화공정에서 제1 저항 패턴(37b)의 상면 및 측면이 식각 손상되거나 열산화되지 않아 제1 저항 패턴(37b)의 크기가 패터닝시와 동일하게 유지된다. 이렇게 되면, 제1 저항 패턴(37b)의 저항값의 변화폭을 억제시킬 수 있어 저항 균일도를 향상시킬 수 있다.
또한, 본 발명의 불휘발성 반도체 메모리 소자의 주변회로부의 저항 형성 영역은 도 8에 보듯이 제1 콘택홀(54a) 및 제2 콘택홀(54b)이 제1 저항 패턴(37b) 및 제2 저항 패턴(47b)에 동시에 형성되어 있어 상기 제1 콘택홀 및 제2 콘택홀을 통하여 제1 저항 패턴(37b) 및 제2 저항 패턴(47b)을 동시에 연결하는 금속막 패턴(55a)이 형성되어 있다. 따라서, 제1 저항 패턴(37b)과 제2 저항 패턴(47b)에 동일한 전압을 인가할 수 있어 상기 제1 저항 패턴(37b) 및 제2 저항 패턴(47b) 사이에 존재하는 기생 용량에 의한 RC 지연 시간을 극복할 수 있다.
이하에는 본 발명의 불휘발성 반도체 메모리 소자의 제조 방법을 설명한다. 여기서, 본 발명의 불휘발성 메모리 장치의 주변회로부의 저항 형성 영역은 도 7의 Y-Y에 따른 단면도이다.
도 10 내지 도 15는 본 발명에 의한 불휘발성 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 10을 참조하면, 셀 어레이부, 주변회로부의 저항 형성 영역 및 주변회로부의 트랜지스터 영역으로 한정되어 있는 반도체 기판(31)에 소자의 분리를 위한 필드 절연막(33)을 형성한다. 이어서, 셀 어레이부에 제1 게이트 산화막(35)을 형성한 다음, 반도체 기판(21)의 전면에 플로팅 게이트 및 저항 패턴으로 사용하기 위한 제1 도전층으로 제1 폴리실리콘막(37)을 형성한다.
도 11을 참조하면, 셀 어레이부 및 주변회로부의 전면에 포토레지스트막을 형성한 후, 셀 어레이부에 플로팅 게이트를 형성하기 위한 마스크로 제1 포토레지스트 패턴(39)을 형성한다. 이어서, 제1 포토레지스트 패턴(39)을 마스크로 상기 제1 폴리실리콘막(37)을 식각하여 플로팅 게이트(37a)를 형성한다. 이때, 주변회로부의 저항 형성 영역과 트랜지스터 영역에는 제1 폴리실리콘막(37)이 남아있다.
도 12를 참조하면, 플로팅 게이트(37a) 형성시 마스크로 사용된 제1 포토레지스트 패턴(39)을 제거한다. 이어서, 반도체 기판(31)의 전면에 셀 어레이부의 층간절연막으로 사용될 ONO막(41)을 형성한다.
다음에, 상기 셀 어레이부 및 주변회로부의 전면에 포토레지스트막을 형성한 후 패터닝하여 주변회로부의 저항 형성 영역에 저항 패턴을 형성하기 위하여 제2 포토레지스트 패턴(43)을 형성한다. 다음에, 상기 제2 포토레지스트 패턴(43)을 마스크로 하여 제1 폴리실리콘막을 식각하여 제1 저항 패턴(37b, 제1 폴리실리콘막 패턴)을 형성한다. 이때, 셀 어레이부는 포토레지스트막으로 덮여 있는데 반하여, 주변회로부는 포토레지스트막이 부분적으로 형성되어 있어 주변회로부의 제1 폴리실리콘막 및 게이트 산화막은 부분적으로 제거된다. 이렇게 되면, 주변회로부의 저항 형성 영역에 형성된 제1 저항 패턴(37b)의 상부에는 ONO막(41)이 적층되어 있지만 측벽에는 폴리실리콘막이 노출되어 있는 상태가 된다.
도 13을 참조하면, 먼저, 제2 포토레지스트 패턴(43)을 제거한 후, 주변회로부에 트랜지스터를 형성하기 위해 제2 게이트 산화막(45)을 형성한다. 다음에, 주변회로부 및 셀 어레이부 전면에 메모리 셀의 컨트롤 게이트, 주변회로부 트랜지스터의 게이트 물질 및 저항 패턴으로 사용하기 위한 제2 도전층으로 제2 폴리실리콘막(47)을 형성한다. 이때, 제1 저항패턴(37b)의 상층부는 ONO막으로 덮여 있으므로 열산화에 의한 소모가 적어서 저항 패턴의 크기 변화는 없으나, 제1 저항 패턴(37b)의 측벽에는 상기 게이트 산화막(45) 형성시 산화막(38)이 형성된다. 본실시예에서, 주변회로부 트랜지스터 게이트 물질, 메모리 셀의 컨트롤 게이트 및 저항 패턴을 위한 제2 도전층으로 폴리실리콘막을 이용하였으나, 폴리사이드막을 사용하여도 무방하다.
도 14를 참조하면, 셀 어레이부 및 주변회로부의 전면에 포토레지스트막을 형성한 후 주변회로부의 트랜지스터 영역을 노출하도록 제3 포토레지스트 패턴(49)을 형성한다. 여기서, 셀 어레이부는 컨트롤 게이트가 식각되는 것을 방지하기 위하여 포토레지스트막이 덮고 있다. 그리고, 주변회로부의 저항 형성 영역은 포토레지스트막으로 가려져 있어 후의 주변회로부의 트랜지스터의 게이트 형성시 저항 형성 영역의 저항 패턴(37b)의 양측벽에 폴리실리콘막 스페이서가 남지 않는다.
도 15를 참조하면, 상기 제3 포토레지스트 패턴(49)을 마스크로 하여 제2 폴리실리콘막(47)을 식각하여 주변회로부의 트랜지스터 게이트(51), 셀 어레이부의 컨트롤 게이트(47a), 및 저항 형성 영역의 제2 저항 패턴(47b)를 형성한다. 다음에, 마스크로 사용된 제3 포토레지스트 패턴(49)을 제거한다.
다음에, 셀 어레이부 및 주변회로부의 소오스 및 드레인을 형성하기 위하여 이온주입한(미도시) 다음, 도 9에 도시한 바와 같이 게이트(51)과 금속막 패턴을 절연시키는 제2 절연막(53)을 형성한다. 다음에, 상기 제2 절연막(53)을 사진식각공정을 식각하여 상기 제1 저항 패턴(37b) 및 제2 저항 패턴(47b)을 노출하는 제1 콘택홀(54a) 및 제2 콘택홀(54b)을 형성한 다음, 상기 제1 콘택홀 및 제2 콘택홀에 금속막 패턴(55a, 55b)을 형성하여 불휘발성 반도체 메모리 소자를 완성한다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명의 불휘발성 반도체 메모리 소자의 주변회로부의 저항 형성 영역은 제1 저항 패턴의 상면 및 측면이 ONO막, 산화막 및 제2 저항 패턴이 보호하고 있어 후속공정에서 제1 저항 패턴의 크기가 변하지 않아 저항균일도를 향상시킬 수 있다. 또한, 제1 저항 패턴 및 제2 저항 패턴을 동시에 연결하는 금속막 패턴을 통하여 동일한 전압을 인가할 수 있어 제1 저항 패턴 및 제2 저항 패턴 사이에 존재하는 기생 용량에 의한 RC 지연 시간을 극복할 수 있다.

Claims (6)

  1. 반도체 기판 상에 플로팅 게이트, 층간 절연막 및 컨트롤 게이트로 구성되는 메모리 셀을 포함하는 셀 어레이부와, 상기 셀 어레이부를 구동하기 위하여 저항 패턴 및 트랜지스터를 포함하는 주변회로부를 갖는 불휘발성 반도체 메모리 소자에 있어서,
    상기 저항 패턴은 상기 플로팅 게이트와 동일한 물질로 이루어진 제1 저항 패턴과 상기 컨트롤 게이트와 동일한 물질로 이루어진 제2 저항 패턴으로 구성되고, 상기 제1 저항 패턴의 상면 및 측면은 상기 층간 절연막과 동일한 물질의 절연막과 제2 저항 패턴으로 보호되어 있으며, 상기 제1 저항 패턴 및 제2 저항 패턴은 서로 연결되어 동일한 전압을 인가할 수 있는 것을 특징으로 하는 불휘발성 반도체메모리 소자.
  2. 제1항에 있어서, 상기 플로팅 게이트와 제1 저항 패턴은 폴리실리콘막으로 구성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 컨트롤 게이트와 제2 저항 패턴은 폴리실리콘막 또는 폴리사이드막으로 구성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  4. 셀 어레이부, 주변회로부의 저항 형성 영역 및 트랜지스터 영역을 구비하는 반도체 기판에 필드 절연막을 형성하여 액티브 영역을 한정하는 단계;
    상기 셀 어레이부의 액티브 영역에 제1 게이트 산호막을 형성하는 단계;
    상기 제1 게이트 산화막 및 필드 절연막이 형성된 반도체 기판의 전면에 플로팅 게이트 및 저항 패턴으로 사용하기 위한 제1 도전층을 형성하는 단계;
    상기 셀 어레이부에 형성된 제1 도전층을 식각하여 상기 셀 어레이부에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트가 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 저항 형성 영역에 형성된 제1 도전층 및 층간 절연막을 식각하여 상기 저항 형성 영역에 제1 저항 패턴 및 그 위에 층간 절연막 패턴을 형성하는 단계;
    상기 주변회로부의 트랜지스터 영역에 제2 게이트 산화막을 형성하는 단계;
    상기 주변회로부 및 셀 어레이부 전면에 메모리 셀의 컨트롤 게이트, 주변회로부의 트랜지스터 영역의 게이트 물질 및 저항 패턴으로 사용하기 위하여 제2 도전층을 형성하는 단계; 및
    상기 제2 도전층을 패터닝하여 상기 셀 어레이부의 컨트롤 게이트와, 상기 주변회로부의 저항 형성 영역에 상기 제1 저항 패턴을 덮는 제2 저항 패턴과, 상기 주변회로부의 트랜지스터 영역에 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  5. 제4항에 있어서, 상기 제2 저항 패턴을 형성하는 단계 후에, 상기 제1 저항 패턴 및 제2 저항 패턴을 노출하는 제1 콘택홀 및 제2 콘택홀을 갖는 절연막을 형성하는 단계와, 상기 제1 콘택홀 및 제2 콘택홀에 동시에 연결되는 금속막 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  6. 제4항에 있어서, 상기 제1 도전층은 폴리실리콘막을 이용하여 형성하고, 상기 제2 도전층은 폴리실리콘막 또는 폴리사이드막을 이용하여 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
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US7391082B2 (en) 2005-01-27 2008-06-24 Samsung Electronics Co., Ltd. Semiconductor integrated circuit having resistor
TWI466271B (zh) * 2010-07-05 2014-12-21 Macronix Int Co Ltd 具有可調整閘極電阻值之電晶體及具有可調整閘極電阻值之電晶體之半導體元件

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