CN105006430B - 半导体元件及其制造方法 - Google Patents

Abstract

本发明是有关于一种半导体元件及其制造方法。该方法包括以下步骤。在基底上形成含硅导体层。接着，在含硅导体层周围形成介电层。移除部分介电层，以暴露含硅导体层的第一侧壁。在含硅导体层的部分表面上形成遮蔽结构，遮蔽结构至少暴露出第一侧壁。在基底上形成金属层，以覆盖未被遮蔽结构覆盖的含硅导体层。进行金属硅化工艺，以形成硅化金属层。

Description

半导体元件及其制造方法

技术领域

本发明涉及一种电子元件及其制造方法，特别是涉及一种半导体元件及其制造方法。

背景技术

硅化金属层具有高熔点、稳定性及低电阻值等优点，目前已广泛应用于集成电路上。在逐渐微小化的集成电路技术中，线宽、接触面积及接面深度等逐渐缩小，为了能有效地提高元件的工作品质，降低电阻并减少电阻及电容所造成的信号传递延迟，常采用多晶硅化金属栅极来取代现有习知的多晶硅栅极，以利用硅化金属层来有效地降低接面电阻值。

目前的金属硅化工艺是在图案化的多晶硅的表面与侧壁上覆盖金属层，以同时由三侧（Three Side）进行金属硅化工艺。然而，以此方式所形成的硅化金属层经常产生颈缩（Necking）或线弯曲（Line Bending）的轮廓，因此，其硅化金属层容易出现剥离（Peeling）或断裂的现象。而仅在顶面（Top Surface）进行金属硅化工艺虽然能形成均匀的硅化金属层,但其硅化金属层的厚度却过薄，无法符合所需。上述两种工艺所形成的硅化金属层都将使得硅化金属层及其接面的电阻值升高。

此外，当各种半导体元件整合在同一芯片时，各种线宽（Line Width）尺寸的元件的硅化金属层也各不相同。举例来说，在窄线宽与宽线宽并存的整合元件中，倘若将窄线宽的含硅导体层完全被硅金属化，宽线宽的含硅导体层则会因硅金属化工艺的时间不足而导致劣化的硅化金属层（Poor Salicide）产生。反之，倘若将宽线宽的含硅导体层完全被自对准金属硅化，窄线宽的含硅导体层则会因过度硅金属化而导致硅化金属层颈缩或弯曲，甚至出现剥离或断裂的现象。因此，如何让不同线宽的含硅导体层完全硅金属化，而不会造成硅化金属层颈缩、弯曲或是劣化将是需要解决的问题。

发明内容

本发明的目的在于，提供一种新的半导体元件及其制造方法，所要解决的技术问题是使其可制造较为笔直且较不弯曲的轮廓的硅化金属层。

本发明的目的在于，提供一种新的半导体元件及其制造方法，所要解决的技术问题是使其可制造不同线宽尺寸的硅化金属层。

本发明的目的在于，提供一种新的半导体元件及其制造方法，所要解决的技术问题是使其可改善硅化金属层的窄线宽效应与厚度均匀度。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件的制造方法，包括以下步骤。在基底上形成含硅导体层。在含硅导体层周围形成介电层。移除部分介电层，以暴露含硅导体层的第一侧壁。在含硅导体层的部分表面上形成遮蔽结构，遮蔽结构至少暴露出第一侧壁。在基底上形成金属层，以覆盖未被遮蔽结构覆盖的含硅导体层。进行金属硅化工艺，以形成硅化金属层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件的制造方法，其中上述遮蔽结构包括顶遮蔽层,其覆盖含硅导体层的顶面，以暴露含硅导体层的第一侧壁。上述含硅导体层与遮蔽结构的形成方法包括：在基底上形成含硅导体材料层。在含硅导体材料层上形成遮蔽材料层。图案化遮蔽材料层以及含硅导体材料层，以形成顶遮蔽层与含硅导体层。

前述的半导体元件的制造方法，其中上述遮蔽结构包括遮蔽间隙壁,覆盖含硅导体层的第二侧壁，暴露含硅导体层的第一侧壁与顶面。形成含硅导体层与遮蔽间隙壁的步骤包括：在基底上形成含硅导体材料层。进行第一次图案化工艺，移除部分含硅导体材料层，以形成含硅导体层的上部,暴露出第二侧壁。在含硅导体层的第二侧壁形成遮蔽间隙壁。进行第二次图案化工艺，移除另一部分含硅导体材料层，以形成含硅导体层的下部,暴露出第一侧壁与第三侧壁。

前述的半导体元件的制造方法，其中上述遮蔽间隙壁的形成方法包括：在基底上形成遮蔽材料层，以覆盖含硅导体层的上部的顶面与第二侧壁。非等向性蚀刻遮蔽材料层，以暴露出含硅导体层的上部的顶面。

前述的半导体元件的制造方法，其中上述遮蔽间隙壁的形成方法包括：在移除部分介电层之前，介电层暴露出含硅导体层的顶面与第二侧壁。对含硅导体层的顶面与第二侧壁进行表面处理，以形成保护层。在移除部分介电层时,同时移除部分保护层,以暴露出含硅导体层的顶面与第一侧壁,并在第二侧壁上形成遮蔽间隙壁。

前述的半导体元件的制造方法，其中上述表面处理包括等离子体处理。等离子体处理通入的气体包括含氧气体、含氮气体或其组合。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件包括:含硅导体层、介电层、硅化金属层以及遮蔽结构。介电层位于含硅导体层周围。硅化金属层位于含硅导体层上。遮蔽结构覆盖部分硅化金属层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中上述遮蔽结构包括顶遮蔽层，覆盖硅化金属层的顶面。

前述的半导体元件，其中上述遮蔽结构包括遮蔽间隙壁，暴露硅化金属层的第一侧壁与顶面，覆盖硅化金属层的第二侧壁。

前述的半导体元件，其中上述遮蔽结构的材料包括氧化硅、氮化硅或其组合。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明半导体元件及其制造方法至少具有下列优点及有益效果：本发明利用遮蔽结构覆盖含硅导体层的部分表面，使得所形成的硅化金属层具有较为笔直、较不弯曲以及厚度较厚的轮廓特性。因此，本发明不仅可避免硅化金属层产生颈缩或线弯曲的轮廓且也可得到较低电阻值的硅化金属层。

综上所述，本发明是有关于一种半导体元件及其制造方法。该方法包括以下步骤。在基底上形成含硅导体层。接着，在含硅导体层周围形成介电层。移除部分介电层，以暴露含硅导体层的第一侧壁。在含硅导体层的部分表面上形成遮蔽结构，遮蔽结构至少暴露出第一侧壁。在基底上形成金属层，以覆盖未被遮蔽结构覆盖的含硅导体层。进行金属硅化工艺,以形成硅化金属层。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1A至图1F是依照本发明的第一实施例所绘示的半导体元件的制造流程的剖面示意图。

图2A至图2F是依照本发明的第二实施例所绘示的半导体元件的制造流程的剖面示意图。

图3A至图3G是依照本发明的第三实施例所绘示的半导体元件的制造流程的剖面示意图。

10：沟渠

100、200、300：基底

110、210：含硅导体材料层

110a、210a、310、310a、310b：含硅导体层

120：遮蔽材料层

120a、220、320：遮蔽结构

130、230、330：介电层

140、240、340：金属层

150、250、350、350a、350b：硅化金属层

212：上部

214：下部

318：保护层

H1、H2、H3、H4：高度

LW1、LW2、LW3、LW4：线宽

Pu：上部

Pm：中部

Pb：下部

S110、S210、S310：第一侧壁

S220、S320：第二侧壁

S230：第三侧壁

S222、S322：顶面

P220、P320：侧壁

W10、W12、W20、W22、W24、W30、W32、W34、W36：宽度

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的半导体元件及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

本发明利用遮蔽结构覆盖含硅导体层的部分表面，使得与金属层接触的转角处的含硅导体层仅可以单一个面进行硅金属化工艺，以避免转角处的含硅导体层会过度进行硅金属化而产生颈缩或线弯曲的轮廓的硅化金属层。

图1A至图1F是依照本发明的第一实施例所绘示的半导体元件的制造流程的剖面示意图。

请参阅图1A所示，提供基底100，基底100例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底（Semiconductor Over Insulator,SOI）。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。

接着，在基底100上形成含硅导体材料层110。含硅导体材料层110材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法例如是化学气相沉积法。在一实施例中，含硅导体材料层110的厚度为90nm至120nm。

然后，在含硅导体材料层110上形成遮蔽材料层120。遮蔽材料层120的材料例如是介电材料或金属材料等。介电材料例如是SiO、SiN、SiON、SiC或SiCN等。其形成方法例如是化学气相沉积法。遮蔽材料层120的材料不以上述为限，只要与含硅导体材料层110之间具有高度的蚀刻选择比均是本发明涵盖的范围。

请参阅图1B所示，图案化遮蔽材料层120以及含硅导体材料层110,以形成遮蔽结构120a与含硅导体层110a。在本实施例中，遮蔽结构120a例如是顶遮蔽层，其覆盖含硅导体层110a的顶面。具体来说，以图案化的光阻层（未绘示）为罩幕，进行蚀刻工艺，以移除部分遮蔽材料层120，形成遮蔽结构120a。然后，以遮蔽结构120a做为蚀刻罩幕，进行蚀刻工艺（例如是溅击蚀刻法、反应性离子蚀刻法或离子束蚀刻等），移除含硅导体材料层110，以暴露基底100，藉此形成含硅导体层110a与沟渠10。含硅导体层110a例如是控制栅。遮蔽结构120a覆盖含硅导体层110a的顶面，因此，含硅导体层110a的顶面便不会与后续形成的金属层140（图1E）接触,金属硅化工艺（图1F）便不会从含硅导体层110a的顶面进行。

请参阅图1C所示，在含硅导体层110a周围形成介电层130。介电层130的形成方法例如是在遮蔽结构120a上形成介电材料层（未绘示），此介电材料层填满沟渠10。介电材料层的材料例如是氧化物。氧化物例如是旋涂式玻璃（Spin-On Glass,SOG）、高密度等离子体氧化物（High Density Plasma,HDP Oxide）或未经掺杂的硅酸盐玻璃（Undoped SilicateGlass,USG），其形成方法可以利用化学气相沉积法或是旋涂法。然后，以遮蔽结构120a做为停止层（Stop Layer），利用化学机械研磨（CMP）移除上述介电材料层，以暴露遮蔽结构120a的顶面。

请参阅图1D所示，进行回蚀刻工艺，以移除部分介电层130，暴露含硅导体层110a的第一侧壁S110。回蚀刻工艺例如是干式蚀刻工艺或湿式蚀刻工艺。在一实施例中，含硅导体层110a的第一侧壁S110的高度H1与其含硅导体层110a的线宽LW1的比率可为0.5至1（H1/LW1）。含硅导体层110a的高度H1与线宽LW1的比率可经由工艺条件的调整，使得含硅导体层110a不会过度进行硅金属化而产生颈缩或线弯曲的现象。

请参阅图1E所示，在基底100上形成金属层140，以与未被遮蔽结构120a覆盖的含硅导体层110a接触。详细地说，金属层140沿着介电层130的顶面、含硅导体层110a的第一侧壁S110、遮蔽结构120a的侧壁与顶面共形地形成。金属层140的材料可例如是Ni、Co、Ti、W、Mo、Pt或Pd等金属材料。金属层140材料并不限于此，只要能与含硅导体材料形成硅化金属材料均是本发明涵盖的范围。

请参阅图1F所示，进行金属硅化工艺，以使金属层140与所接触的含硅导体层110a（第一侧壁S110）反应形成硅化金属层150。金属硅化工艺例如是热回火（Anneal）工艺。硅化金属层150的材料例如是NiSi、CoSi、TiSi、WSi、MoSi、PtSi或PdSi材料，但本发明的硅化金属层150的材料并不限于此。在一实施例中，藉由工艺条件与反应时间的控制，含硅导体层110a与金属层140之间的硅金属化工艺反应可以不仅仅发生在第一侧壁S110上，位于介电层130顶面下方的部分含硅导体层110a也可能进行硅金属化工艺。因此，所形成的硅化金属层150的底部可能等于或低于介电层130的顶面，但本发明并不以此为限。

接着，进行选择性蚀刻工艺，移除未进行反应的金属层140，以暴露出遮蔽结构120a与硅化金属层150。在一实施例中，选择性蚀刻工艺可例如是干式蚀刻工艺。由于含硅导体层110a与金属层140进行金属硅化工艺时会损耗部分含硅导体层110a，因此，反应后的硅化金属层150的体积可能小于反应前的含硅导体层110a的体积。上述硅化金属层的缩小现象（Shrinkage Phenomenon）使得硅化金属层150的上部宽度W10可能小于下部宽度W12。在一实施例中，原本含硅导体层110a的线宽与所形成的硅化金属层150的线宽的比率可为0.90至0.95（W10/W12）。

先前技术中以连续三面暴露的多晶硅来进行金属硅化工艺，其所形成的硅化金属层的缩小现象非常严重，因而造成硅化金属层的线宽变窄，甚至导致弯曲或剥离。在本发明的第一实施例中，利用遮蔽结构120a覆盖含硅导体层110a的顶面，使得含硅导体层110a的顶面不会与金属层140接触，因此，硅化反应是从含硅导体层110a的两个第一侧壁S110进行，而不会从含硅导体层110a的顶面进行。由于本发明的含硅导体层110a与金属层140之间的接触面积变小，因此，相比较于先前技术，所损耗的硅较少，因此，可以减少硅化金属层的缩小现象，并且可以避免因为过度硅化而导致硅化金属层产生颈缩或线弯曲的轮廓，甚至出现剥离或断裂的现象。相比较于先前技术，依据本发明的第一实施例的制造方法所形成的硅化金属层150的轮廓较为笔直且较不弯曲，而其对应的电阻值也低于先前技术的电阻值。

请参阅图1F所示，根据本发明的第一实施例的半导体元件包括含硅导体层110a、介电层130、硅化金属层150以及遮蔽结构120a。介电层130位于含硅导体层110a周围。硅化金属层150位于含硅导体层110a上。遮蔽结构120a覆盖部分硅化金属层150。更具体地说，遮蔽结构120a为顶遮蔽层，其覆盖硅化金属层150的顶面。

图2A至图2F是依照本发明的第二实施例所绘示的半导体元件的制造流程的剖面示意图。

请参阅图2A所示，提供基底200，基底200例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底。半导体例如是IVA族的原子,例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物,例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。

接着，在基底200上形成含硅导体材料层210。含硅导体材料层210材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法来形成。在一实施例中，含硅导体材料层210的厚度为90nm至120nm。

请参阅图2A、图2B以及图2C所示，将含硅导体材料层210图案化,以形成含硅导体层210a，并在含硅导体层210a的上部212的第二侧壁S220形成遮蔽结构220，裸露出含硅导体层210a的下部214的第一侧壁S210与第三侧壁S230。含硅导体层210a例如是控制栅。更具体地说，请参阅图2B所示，进行图案化工艺，移除部分含硅导体材料层210，以形成含硅导体层210b。含硅导体层210b具有含硅导体层210a的上部212（图2C），暴露出第二侧壁S220与顶部S222。移除部分含硅导体材料层210的方法例如是在含硅导体材料层210上形成罩幕层211（图2A）。罩幕层211例如是图案化的光阻层。之后，以罩幕层211为罩幕，对含硅导体材料层210进行蚀刻工艺，以形成含硅导体层210b的上部212。

之后，移除罩幕层211。在含硅导体层210b的第二侧壁S220形成遮蔽结构220。在本实施例中，遮蔽结构220为遮蔽间隙壁，其覆盖含硅导体层210a的第二侧壁S220，裸露出含硅导体层210a的顶面S222。遮蔽结构220的形成方法例如是在基底200上形成遮蔽材料层（未绘示）。在一实施例中，遮蔽材料层的材料包括SiO、SiN、SiON、SiC或SiCN等。遮蔽材料层的材料并不限于此，只要与含硅导体层210之间具有高度蚀刻选择比均是本发明涵盖的范围。遮蔽材料层的形成方法例如是化学气相沉积法。接着，非等向性蚀刻遮蔽材料层，以暴露出含硅导体层210a的上部212的顶面S222，在含硅导体层210a的第二侧壁S220形成遮蔽结构220。

请参阅图2C所示，在形成遮蔽结构220之后，接着，在含硅导体层210a周围形成介电层230。介电层230的形成方法例如是在遮蔽结构220上形成介电材料层（未绘示），此介电材料层填满含硅导体层210a之间的沟渠。介电材料层的材料例如是氧化物。氧化物例如是旋涂式玻璃、高密度等离子体氧化物或未经掺杂的硅酸盐玻璃，其形成方法可以利用化学气相沉积法或旋涂法。然后，以含硅导体层210a做为停止层，利用化学机械研磨移除上述介电材料层，以暴露含硅导体层210a的顶面S222。

然后，请参阅图2D所示，利用回蚀刻工艺移除部分介电层230，以暴露含硅导体层210a的第一侧壁S210，留下的介电层230覆盖在含硅导体层210a的第三侧壁S230。在一实施例中，回蚀刻工艺可例如是干式蚀刻工艺或湿式蚀刻工艺。在一实施例中，含硅导体层210a的第一侧壁S210的高度H2与其含硅导体层210a的线宽LW2的比率可为0.5至1（H2/LW2）。含硅导体层210a的高度H2与线宽LW2的比率可经由工艺条件的调整，使得第一侧壁S210与金属层240之间不会导致含硅导体层210a过度硅金属化而产生颈缩或线弯曲的现象。

请参阅图2E、图2F所示，其步骤如同图1E、图1F所述，在基底200上形成金属层240,以与未被遮蔽结构220覆盖的含硅导体层210a接触。接着，进行金属硅化工艺，以形成硅化金属层250。金属层240的材料与形成方法以及金属硅化工艺如上述第一实施例的金属层140的材料与形成方法以及金属硅化工艺所述，在此不再赘述。与图1E、图1F不同之处在于，图2E的遮蔽结构220覆盖含硅导体层210a的第二侧壁S220，暴露含硅导体层210a的上部212的顶面S222与下部214的第一侧壁S210，因此可以进行金属硅化工艺的是含硅导体层210a的顶面S222与下部214的第一侧壁S210。由于含硅导体层210a的顶面S222与第一侧壁S210之间的第二侧壁S220被遮蔽结构220覆盖，因此，可以进行金属硅化工艺的含硅导体层210a的上部212是经由顶面S222进行；而含硅导体层210a的下部214则是经由第一侧壁S210进行。换言之，藉由遮蔽结构220覆盖第二侧壁S220，可以使得金属硅化工艺从三个不连续面，以不同的方向进行，因此，可以避免含硅导体层210a转角处的金属层240与含硅导体层210a之间发生过度硅化的问题。

请参阅图2F所示，根据本发明的第二实施例的半导体元件包括含硅导体层210a、介电层230、硅化金属层250以及遮蔽结构220。介电层230位于含硅导体层210a周围。硅化金属层250位于含硅导体层210a上。硅化金属层250包括上部Pu、中部Pm以及下部Pb。下部Pb位于介电层230之中。下部Pb的宽度W24大于上部Pu的宽度W20与中部Pm的宽度W22。在一实施例中，上部Pu的宽度W20与中部Pm的宽度W22的比率为1至1.1（W20/W22）；而中部Pm的宽度W22与下部Pb的宽度W24的比率为0.5至1（W22/W24）。上述三者宽度W20、W22、W24可能皆不相同，视工艺条件与反应时间而定。遮蔽结构220覆盖部分硅化金属层250。更具体地说，遮蔽结构220为遮蔽间隙壁，其覆盖硅化金属层250的上部Pu的侧壁P220。

图3A至图3G是依照本发明的第三实施例所绘示的半导体元件的制造流程的剖面示意图。

请参阅图3A所示,在基底300上形成含硅导体层310。在一实施例中,含硅导体层310包括线宽较小的含硅导体层310a（例如做为字元线）与线宽较大的含硅导体层310b（例如做为周边电路元件）。含硅导体层310的形成方法例如是在基底300上形成含硅导体材料层（未绘示）。含硅导体材料层材料例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以利用化学气相沉积法来形成。在一实施例中，含硅导体材料层的厚度为90nm至120nm。接着，以图案化的罩幕层（未绘示）为罩幕，进行非等向性蚀刻工艺，移除含硅导体材料层，以形成含硅导体层310。

请参阅图3B所示，在含硅导体层310周围形成介电层330。介电层330的形成方法例如是在基底300上形成介电材料层（未绘示）。介电材料层的材料例如是氧化物。氧化物例如是旋涂式玻璃、高密度等离子体氧化物或未经掺杂的硅酸盐玻璃,其形成方法可以利用化学气相沉积法或旋涂法。然后，以含硅导体层310做为停止层，利用化学机械研磨移除上述介电材料层，以暴露含硅导体层310的顶面，留在含硅导体层310周围的介电材料层，即为介电层330。

请参阅图3C所示，利用回蚀刻工艺移除部分介电层330，以暴露含硅导体层310的顶面S322与第二侧壁S320。在一实施例中，含硅导体层310的第二侧壁S320的高度可为15nm至35nm。在一实施例中，回蚀刻工艺可例如是干式蚀刻工艺或湿式蚀刻工艺。

请参阅图3D所示，在含硅导体层310的顶面S322与第二侧壁S320上形成保护层318。保护层318的材料例如是氧化物、氮化物或其组合。本发明的保护层318的材料并不限于此，只要与含硅导体层310之间具有高度蚀刻选择比均是本发明涵盖的范围。形成保护层318的方法例如是进行表面处理。表面处理例如是等离子体处理。等离子体处理通入的气体例如是含氧气体、含氮气体或其组合。由于含硅导体层310与介电层330的材料不同，因此，进行表面处理之后，保护层318会选择性地形成于含硅导体层310的顶面S322与第二侧壁S320上，而不会形成于介电层330的顶面上。在一实施例中，表面处理为等离子体处理且通入含氮气体时，含氮气体会与含硅导体层310的表面的硅反应产生氮化硅；而含氮气体不会与介电层320表面的氧化物反应。因此，保护层318会选择性地形成于含硅导体层310的顶面S322与第二侧壁S320上，而不会形成于介电层330的顶面上。

请参阅图3E所示，利用非等向性蚀刻工艺移除部分介电层330与部分保护层318，以形成遮蔽结构320，暴露含硅导体层310的顶面S322与第一侧壁S310。在本实施例中，遮蔽结构320为遮蔽间隙壁，其覆盖含硅导体层310的第二侧壁S320。第二侧壁S320的高度例如是为15nm至35nm。在一实施例中，回蚀刻工艺可例如是干式蚀刻工艺或湿式蚀刻工艺。在一实施例中，含硅导体层310包括线宽较小的含硅导体层310a（例如做为字元线）与线宽较大的含硅导体层310b（例如做为周边电路元件）。含硅导体层310a的第一侧壁S310的高度H3与含硅导体层310a的线宽LW3的比率可为0.5至1（H3/LW3）；而含硅导体层310b的第一侧壁S310的高度H4与含硅导体层310b的线宽LW4的比率可为0.025至0.05（H4/LW4）。含硅导体层310的高度H3与线宽LW3的比率以及其高度H4与线宽LW4的比率可经由工艺条件的调整，使得含硅导体层310a的第一侧壁S310与金属层340不会因为接触的面积过大而导致窄线宽的含硅导体层310a过度进行硅金属化，因而产生颈缩或线弯曲的现象。相对地，宽线宽的含硅导体层310b也不会因硅金属化工艺的时间不足而导致劣化的硅化金属层产生。

请参阅图3F、图3G所示，在基底300上形成金属层340，以与未被遮蔽结构320覆盖的含硅导体层310接触。接着，进行金属硅化工艺，以形成硅化金属层350。金属层340的材料与形成方法如上述第一实施例的金属层140的材料与形成方法以及金属硅化工艺所述，在此不再赘述。进行金属硅化工艺之后，所形成的硅化金属层350包括线宽较小的硅化金属层350a与线宽较大的硅化金属层350b。其中线宽较小的硅化金属层350a的上部宽度W30与下部宽度W32的比率例如为0.8至0.9（W30/W32）；而线宽较大的硅化金属层350b的上部宽度W34与下部宽度W36的比率例如为0.9至0.95（W34/W36）。上述两者的比例不相同，视工艺条件与反应时间而定,然而,本发明并不以此为限。此外，若增加金属硅化工艺的时间，位于介电层330之中的含硅导体层310也会反应，使得所形成的硅化金属层350向下延伸到介电层330之中。

请参阅图3G所示，根据本发明的第三实施例的半导体元件包括含硅导体层310、介电层330、硅化金属层350以及遮蔽结构320。介电层330位于含硅导体层310周围。硅化金属层350位于含硅导体层310上。硅化金属层350包括上部Pu以及下部Pb。下部Pb的宽度W32大于上部Pu的宽度W30。在一实施例中，线宽较小的硅化金属层350a的上部宽度W30与下部宽度W32的比率例如为0.8至0.9（W30/W32）；而线宽较大的硅化金属层350b的上部宽度W34与下部宽度W36的比率例如为0.9至0.95（W34/W36）。上述两者的比例不相同，视工艺条件与反应时间而定。遮蔽结构320覆盖部分硅化金属层350。更具体地说，遮蔽结构320为遮蔽间隙壁，其覆盖硅化金属层350的上部Pu的侧壁P320。

综上所述，本发明利用遮蔽结构覆盖转角处的含硅导体层的部分表面，使得与金属层接触的转角处的含硅导体层仅可以单一个表面（顶面或侧壁）与其进行接触，以避免转角处的含硅导体层同时从两个方向（顶面与侧壁）进行硅金属化，而导致硅化金属层产生颈缩或线弯曲的轮廓。在第一实施例中，遮蔽结构覆盖含硅导体层的顶面，使转角处的含硅导体层仅可以从侧壁进行金属硅化工艺，而不会从顶面进行。在第二与第三实施例中,遮蔽结构为遮蔽间隙壁，其覆盖含硅导体层与其顶面连接的侧壁，使金属硅化工艺可以从含硅导体层的多个不连续的接触面进行。更具体地说，在第二与第三实施例中，金属硅化工艺可以从转角处的含硅导体层的顶面进行,并且可以从遮蔽结构下方的含硅导体层的侧壁进行。此外，本发明也可利用遮蔽结构使得不同线宽的含硅导体层完全被硅金属化而不会出现窄线宽的硅化金属层颈缩、弯曲以及宽线宽的硅化金属层劣化的问题。因此，根据本发明的制造方法可以制造出较为笔直、较不弯曲以及厚度较厚的硅化金属层，因此，也可得到较低电阻值的硅化金属层。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种半导体元件的制造方法，其特征在于，其包括以下步骤：

在一基底上形成一含硅导体层；

在该含硅导体层周围形成一介电层；

移除部分该介电层，以暴露该含硅导体层的一第一侧壁；

在该含硅导体层的部分表面上形成一遮蔽结构，该遮蔽结构至少暴露出该第一侧壁；

在该基底上形成一金属层，以覆盖未被该遮蔽结构覆盖的该含硅导体层；以及

进行一金属硅化工艺，以形成一硅化金属层。

2.根据权利要求1所述的半导体元件的制造方法，其特征在于，其中该遮蔽结构包括一顶遮蔽层，覆盖该含硅导体层的一顶面，以暴露该含硅导体层的该第一侧壁，其中该含硅导体层与该遮蔽结构的形成方法包括：

在该基底上形成一含硅导体材料层；

在该含硅导体材料层上形成一遮蔽材料层；以及

图案化该遮蔽材料层以及该含硅导体材料层，以形成该顶遮蔽层与该含硅导体层。

3.根据权利要求1所述的半导体元件的制造方法，其特征在于，其中该遮蔽结构包括一遮蔽间隙壁，覆盖该含硅导体层的一第二侧壁，暴露该含硅导体层的该第一侧壁与一顶面，其中形成该含硅导体层与该遮蔽间隙壁的步骤包括：

在该基底上形成一含硅导体材料层；

进行一第一次图案化工艺，移除部分该含硅导体材料层，以形成该含硅导体层的一上部，暴露出该第二侧壁；

在该含硅导体层的该第二侧壁形成该遮蔽间隙壁；以及

进行一第二次图案化工艺，移除另一部分该含硅导体材料层，以形成该含硅导体层的一下部，暴露出该第一侧壁与一第三侧壁。

4.根据权利要求3所述的半导体元件的制造方法，其特征在于，其中该遮蔽间隙壁的形成方法包括：

在该基底上形成一遮蔽材料层，以覆盖该含硅导体层的该上部的该顶面与该第二侧壁；以及

非等向性蚀刻该遮蔽材料层，以暴露出该含硅导体层的该上部的该顶面。

5.根据权利要求3所述的半导体元件的制造方法，其特征在于，其中该遮蔽间隙壁的形成方法包括：

在移除部分该介电层之前，该介电层暴露出该含硅导体层的该顶面与该第二侧壁；

对该含硅导体层的该顶面与该第二侧壁进行一表面处理，以形成一保护层；以及

在移除部分该介电层时，同时移除部分该保护层，以暴露出该含硅导体层的该顶面与该第一侧壁，并在该第二侧壁上形成该遮蔽间隙壁。

6.根据权利要求5所述的半导体元件的制造方法，其特征在于，其中该表面处理包括一等离子体处理，其中该等离子体处理通入的气体包括含氧气体、含氮气体或其组合。

7.一种半导体元件，其特征在于，其包括：

一含硅导体层；

一介电层，位于该含硅导体层周围；

一硅化金属层，位于该含硅导体层上；以及

一遮蔽结构，覆盖部分该硅化金属层；

其中，所述硅化金属层的上部宽度小于下部宽度。

8.根据权利要求7所述的半导体元件，其特征在于，其中该遮蔽结构包括一顶遮蔽层，覆盖该硅化金属层的一顶面。

9.根据权利要求7所述的半导体元件，其特征在于，其中该遮蔽结构包括一遮蔽间隙壁，暴露该硅化金属层的一第一侧壁与一顶面，覆盖该硅化金属层的一第二侧壁。

10.根据权利要求7所述的半导体元件，其特征在于，其中该遮蔽结构的材料包括氧化硅、氮化硅或其组合。