CN105990445A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN105990445A
CN105990445A CN201610147006.0A CN201610147006A CN105990445A CN 105990445 A CN105990445 A CN 105990445A CN 201610147006 A CN201610147006 A CN 201610147006A CN 105990445 A CN105990445 A CN 105990445A
Authority
CN
China
Prior art keywords
film
groove
conductive film
grid
lower conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610147006.0A
Other languages
English (en)
Other versions
CN105990445B (zh
Inventor
丁志玟
权奇相
李珍旭
高绮亨
朴相真
白在职
尹普彦
尹智园
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN105990445A publication Critical patent/CN105990445A/zh
Application granted granted Critical
Publication of CN105990445B publication Critical patent/CN105990445B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种半导体器件及其制造方法。所述半导体器件包括：栅极间隔件，其在衬底上限定沟槽，并且包括上部和下部；栅极绝缘膜，其沿着沟槽的侧壁和底表面延伸，并且不与栅极间隔件的上部接触；下导电膜，其在栅极绝缘膜上沿着沟槽的侧壁和底表面延伸，并且不与栅极间隔件的上部重叠；以及上导电膜，其位于下导电膜上且位于栅极绝缘膜的最上面的部分上。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2015年3月23日在韩国知识产权局提交的韩国专利申请No.10-2015-0039928的优先权以及由该申请获得的所有利益，该申请的内容以引用方式全文并入本文中。
技术领域
本发明构思涉及半导体器件及其制造方法。
背景技术
近来，随着信息媒体的快速散布，半导体器件的功能也极大地发展。就最近的半导体产品而言，可要求低成本以确保竞争性，并且可要求产品的高集成度以获得高质量。为了高集成度，进行半导体器件的缩小。
正在进行针对增大半导体器件的操作速度以及提高集成度的研究。半导体器件可包括诸如MOS晶体管之类的单独的元件。MOS晶体管的栅极可根据半导体器件的集成日益减小，并且栅极的下沟道区也可日益缩窄。
由于晶体管的栅极之间的间隔减小，晶体管的栅极与形成在晶体管的源极/漏极上的接触部分之间的间隔也急剧减小。
发明内容
本发明构思的一些方面提供了可通过改变替代性金属栅电极的层合轮廓来改进操作性能和可靠性的半导体器件。
本发明构思的其它方面提供了可通过减小替代性金属栅电极的高度变化来改进操作性能的半导体器件。
本发明构思的又一些方面提供了可通过调整替代性金属栅极材料的高度和具有高介电常数的介电膜来改进元件的操作性能和可靠性的用于制造半导体器件的方法。
本发明构思的各方面不限于上述方面，并且通过参照下面提供的本发明构思的详细描述，未提及的其它方面将对于本发明构思所属领域的普通技术人员将变得更加清楚。
根据本发明构思的一些实施例，一种半导体器件包括：栅极间隔件，其在衬底上限定沟槽的相对的侧壁；栅极绝缘膜，其沿着沟槽的相对的侧壁和在沟槽的相对的侧壁之间的表面上保形地延伸，从而栅极间隔件的与衬底相对的那些部分与栅极绝缘膜不接触；下导电膜，其在栅极绝缘膜上沿着沟槽的相对的侧壁延伸以在其中限定凹陷，从而栅极间隔件的与衬底相对的那些部分与下导电膜不接触；以及上导电膜，其位于通过下导电膜限定的凹陷中。
在一些实施例中，上导电膜可包括一个或多个导电层，并且上导电膜的所述一个或多个导电层中的至少一个可在凹陷以外延伸。
在一些实施例中，上导电膜可直接在栅极间隔件的与栅极绝缘膜和下导电膜不接触的与衬底相对的那些部分上延伸。
在一些实施例中，栅极间隔件的与栅极绝缘膜和下导电膜不接触的与衬底相对的那些部分还可与上导电膜不接触。所述器件还可包括：绝缘封盖图案，其位于上导电膜上，并且直接位于栅极间隔件的与栅极绝缘膜、下导电膜和上导电膜不接触的那些部分上。
在一些实施例中，栅极绝缘膜和下导电膜之一可沿着栅极间隔件以远离衬底的方式延伸，并且延伸至超出栅极绝缘膜和下导电膜中的另一个。
在一些实施例中，栅极绝缘膜可为高k介电层。所述器件还可包括：功函数调整膜，其由导电层形成，该导电层被构造为影响半导体器件的阈电压，功函数调整膜沿着沟槽的侧壁以及在栅极绝缘膜与下导电膜之间延伸，从而栅极间隔件的与衬底相对的那些部分还与功函数调整膜不接触。
在一些实施例中，栅极绝缘膜和下导电膜中的至少一个可沿着栅极间隔件以远离衬底的方式延伸，并且延伸至超出功函数调整膜。
在一些实施例中，栅极间隔件、栅极绝缘膜、下导电膜和上导电膜可限定第一晶体管栅极结构。所述器件还可包括：第二晶体管栅极结构，其在衬底上位于第一晶体管栅极结构旁边并且通过相对于栅极间隔件具有蚀刻选择性的层间绝缘膜与第一晶体管栅极结构分离。所述第二晶体管栅极结构可包括：第二栅极间隔件，其在衬底上限定第二沟槽的相对的侧壁；第二栅极绝缘膜，其沿着第二沟槽的相对的侧壁和在第二沟槽的相对的侧壁之间的表面上保形地延伸，其中第二栅极间隔件的与衬底相对的那些部分与第二栅极绝缘膜不接触；第二下导电膜，其在第二栅极绝缘膜上沿着第二沟槽的相对的侧壁延伸以在其中限定第二凹陷，从而第二栅极间隔件的与衬底相对的那些部分与第二下导电膜不接触；以及第二上导电膜，其位于通过第二下导电膜限定的第二凹陷中。第二晶体管栅极结构的第二沟槽的宽度可与第一晶体管栅极结构的沟槽的宽度不同。
在一些实施例中，第二晶体管栅极结构的第二栅极绝缘膜可以远离衬底的方式延伸至超出第一晶体管栅极结构的栅极绝缘膜，并且第二凹陷可朝着衬底延伸至超出第一晶体管栅极结构的凹陷。
根据本发明构思的一方面，提供了一种半导体器件，该半导体器件包括：栅极间隔件，其在衬底上限定沟槽，并且包括上部和下部；栅极绝缘膜，其沿着沟槽的侧壁和底表面形成，并且不与栅极间隔件的上部接触；下导电膜，其在栅极绝缘膜上沿着沟槽的侧壁和底表面形成，并且不与栅极间隔件的上部重叠；以及上导电膜，其覆盖下导电膜且覆盖栅极绝缘膜的最上面的部分。
在本发明构思的一些实施例中，上导电膜填充通过栅极间隔件的上部限定的沟槽。
在本发明构思的一些实施例中，上导电膜沿着栅极间隔件的上部的轮廓和下导电膜的轮廓形成。
在本发明构思的一些实施例中，半导体器件还可包括填充导电膜，其形成在上导电膜上以填充沟槽。
在本发明构思的一些实施例中，从沟槽的底表面至栅极绝缘膜的最上面的部分的高度实质上等于从沟槽的底表面至下导电膜的最上面的部分的高度。
在本发明构思的一些实施例中，从沟槽的底表面至栅极绝缘膜的最上面的部分的高度比从沟槽的底表面至下导电膜的最上面的部分的高度更高。
在本发明构思的一些实施例中，半导体器件还可包括沿着沟槽的侧壁和底表面形成在栅极绝缘膜与下导电膜之间的功函数调整膜。
在本发明构思的一些实施例中，从沟槽的底表面至栅极绝缘膜的最上面的部分的高度比从沟槽的底表面至功函数调整膜的最上面的部分的高度更高。
在本发明构思的一些实施例中，从沟槽的底表面至栅极绝缘膜的最上面的部分的高度实质上等于从沟槽的底表面至功函数调整膜的最上面的部分的高度。
在本发明构思的一些实施例中，上导电膜覆盖下导电膜的最上面的部分。
根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：栅极间隔件，其在衬底上限定沟槽，并且包括上部和下部；栅极绝缘膜，其沿着沟槽的侧壁和底表面形成，并且不与栅极间隔件的上部接触；下导电膜，其在栅极绝缘膜上沿着沟槽的侧壁和底表面形成，并且不与栅极间隔件的上部接触；以及上导电膜，其在下导电膜上填充通过下导电膜限定的凹陷的至少一部分，其中，从沟槽的底表面至下导电膜的最上面的部分的高度与从沟槽的底表面至栅极绝缘膜的最上面的部分的高度不同，并且从沟槽的底表面至下导电膜的最上面的部分的高度与从沟槽的底表面至上导电膜的最上面的部分的高度不同。
在本发明构思的一些实施例中，半导体器件还可包括封盖图案，其在上导电膜上填充通过栅极间隔件的上部限定的沟槽。
在本发明构思的一些实施例中，封盖图案的一部分填充所述凹陷的一部分。
在本发明构思的一些实施例中，封盖图案的一部分介于栅极绝缘膜与上导电膜之间。
在本发明构思的一些实施例中，半导体器件还可包括沿着沟槽的侧壁和底表面形成在栅极绝缘膜与下导电膜之间的功函数调整膜。
在本发明构思的一些实施例中，从沟槽的底表面至栅极绝缘膜的最上面的部分的高度比从沟槽的底表面至功函数调整膜的最上面的部分的高度更高。
在本发明构思的一些实施例中，下导电膜覆盖功函数调整膜的最上面的部分。
根据本发明构思的又一方面，提供了一种半导体器件，该半导体器件包括：第一栅极间隔件，其在衬底上限定第一沟槽，并且包括上部和下部；第二栅极间隔件，其在衬底上限定第二沟槽，并且包括上部和下部，第二沟槽的宽度大于第一沟槽的宽度；第一栅极绝缘膜，其沿着第一沟槽的侧壁和底表面形成，并且不与第一栅极间隔件的上部接触；第二栅极绝缘膜，其沿着第二沟槽的侧壁和底表面形成，并且不与第二栅极间隔件的上部接触，从第二沟槽的底表面至第二栅极绝缘膜的最上面的部分的高度与从第一沟槽的底表面至第一栅极绝缘膜的最上面的部分的高度不同；第一栅电极，其包括第一栅极绝缘膜上的第一下导电膜和第一上导电膜，并且填充第一沟槽的至少一部分；以及第二栅电极，其包括第二栅极绝缘膜上的第二下导电膜和第二上导电膜，并且填充第二沟槽的至少一部分。
在本发明构思的一些实施例中，第一下导电膜包含与第二下导电膜的材料相同的材料，并且第一上导电膜包含与第二上导电膜的材料相同的材料。
在本发明构思的一些实施例中，第一下导电膜沿着第一沟槽的侧壁和底表面形成，并且第一上导电膜形成在第一下导电膜上，并且覆盖第一栅极绝缘膜的最上面的部分和第一下导电膜的最上面的部分。
在本发明构思的一些实施例中，第一栅电极包括形成在第一栅极绝缘膜与第一下导电膜之间的功函数调整膜，并且第一下导电膜覆盖功函数调整膜的最上面的部分。
在本发明构思的一些实施例中，第二栅电极还包括形成在第二上导电膜上的填充导电膜，第二下导电膜沿着第二沟槽的侧壁和底表面形成，并且第二上导电膜形成在第二下导电膜上，并且覆盖第二栅极绝缘膜的最上面的部分。
在本发明构思的一些实施例中，第二栅电极包括形成在第二栅极绝缘膜与第二下导电膜之间的功函数调整膜，并且从第二沟槽的底表面至功函数调整膜的最上面的部分的高度实质上等于从第二沟槽的底表面至第二栅极绝缘膜的最上面的部分的高度。
在本发明构思的一些实施例中，第一栅电极和第二栅电极中的每一个填充第一沟槽和第二沟槽的一部分，并且所述半导体器件还可包括：第一封盖图案，其填充第一沟槽的在第一栅电极上的其余部分；以及第二封盖图案，其填充第二沟槽的在第二栅电极上的其余部分。
根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：鳍式图案，其从场绝缘膜向上突出；栅极间隔件，其限定与场绝缘膜上的鳍式图案交叉的沟槽，并且包括上部和下部；栅极绝缘膜，其沿着沟槽的侧壁和底表面形成，并且不与栅极间隔件的上部接触；下导电膜，其沿着沟槽的侧壁和底表面形成在栅极绝缘膜上，并且不与栅极间隔件的上部重叠；以及上导电膜，其覆盖下导电膜且覆盖栅极绝缘膜的最上面的部分。
在本发明构思的一些实施例中，从场绝缘膜的上表面至栅极绝缘膜的最上面的部分的高度比从场绝缘膜的上表面至鳍式图案的最上面的部分的高度更高而比栅极间隔件的高度更矮。
在本发明构思的一些实施例中，上导电膜形成为填充沟槽的其余部分。
根据本发明构思的另一方面，提供了用于制造半导体器件的方法，所述方法包括以下步骤：在衬底上形成层间绝缘膜，其包括通过栅极间隔件限定的沟槽；沿着沟槽的侧壁和底表面形成预栅极绝缘膜；沿着沟槽的侧壁和底表面在预栅极绝缘膜上形成预下导电膜；在预下导电膜上形成填充沟槽的一部分的牺牲图案；通过利用用作掩模的牺牲图案来蚀刻预栅极绝缘膜和预下导电膜的一部分，形成暴露出栅极间隔件的上部的栅极绝缘膜和下导电膜；在去除牺牲图案之后，形成覆盖下导电膜且覆盖栅极绝缘膜的最上面的部分的上导电膜。
在本发明构思的一些实施例中，通过蚀刻工艺同时形成栅极绝缘膜和下导电膜。
在本发明构思的一些实施例中，所述方法还可包括：在形成牺牲图案之前沿着预下导电膜的轮廓形成保护膜。
在本发明构思的一些实施例中，保护膜包含与上导电膜的材料相同的材料。
在本发明构思的一些实施例中，形成上导电膜以填充沟槽。
在本发明构思的一些实施例中，所述方法还可包括：在通过去除上导电膜的一部分而暴露出栅极绝缘膜的最上面的部分和栅极间隔件的最上面的部分之后，在栅极绝缘膜和上导电膜上形成填充沟槽的封盖图案。
在本发明构思的一些实施例中，上导电膜沿着栅极间隔件的上部的轮廓和下导电膜的轮廓形成。
在本发明构思的一些实施例中，所述方法还可包括：在上导电膜上形成填充沟槽的填充导电膜。
在本发明构思的一些实施例中，所述方法还可包括：在通过去除填充导电膜和上导电膜的一部分而暴露出栅极绝缘膜的最上面的部分和栅极间隔件的上部之后，在栅极绝缘膜、上导电膜和填充导电膜上形成填充沟槽的封盖图案。
在本发明构思的一些实施例中，所述方法还可包括：在形成预下导电膜之前，在预栅极绝缘膜上沿着沟槽的侧壁的一部分和底表面形成功函数调整膜。预下导电膜覆盖功函数调整膜的最上面的部分。
根据本发明构思的另一方面，提供了用于制造半导体器件的方法，所述方法包括以下步骤：在衬底上形成包括第一沟槽和第二沟槽的层间绝缘膜，第二沟槽的宽度大于第一沟槽的宽度，并且第一沟槽和第二沟槽分别由第一栅极间隔件和第二栅极间隔件限定；沿着第一沟槽的侧壁和底表面和第二沟槽的侧壁和底表面形成预栅极绝缘膜；在预栅极绝缘膜上沿着第一沟槽的侧壁和底表面和第二沟槽的侧壁和底表面形成预下导电膜；在预下导电膜上分别形成用于填充第一沟槽的一部分的第一牺牲图案和用于填充第二沟槽的一部分的第二牺牲图案，从第一沟槽的底表面至第一牺牲图案的上表面的高度与从第二沟槽的底表面至第二牺牲图案的上表面的高度不同；通过利用第一牺牲图案作为掩模来蚀刻预栅极绝缘膜和预下导电膜，形成暴露出第一栅极间隔件的上部的第一栅极绝缘膜和第一下导电膜；通过利用第二牺牲图案作为掩模来蚀刻预栅极绝缘膜和预下导电膜，形成暴露出第二栅极间隔件的上部的第二栅极绝缘膜和第二下导电膜；在去除第一牺牲图案之后，在第一下导电膜上形成覆盖第一栅极绝缘膜的最上面的部分的第一上导电膜；并且在去除第二牺牲图案之后，在第二下导电膜上形成覆盖第二栅极绝缘膜的最上面的部分的第二上导电膜。
在本发明构思的一些实施例中，从第一沟槽的底表面至第一牺牲图案的上表面的高度比从第二沟槽的底表面至第二牺牲图案的上表面的高度更高。
在本发明构思的一些实施例中，所述方法还可包括：在形成预下导电膜之前，在预栅极绝缘膜上沿着第一沟槽的侧壁的一部分和底表面形成第一功函数调整膜。预下导电膜覆盖第一功函数调整膜的最上面的部分。
在本发明构思的一些实施例中，形成第一上导电膜以填充第一沟槽，并且沿着第二栅极间隔件的上部的轮廓和第二下导电膜的轮廓形成第二上导电膜。
在本发明构思的一些实施例中，所述方法还可包括：在第二上导电膜上形成填充第二沟槽的填充导电膜。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它方面和特征将变得更清楚，其中：
图1是示出根据本发明构思的第一实施例的半导体器件的图；
图2是示出根据本发明构思的第二实施例的半导体器件的图；
图3是示出根据本发明构思的第三实施例的半导体器件的图；
图4是示出根据本发明构思的第四实施例的半导体器件的图；
图5是示出根据本发明构思的第五实施例的半导体器件的图；
图6是示出根据本发明构思的第六实施例的半导体器件的图；
图7是示出根据本发明构思的第七实施例的半导体器件的图；
图8是示出根据本发明构思的第八实施例的半导体器件的图；
图9是示出根据本发明构思的第九实施例的半导体器件的图；
图10是示出根据本发明构思的第十实施例的半导体器件的图；
图11是示出根据本发明构思的第十一实施例的半导体器件的布局图；
图12是沿着图11的线A-A截取的剖视图；
图13是沿着图11的线B-B截取的剖视图；
图14是示出根据本发明构思的第十二实施例的半导体器件的图；
图15是示出根据本发明构思的第十三实施例的半导体器件的图；
图16是示出根据本发明构思的第十四实施例的半导体器件的图；
图17是示出根据本发明构思的第十五实施例的半导体器件的图；
图18是示出根据本发明构思的第十六实施例的半导体器件的图；
图19至图29是示出根据本发明构思的一些实施例的用于制造半导体器件的方法的中间阶段图；
图30是示出根据本发明构思的其它实施例的用于制造半导体器件的方法的图；
图31是包括根据本发明构思的实施例的半导体器件的SoC系统的框图；
图32是包括根据本发明构思的实施例的半导体器件的电子系统的框图；以及
图33至图35是可应用根据本发明构思的实施例的半导体器件的示例性半导体系统。
具体实施方式
通过参照以下对实施例和附图的详细描述，可更容易地理解本发明构思及其实现方法的优点和特征。然而，本发明构思可按照许多不同形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思的想法完全传递给本领域技术人员，并且本发明构思将仅由所附权利要求限定。在图中，为了清楚起见，将层和区的厚度夸大。
应该理解，当元件或层被称作“连接至”或“耦接至”另一元件或层时，其可直接连接至或耦接至所述另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接连接”或“直接耦接至”另一元件或层时，不存在中间元件或层。相同的附图标记始终指代相同的元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
还应该理解，当一层被称作“位于”另一层或衬底“上”时，其可直接位于所述另一层或衬底上，或者也可存在中间层。相反，当元件被称作“直接位于”另一元件“上”时，不存在中间元件。当元件或层“与”另一元件或层“不接触”时，这些元件或层并非直接位于彼此上或者并非直接彼此接触。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与其它元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
应该理解，虽然本文中可使用术语第一、第二等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，下面讨论的第一元件、第一组件或第一部分可被称作第二元件、第二组件或第二部分，而不脱离本发明构思的教导。
除非本文中指明不是这样或通过上下文清楚地相反定义，否则应该理解，在描述本发明的上下文(尤其是在权利要求的上下文)中使用的术语“一个”、“一”、“该”和相似指示术语包括单数和复数两种形式。应该理解，除非另外指明，否则术语“包含”、“具有”、“包括”和“含有”是开放性术语(即，意指“包括，但不限于”)。
本文参照作为理想示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，示例实施例不应理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示出为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入区至非注入区的二值变化。同样地，通过注入形成的掩埋区可在掩埋区与通过其发生注入的表面之间的区中导致一些注入。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在限制本公开的范围。
除非另外限定，否则本文中使用的所有技术和科学术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。应该理解，除非指明不是这样，否则本文提供的任何和所有示例或示例性术语的使用仅旨在更好地示出本发明，而非限制本发明的范围。另外，还应该理解，诸如在通用词典中定义的那些术语之类的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义来解释，除非本文中明确这样限定。
图1是示出根据本发明构思的第一实施例的半导体器件的图。为了方便解释，将不示出形成在衬底中的源极/漏极区、诸如浅沟槽隔离(STI)之类的元件隔离膜等；然而，应该理解，在本文描述的实施例中可包括这些元件。
参照图1，根据本发明构思的第一实施例的半导体器件1可包括第一栅极间隔件150、第一沟槽155、第一栅极绝缘膜110、第一栅电极MG1等。第一栅电极MG1可包括第一功函数调整膜120、第一下导电膜130、第一上导电膜140等。
衬底100可为块状硅或者绝缘体上硅(SOI)。可替换地，衬底100可为硅衬底，或者可包含例如锗、硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓的其它材料，但不限于此。
第一栅极间隔件150可形成在衬底100上。第一栅极间隔件150可包括上部150b和下部150a。第一栅极间隔件的上部150b和第一栅极间隔件的下部150a可根据它们是否与将在下面描述的第一栅极绝缘膜110接触进行分类。
例如，第一栅极间隔件150可包含氮化硅、氧氮化硅、二氧化硅和它们的组合中的至少一个。
此外，在一些情况下，第一栅极间隔件150可用作用于形成自对准接触部分的导向件。因此，第一栅极间隔件150可包含相对于将在下面描述的层间绝缘膜180具有蚀刻选择性的材料。
第一沟槽155可通过第一栅极间隔件150限定。例如，在第一沟槽155中，沟槽的相对的各侧壁可通过第一栅极间隔件150形成，并且沟槽的底表面可通过衬底100的上表面形成。
层间绝缘膜180可形成在衬底100上。层间绝缘膜180可在限定第一沟槽155的第一栅极间隔件150的外侧壁上延伸或者包围所述外侧壁。
例如，层间绝缘膜180可包含二氧化硅、氮化硅、氧氮化硅和介电常数低于二氧化硅的介电常数的低介电常数材料中的至少一个。例如，低介电常数材料可包含(但不限于)可流动氧化物(FOX)、“东燃”硅氮烷(Torene SilaZene，TOSZ)、未掺杂的石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的四乙基原硅酸盐(PETEOS)、氟硅酸盐玻璃(FSG)、掺碳氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、帕利灵、双-苯并环丁烯(BCB)、丝绸、聚酰亚胺、多孔聚合物材料或它们的组合。
第一栅极绝缘膜110可沿着第一沟槽155的侧壁和底表面形成。第一栅极绝缘膜110可沿着第一沟槽155的侧壁的一部分形成，而非沿着第一沟槽155的整个侧壁形成。
第一栅极绝缘膜110与第一栅极间隔件的下部150a接触，但可不与第一栅极间隔件的上部150b接触。也就是说，从第一沟槽155的底表面至第一栅极绝缘膜的最上面的部分110u的高度可比第一栅极间隔件150的高度更矮。第一栅极间隔件150的与衬底100相对的那些部分与第一栅极绝缘膜110不接触。
第一栅极绝缘膜110可包括高介电常数介电膜。例如，所述高介电常数介电膜可包含(但不限于)氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物或铅锌铌酸盐中的一个或多个。
虽然未示出，但是可沿着第一沟槽155的底表面在衬底100与第一栅极绝缘膜110之间形成界面膜。
第一功函数调整膜120可形成在第一栅极绝缘膜110上。第一功函数调整膜120可沿着第一沟槽155的侧壁的一部分和第一沟槽155的底表面形成。
由于第一功函数调整膜120形成在其中形成有第一栅极绝缘膜110的第一沟槽155中，因此第一功函数调整膜120可形成为沿着第一栅极绝缘膜110的轮廓保形地延伸。
从第一沟槽155的底表面至第一栅极绝缘膜的最上面的部分110u的高度可与从第一沟槽155的底表面至第一功函数调整膜的最上面的部分120u的高度不同。在根据本发明构思的第一实施例的半导体器件中，从第一沟槽155的底表面至第一栅极绝缘膜的最上面的部分110u的高度可比从第一沟槽155的底表面至第一功函数调整膜的最上面的部分120u的高度更高。
第一功函数调整膜120可为p型功函数调整膜或者n型功函数调整膜。例如，第一功函数调整膜120可包含TiN、TaN和它们的组合中的至少一个。例如，就TiN和TaN的层合膜而言，TiN可形成为与第一栅极绝缘膜110接触，并且TaN可形成为在TiN上与TiN接触。
根据半导体器件1是PMOS还是NMOS，第一功函数调整膜120的厚度和/或材料的层合结构可改变。
第一下导电膜130可形成在第一功函数调整膜120上。第一下导电膜130可沿着第一沟槽155的侧壁的一部分和第一沟槽155的底表面形成。
第一功函数调整膜120可形成在第一下导电膜130与第一栅极绝缘膜110之间。也就是说，由于第一下导电膜130形成在其中形成有第一功函数调整膜120的第一沟槽155中，因此第一下导电膜130的一部分可沿着第一功函数调整膜120的轮廓形成。
在根据本发明构思的第一实施例的半导体器件中，第一下导电膜130可在第一功函数调整膜的最上面的部分120u上延伸或者覆盖第一功函数调整膜的最上面的部分120u。从第一沟槽155的底表面至第一下导电膜的最上面的部分130u的高度可比从第一沟槽155的底表面至第一功函数调整膜的最上面的部分120u的高度更高。
此外，在根据本发明构思的第一实施例的半导体器件中，从第一沟槽155的底表面至第一下导电膜的最上面的部分130u的高度可基本等于从第一沟槽155的底表面至第一栅极绝缘膜的最上面的部分110u的高度。也就是说，第一下导电膜130可不与第一栅极间隔件的上部150b重叠。第一栅极间隔件150的与衬底相对的那些部分与第一下导电膜130不接触。
这里，表述“各高度相等”的含义包括可由于加工误差等导致的各高度的微量不同以及其中在两个比较的位置各高度彼此完全相等的含义。
另外，基于第一沟槽155的底表面，第一栅极绝缘膜的最上面的部分110u的高度等于第一下导电膜的最上面的部分130u的高度，并且由于第一栅极绝缘膜110介于第一栅极间隔件150与第一下导电膜130之间，因此第一下导电膜130可不与第一栅极间隔件的上部150b接触。
第一下导电膜130可包含影响或调整半导体器件的阈电压的材料，并且可包含例如TiAlC。
第一上导电膜140可形成在第一下导电膜130上。第一上导电膜140可填充第一沟槽155。
更具体地说，第一上导电膜140可填充第一沟槽155的在形成第一栅极绝缘膜110、第一功函数调整膜120和第一下导电膜130之后剩余的其余部分。第一上导电膜140可填充通过第一栅极间隔件的上部150b限定的第一沟槽155部分以及沿着第一下导电膜130的轮廓限定的第一凹陷130r。至少第一上导电膜140可延伸至第一凹陷130r以外。
第一上导电膜140可在第一栅极绝缘膜的最上面的部分110u和第一下导电膜的最上面的部分130u上延伸或者覆盖第一栅极绝缘膜的最上面的部分110u和第一下导电膜的最上面的部分130u。因此，基于第一沟槽155的底表面，第一上导电膜140的最上面的部分的高度比第一栅极绝缘膜的最上面的部分110u的高度和第一下导电膜的最上面的部分130u的高度更高。第一上导电膜140可直接在第一栅极间隔件150的与第一栅极绝缘膜110和第一下导电膜130不接触的与衬底100相对的那些部分上延伸。
在根据本发明构思的第一实施例的半导体器件1中，第一上导电膜140可用作填充膜。
第一上导电膜140可包含可提高与第一下导电膜130的粘附力的材料，并且可包含例如TiN。
如图所示，在根据本发明构思的第一实施例的半导体器件中，第一上导电膜140的上表面可与层间绝缘膜180的上表面和第一栅极间隔件150的上表面布置在相同平面上或者与它们共面。
图2是示出根据本发明构思的第二实施例的半导体器件的图。为了方便描述，将主要描述与图1的描述的差别。
参照图2，在根据本发明构思的第二实施例的半导体器件2中，第一上导电膜140可包括第一下填充膜142和第一上填充膜144。第一下填充膜142和第一上填充膜144可按次序形成在第一下导电膜130上。
第一下填充膜142可沿着第一栅极间隔件的上部150b的轮廓和第一下导电膜130的轮廓形成。也就是说，第一下填充膜142可沿着第一栅极间隔件的上部150b和第一凹陷130r的轮廓形成。
第一下填充膜142可包含能够提高第一下导电膜130与第一上填充膜144之间的粘附力的材料，并且可包含例如TiN。
第一上填充膜144可形成在第一下填充膜142上。第一上填充膜144可形成为填充第一沟槽155的在形成第一下填充膜142之后剩余的其余部分。
第一上填充膜144可用作填充第一沟槽155的填充膜，并且可包含例如钨(W)、铝(Al)、钴(Co)或类似材料，但不限于此。
图3是示出根据本发明构思的第三实施例的半导体器件的图。为了方便解释，将主要描述与图1的描述的差别。
参照图3，在根据本发明构思的第三实施例的半导体器件3中，从第一沟槽155的底表面至第一栅极绝缘膜的最上面的部分110u的高度可与从第一沟槽155的底表面至第一下导电膜的最上面的部分130u的高度不同。
更具体地说，从第一沟槽155的底表面至第一栅极绝缘膜的最上面的部分110u的高度可比从第一沟槽155的底表面至第一下导电膜的最上面的部分130u的高度更高。
基于第一沟槽155的底表面，虽然第一下导电膜的最上面的部分130u的高度比第一栅极绝缘膜的最上面的部分110u的高度更矮，但是第一下导电膜130可在第一功函数调整膜的最上面的部分120u上延伸或者覆盖第一功函数调整膜的最上面的部分120u。
图4是示出根据本发明构思的第四实施例的半导体器件的图。为了方便描述，将主要描述与图1至图3的描述的差别。
参照图4，在根据本发明构思的第四实施例的半导体器件4中，第一上导电膜140可包括第一下填充膜142和第一上填充膜144。
第一下填充膜142和第一上填充膜144可按次序形成在第一下导电膜130上。
图5是示出根据本发明构思的第五实施例的半导体器件的图。为了方便描述，将主要描述与图1和图2的描述的差别。
参照图5，在根据本发明构思的第五实施例的半导体器件5中，从第一沟槽155的底表面至第一栅极绝缘膜的最上面的部分110u的高度可基本等于从第一沟槽155的底表面至第一功函数调整膜的最上面的部分120u的高度。
另外，从第一沟槽155的底表面至第一下导电膜的最上面的部分130u的高度可基本等于从第一沟槽155的底表面至第一功函数调整膜的最上面的部分120u的高度。也就是说，第一下导电膜130可不在第一功函数调整膜的最上面的部分120u上延伸或者覆盖第一功函数调整膜的最上面的部分120u。
如图所示，基于第一沟槽155的底表面，第一栅极绝缘膜的最上面的部分110u的高度、第一功函数调整膜的最上面的部分120u的高度和第一下导电膜的最上面的部分130u的高度可处于基本相同的位置。也就是说，第一栅极绝缘膜的最上面的部分110u、第一功函数调整膜的最上面的部分120u和第一下导电膜的最上面的部分130u可布置在同一平面上。
第一下填充膜142可形成为沿着第一栅极间隔件的上部150b的轮廓、第一栅极绝缘膜的最上面的部分110u、第一功函数调整膜的最上面的部分120u以及第一下导电膜130的轮廓保形地延伸。
图6是示出根据本发明构思的第六实施例的半导体器件的图。为了方便描述，将主要描述与图5的描述的差别。
参照图6，在根据本发明构思的第六实施例的半导体器件6中，从第一沟槽155的底表面至第一下导电膜的最上面的部分130u的高度可比从第一沟槽155的底表面至第一功函数调整膜的最上面的部分120u的高度更矮。
第一下导电膜130可不在第一功函数调整膜的最上面的部分120u上延伸或者覆盖第一功函数调整膜的最上面的部分120u。另外，第一功函数调整膜120不在第一下导电膜的最上面的部分130u上延伸或者覆盖第一下导电膜的最上面的部分130u。
图7是示出根据本发明构思的第七实施例的半导体器件的图。为了方便描述，将主要描述与图1的描述的差别。
参照图7，根据本发明构思的第七实施例的半导体器件7还可包括第一封盖图案160。
第一栅电极MG1可填充第一沟槽155的一部分。更具体地说，第一栅电极MG1可填充通过第一栅极间隔件的下部150a限定的第一沟槽155的一部分。
由于第一栅极绝缘膜110与第一栅极间隔件的下部150a接触而不与第一栅极间隔件的上部150b接触，因此第一栅电极MG1和第一栅极绝缘膜110可填充通过第一栅极间隔件的下部150a限定的第一沟槽155的一部分。也就是说，第一栅极间隔件150的与衬底100相对的那些部分与第一栅极绝缘膜110、第一下导电膜130和第一上导电膜140不接触。
第一封盖图案160可形成在第一栅电极MG1和第一栅极绝缘膜110上。换句话说，第一封盖图案160可形成在第一下导电膜130和第一上导电膜140上。第一封盖图案160可直接形成在第一栅极间隔件150的与第一栅极绝缘膜110、第一下导电膜130和第一上导电膜140不接触的那些部分上。
可通过填充第一沟槽155的一部分来形成第一封盖图案160。更具体地说，可通过填充通过第一栅极间隔件的上部150b限定的第一沟槽155的一部分来形成第一封盖图案160。
由于通过填充第一沟槽155的在第一栅电极MG1上的一部分来形成第一封盖图案160，因此第一封盖图案160的上表面可与第一栅极间隔件150的上表面布置在相同平面上或者与第一栅极间隔件150的上表面共面。
由于第一封盖图案160可用作用于形成自对准接触部分的导向件，因此其可包含相对于层间绝缘膜180具有蚀刻选择性的材料。例如，第一封盖图案160可包括氮化硅(SiN)、氧氮化硅(SiON)、二氧化硅(SiO2)、碳氮化硅(SiCN)、硅碳氧氮化物(SiOCN)和它们的组合中的至少一个。
如图所示，可通过填充沿着第一下导电膜130的轮廓限定的第一凹陷130r形成第一上导电膜140。然而，第一上导电膜140可不从第一栅极绝缘膜的最上面的部分110u和第一下导电膜的最上面的部分130u向上突出。
也就是说，第一上导电膜140的上表面可与第一栅极绝缘膜的最上面的部分110u和第一下导电膜的最上面的部分130u布置在相同平面上或者与它们共面。
图8是示出根据本发明构思的第八实施例的半导体器件的图。为了方便描述，将主要描述与图7的描述的差别。
参照图8，在根据本发明构思的第八实施例的半导体器件8中，第一上导电膜140可包括按次序形成在第一下导电膜130上的第一下填充膜142和第一上填充膜144。
图9是示出根据本发明构思的第九实施例的半导体器件的图。图10是示出根据本发明构思的第十实施例的半导体器件的图。为了方便描述，将主要描述与图7的描述的差别。
参照图9，在根据本发明构思的第九实施例的半导体器件9中，从第一沟槽155的底表面至第一栅极绝缘膜的最上面的部分110u的高度可比从第一沟槽155的底表面至第一下导电膜的最上面的部分130u的高度更高。
另外，从第一沟槽155的底表面至第一上导电膜的最上面的部分140u的高度可比从第一沟槽155的底表面至第一下导电膜的最上面的部分130u的高度更高。
也就是说，基于第一沟槽155的底表面，第一下导电膜的最上面的部分130u可比第一上导电膜的最上面的部分140u和第一栅极绝缘膜的最上面的部分110u更矮。
因此，第一封盖图案160的一部分可插入第一栅极绝缘膜110与第一上导电膜140之间。第一封盖图案160的一部分可介于第一栅极绝缘膜110与第一上导电膜140之间。
参照图10，在根据本发明构思的第十实施例的半导体器件10中，从第一沟槽155的底表面至第一栅极绝缘膜的最上面的部分110u的高度可比从第一沟槽155的底表面至第一下导电膜的最上面的部分130u的高度更矮。
另外，从第一沟槽155的底表面至第一上导电膜的最上面的部分140u的高度可比从第一沟槽155的底表面至第一下导电膜的最上面的部分130u的高度更矮。
也就是说，基于第一沟槽155的底表面，第一下导电膜的最上面的部分130u可比第一上导电膜的最上面的部分140u和第一栅极绝缘膜的最上面的部分110u更高。第一下导电膜130的一部分可从第一栅极绝缘膜的最上面的部分110u和第一上导电膜的最上面的部分140u向上突出。
因此，第一封盖图案160的一部分可填充通过第一下导电膜130限定的第一凹陷130r的一部分。第一上导电膜140可填充第一凹陷130r的下部，并且第一封盖图案160可填充第一凹陷130r的上部。
换句话说，从第一栅极绝缘膜的最上面的部分110u和第一上导电膜的最上面的部分140u向上突出的第一下导电膜130的一部分可插入第一封盖图案160中，或者可以其它方式延伸至第一封盖图案160中。
图11是示出根据本发明构思的第十一实施例的半导体器件的布局图。图12是沿着图11的线A-A截取的剖视图。图13是沿着图11的线B-B截取的剖视图。为了方便描述，将主要描述与图1的描述的差别。
通过图11至图13描述的实施例示出了其中图1所示的半导体器件是鳍式晶体管的情况。将参照图1中描述的半导体器件以示出方式描述本发明构思的第十一实施例，但是应该理解，通过图3至图10描述的半导体器件也可实现为鳍式晶体管。
参照图11至图13，根据本发明构思的第十一实施例的半导体器件11可包括鳍式图案105、第一栅电极MG1、第一栅极间隔件150、第一栅极绝缘膜110等。
鳍式图案105可从衬底100突出。由于场绝缘膜103在鳍式图案105的侧表面的一部分上延伸或者覆盖鳍式图案105的侧表面的一部分，因此鳍式图案105可从形成在衬底100上的场绝缘膜103向上突出。
鳍式图案105可沿着第一方向X长长地延伸。鳍式图案105可为衬底100的一部分，并且可包括从衬底100生长的外延层。
例如，鳍式图案105可包含作为元素半导体材料的硅和/或锗。而且，鳍式图案105可包括化合物半导体，并且可包括例如IV-IV族化合物半导体或III-V族化合物半导体。
具体地说，当以IV-IV族化合物半导体作为示例时，鳍式图案105可为包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两个或更多个的二元化合物或三元化合物，或为其中这些元素掺杂有IV族元素的化合物。
当以III-V族化合物半导体作为示例时，鳍式图案105可为通过作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一个与作为V族元素的磷(P)、砷(As)和锑(Sb)中的至少一个的组合形成的二元化合物、三元化合物或四元化合物。
在根据本发明构思的第十一实施例的半导体器件中，将鳍式图案105描述为包含硅。
第一栅极间隔件150可形成在突出至场绝缘膜103以上的鳍式图案105上。第一栅极间隔件150可沿着第二方向Y长长地延伸，并且可与鳍式图案105交叉。
由于第一栅极间隔件150完全形成在第一栅电极MG1的侧壁上，因此第一栅极间隔件150的高度H1可为从场绝缘膜103的上表面至第一栅电极MG1的最上面的部分的高度。
由于通过第一栅极间隔件150限定了第一沟槽155，因此第一沟槽155可沿着第二方向Y长长地延伸。
第一栅极绝缘膜110可沿着第一沟槽155的侧壁的一部分和底表面形成。第一栅极绝缘膜110与第一栅极间隔件的下部150a接触，但可不与第一栅极间隔件的上部150b接触。
沿着第一沟槽155的底表面形成的第一栅极绝缘膜110可沿着场绝缘膜103和鳍式图案105的轮廓形成。
在根据本发明构思的第十一实施例的半导体器件11中，从场绝缘膜103的上表面至第一栅极绝缘膜的最上面的部分110u的高度可大于从场绝缘膜103的上表面至鳍式图案105的最上面的部分的高度。然而，从场绝缘膜103的上表面至第一栅极绝缘膜的最上面的部分110u的高度可比第一栅极间隔件150的高度H1更矮。
第一功函数调整膜120可形成在沿着场绝缘膜103和鳍式图案105的轮廓形成的第一栅极绝缘膜110上。
第一功函数调整膜120可沿着第一沟槽155的侧壁的一部分和第一沟槽155的底表面形成。第一功函数调整膜120可沿着第一栅极绝缘膜110的轮廓形成。
第一下导电膜130可形成在沿着场绝缘膜103和鳍式图案105的轮廓形成的第一功函数调整膜120上。第一下导电膜130可沿着第一沟槽155的侧壁的一部分和第一沟槽155的底表面形成。
第一下导电膜130可沿着第一功函数调整膜120的轮廓形成。
第一上导电膜140可形成在沿着场绝缘膜103和鳍式图案105的轮廓形成的第一下导电膜130上。
第一上导电膜140可填充第一沟槽155的在形成第一栅极绝缘膜110、第一功函数调整膜120和第一下导电膜130之后剩余的其余部分。
在第一栅电极MG1的两侧上，提升的源极/漏极170可形成在鳍式图案105上。也就是说，提升的源极/漏极170可形成在第一栅极间隔件150的两侧上。
图14是示出根据本发明构思的第十二实施例的半导体器件的图。为了方便描述，将主要描述与图11至图13的描述的差别。
参照图14，在根据本发明构思的第十二实施例的半导体器件12中，第一上导电膜140可包括第一下填充膜142和第一上填充膜144。
第一下填充膜142可沿着第一栅极间隔件的上部150b的轮廓和第一下导电膜130的轮廓形成。而且，第一下填充膜142可形成在沿着场绝缘膜103和鳍式图案105的轮廓形成的第一下导电膜130上。
第一上填充膜144可形成在第一下填充膜142上。第一上填充膜144可形成为填充第一沟槽155的在形成第一下填充膜142之后剩余的其余部分。
图15是示出根据本发明构思的第十三实施例的半导体器件的图。
参照图15，根据本发明构思的第十三实施例的半导体器件13可包括第二栅极间隔件250、第二沟槽255、第二栅极绝缘膜210、第二栅电极MG2、第三栅极间隔件350、第三沟槽355、第三栅极绝缘膜310、第三栅电极MG3等。
衬底100可包括第一区I和第二区II。第一区I和第二区II可彼此间隔开，并且可彼此连接。
此外，第一区I和第二区II二者均可为其中形成有NMOS的区，或者可为其中形成有PMOS的区。
在根据本发明构思的第十三实施例的半导体器件中，第一区I可为其中形成有具有短沟道的晶体管的区，并且第二区II可为其中形成有具有长沟道的晶体管的区。
第二栅极间隔件250可形成在衬底100的第一区I上。第二栅极间隔件250可包括上部250b和下部250a。第三栅极间隔件350可形成在衬底100的第二区II上。第三栅极间隔件350可包括上部350b和下部350a。
第二沟槽255可通过第二栅极间隔件250限定。第三沟槽355可通过第三栅极间隔件350限定。
第二沟槽255的宽度可为第一宽度W1，而第三沟槽355的宽度可为第二宽度W2。在根据本发明构思的第十三实施例的半导体器件13中，第三沟槽355的宽度W2可大于第二沟槽255的宽度W1。
第二栅极绝缘膜210可沿着第二沟槽255的侧壁的一部分和底表面形成。第二栅极绝缘膜210与第二栅极间隔件的下部250a接触，但是可不与第二栅极间隔件的上部250b接触。
第三栅极绝缘膜310可沿着第三沟槽355的侧壁的一部分和底表面形成。第三栅极绝缘膜310与第三栅极间隔件的下部350a接触，但是可不与第三栅极间隔件的上部350b接触。
在根据本发明构思的第十三实施例的半导体器件中，从第二沟槽255的底表面至第二栅极绝缘膜的最上面的部分210u的高度H2可与从第三沟槽355的底表面至第三栅极绝缘膜的最上面的部分310u的高度H3不同。
在图15中，虽然将从第三沟槽355的底表面至第三栅极绝缘膜的最上面的部分310u的高度H3示出为比从第二沟槽255的底表面至第二栅极绝缘膜的最上面的部分210u的高度H2更高，但这仅是用于描述的示例，而不限于此。
第二栅电极MG2可形成在第二栅极绝缘膜210上。第二栅电极MG2可填充第二沟槽255的至少一部分。第二栅电极MG2可包括第二功函数调整膜220、第二下导电膜230和第二上导电膜240。
第三栅电极MG3可形成在第三栅极绝缘膜310上。第三栅电极MG3可填充第三沟槽355的至少一部分。第三栅电极MG3可包括第三功函数调整膜320、第三下导电膜330和第三上导电膜340。
在根据本发明构思的第十三实施例的半导体器件13中，第二栅电极MG2可完全填充第二沟槽255，并且第三栅电极MG3可完全填充第三沟槽355。
第二功函数调整膜220可形成在第二栅极绝缘膜210上。第二功函数调整膜220可沿着第二沟槽255的侧壁的一部分和第二沟槽255的底表面形成。第二功函数调整膜220可沿着第二栅极绝缘膜210的轮廓形成。
第三功函数调整膜320可形成在第三栅极绝缘膜310上。第三功函数调整膜320可沿着第三沟槽355的侧壁的一部分和第三沟槽355的底表面形成。第三功函数调整膜320可沿着第三栅极绝缘膜310的轮廓形成。
在根据本发明构思的第十三实施例的半导体器件中，从第二沟槽255的底表面至第二栅极绝缘膜的最上面的部分210u的高度可比从第二沟槽255的底表面至第二功函数调整膜的最上面的部分220u的高度更高。
此外，在根据本发明构思的第十三实施例的半导体器件中，从第三沟槽355的底表面至第三栅极绝缘膜的最上面的部分310u的高度可基本等于从第三沟槽355的底表面至第三功函数调整膜的最上面的部分320u的高度。
例如，第二功函数调整膜220和第三功函数调整膜320可包含TiN、TaN和它们的组合中的至少一个。第二功函数调整膜220和第三功函数调整膜320的材料的厚度和/或层合结构可彼此相同或者可彼此不同。
第二下导电膜230可形成在第二功函数调整膜220上。第二下导电膜230可沿着第二沟槽255的侧壁的一部分和第二沟槽255的底表面形成。第二功函数调整膜220可形成在第二下导电膜230与第二栅极绝缘膜210之间。
第三下导电膜330可形成在第三功函数调整膜320上。第三下导电膜330可沿着第三沟槽355的侧壁的一部分和第三沟槽355的底表面形成。第三功函数调整膜320可形成在第三下导电膜330与第三栅极绝缘膜310之间。
在根据本发明构思的第十三实施例的半导体器件中，第二下导电膜230可在第二功函数调整膜的最上面的部分220u上延伸或者覆盖第二功函数调整膜的最上面的部分220u。从第二沟槽255的底表面至第二下导电膜的最上面的部分230u的高度可比从第二沟槽255的底表面至第二功函数调整膜的最上面的部分220u的高度更高。
另外，从第二沟槽255的底表面至第二下导电膜的最上面的部分230u的高度可基本等于从第二沟槽255的底表面至第二栅极绝缘膜的最上面的部分210u的高度。换句话说，第二下导电膜230可不与第二栅极间隔件的上部250b重叠。
同时，从第三沟槽355的底表面至第三下导电膜的最上面的部分330u的高度可比从第三沟槽355的底表面至第三功函数调整膜的最上面的部分320u的高度更矮。第三下导电膜330可不在第三功函数调整膜的最上面的部分320u上延伸或者不覆盖第三功函数调整膜的最上面的部分320u。
第二下导电膜230和第三下导电膜330可包含相同的材料，并且可包含例如TiAlC。
第二上导电膜240可形成在第二下导电膜230上。第二上导电膜240可填充第二沟槽255。第二上导电膜240可填充第二沟槽255的在形成第二栅极绝缘膜210、第二功函数调整膜220和第二下导电膜230之后剩余的其余部分。
第二上导电膜240可在第二栅极绝缘膜的最上面的部分210u和第二下导电膜的最上面的部分230u上延伸或者覆盖它们。第二上导电膜240可用作填充膜。
第三上导电膜340可形成在第三下导电膜330上。第三上导电膜340可填充第三沟槽355。第三上导电膜340可填充第三沟槽355的在形成第三栅极绝缘膜310、第三功函数调整膜320和第三下导电膜330之后剩余的其余部分。
第三上导电膜340可包括按次序形成在第三下导电膜330上的第三下填充膜342和第三上填充膜344。
第三下填充膜342可沿着第三栅极间隔件的上部350b的轮廓和第三下导电膜330的轮廓形成。第三下填充膜342可在第三栅极绝缘膜的最上面的部分310u和第三下导电膜的最上面的部分330u上延伸或者覆盖它们。
第三上填充膜344可形成在第三下填充膜342上。第三上填充膜344可形成为填充第三沟槽355的在形成第三下填充膜342之后剩余的其余部分。
第二上导电膜240和第三上填充膜344可包含相同的材料，并且可包含例如TiN。
第三上填充膜344可用作填充第三沟槽355的填充膜，并且包含例如钨(W)、铝(Al)、钴(Co)或类似材料，但不限于此。
图16是示出根据本发明构思的第十四实施例的半导体器件的图。为了方便描述，将主要描述与图15的描述的差别。
参照图16，根据本发明构思的第十四实施例的半导体器件16还可包括第二封盖图案260和第三封盖图案360。
第二栅电极MG2可填充第二沟槽255的一部分。第二栅电极MG2可填充通过第二栅极间隔件的下部250a限定的第二沟槽255的一部分。
由于第二栅极绝缘膜210与第二栅极间隔件的下部250a接触而不与第二栅极间隔件的上部250b接触，因此第二栅电极MG2和第二栅极绝缘膜210可填充通过第二栅极间隔件的下部250a限定的第二沟槽255的一部分。
第二封盖图案260可形成在第二栅电极MG2和第二栅极绝缘膜210上。可通过填充第二沟槽255的一部分形成第二封盖图案260。更具体地说，可通过填充通过第二栅极间隔件的上部250b限定的第二沟槽255的一部分形成第二封盖图案260。
第三栅电极MG3可填充第三沟槽355的一部分。由于第三栅极绝缘膜310与第三栅极间隔件的下部350a接触而不与第三栅极间隔件的上部350b接触，因此第三栅电极MG3和第三栅极绝缘膜310可填充通过第三栅极间隔件的下部350a限定的第三沟槽355的一部分。
第三封盖图案360可形成在第三栅电极MG3和第三栅极绝缘膜310上。可通过填充第三沟槽355的一部分形成第三封盖图案360。更具体地说，可通过填充通过第三栅极间隔件的上部350b限定的第三沟槽355的一部分形成第三封盖图案360。
图17是示出根据本发明构思的第十五实施例的半导体器件的图。为了方便描述，将主要描述与图15的描述的差别。
参照图17，在根据本发明构思的第十五实施例的半导体器件15中，从第二沟槽255的底表面至第二栅极绝缘膜的最上面的部分210u的高度H2可基本等于从第三沟槽355的底表面至第三栅极绝缘膜的最上面的部分310u的高度H3。
图18是示出根据本发明构思的第十六实施例的半导体器件的图。为了方便描述，将主要描述与图17的描述的差别。
参照图18，根据本发明构思的第十六实施例的半导体器件16还可包括第二封盖图案260和第三封盖图案360。
第二栅电极MG2可填充第二沟槽255的一部分。因此，第二封盖图案260可形成在第二栅电极MG2上，以填充第二沟槽255的其余部分。
第三栅电极MG3可填充第三沟槽355的一部分。因此，第三封盖图案360可形成在第三栅电极MG3上，以填充第三沟槽355的其余部分。
图19至图29是示出根据本发明构思的一些实施例的用于制造半导体器件的方法的中间阶段图。可通过该方法制造根据本发明构思的第十五实施例的半导体器件。
图19至图29示出了其中在不同的区中制造半导体器件的工艺。然而，本领域技术人员应该理解，通过将不同的区中的各个区分离，可将图19至图29理解为用于制造半导体器件的工艺。
参照图19，可形成按次序层叠在衬底100的第一区I上的第一伪栅极绝缘膜212和第一伪栅电极214。另外，可形成按次序层叠在衬底100的第二区II上的第二伪栅极绝缘膜312和第二伪栅电极314。
第一伪栅极绝缘膜212和第二伪栅极绝缘膜312可包含二氧化硅、氧氮化硅和它们的组合。例如，第一伪栅电极214和第二伪栅电极314中的每一个可为硅，并且具体可包含多晶硅(聚Si)、非晶硅(a-Si)和它们的组合之一。第一伪栅电极214和第二伪栅电极314可不掺杂杂质或者可掺杂杂质。
接着，可在第一伪栅电极214的侧壁上形成第二栅极间隔件250，并且可在第二伪栅电极314的侧壁上形成第三栅极间隔件350。
在形成第二栅极间隔件250和第三栅极间隔件350中的每一个之后，可分别在第一伪栅电极214的两侧和第二伪栅电极314的两侧上形成源极/漏极区。
接着，可在衬底100上形成在第一伪栅电极214和第二伪栅电极314上延伸或者覆盖第一伪栅电极214和第二伪栅电极314的层间绝缘膜180。
接着，将层间绝缘膜180平坦化，以可暴露出第一伪栅电极214的上表面、第二伪栅电极314的上表面、第二栅极间隔件250和第三栅极间隔件350。
参照图20，可去除第一伪栅电极214和第二伪栅电极314。在去除第一伪栅电极214和第二伪栅电极314之后，通过去除第一伪栅极绝缘膜212和第二伪栅极绝缘膜312，可形成第二沟槽255和第三沟槽355。可通过第二沟槽255和第三沟槽355暴露出衬底100的上表面。
层间绝缘膜180可包括通过第二栅极间隔件250限定的第二沟槽255和通过第三栅极间隔件350限定的第三沟槽355。
在根据本发明构思的一些实施例的半导体器件中，第三沟槽355的宽度W2可大于第二沟槽255的宽度W1。
可利用湿处理或干处理去除第一伪栅电极214和第二伪栅电极314。具体地说，在湿蚀刻中，通过在足够的温度下将电极在含有氢氧化物源的水溶液中暴露足够的时间，可基本上去除第一伪栅电极214和第二伪栅电极314。氢氧化物源可包含氢氧化铵或者四烷基氢氧化铵(例如，四甲基氢氧化铵(TMAH))，但不限于此。
可通过湿蚀刻、干蚀刻和它们的组合去除第一伪栅极绝缘膜212和第二伪栅极绝缘膜312。应该理解，蚀刻溶液或蚀刻气体可根据第一伪栅极绝缘膜212和第二伪栅极绝缘膜312的材料而改变。
参照图21，可沿着第二沟槽255的侧壁和底表面以及第三沟槽355的侧壁和底表面形成预栅极绝缘膜20a。
预栅极绝缘膜20a也可形成在层间绝缘膜180的上表面上。预栅极绝缘膜20a可包括高介电常数介电膜。
另外，在形成预栅极绝缘膜20a之前，可沿着第二沟槽255的底表面和第三沟槽355的底表面形成界面膜。
接着，可在预栅极绝缘膜20a上沿着第二沟槽255的侧壁和底表面和第三沟槽355的侧壁和底表面形成预功函数调整膜30a。
预功函数调整膜30a也可形成在层间绝缘膜180的上表面上。例如，预功函数调整膜30a可包含TiN、TaN和它们的组合中的至少一个。
接着，可在衬底100的第二区II上形成第一掩模图案35。第一掩模图案35可在形成在衬底100的第二区II上的预功函数调整膜30a上延伸或者覆盖该预功函数调整膜30a。另外，可通过第一掩模图案35暴露出形成在衬底100的第一区I中的预功函数调整膜30a。
参照图22，可通过利用第一掩模图案35斜切形成在衬底100的第一区I中的预功函数调整膜30a来形成第二功函数调整或控制膜220。
形成在衬底100的第一区I中的第二功函数调整膜220可形成在预栅极绝缘膜20a上。第二功函数调整膜220可沿着第二沟槽255的侧壁的一部分和底表面形成。
接着，可通过去除第一掩模图案35将形成在衬底100的第二区II中的预功函数调整膜30a暴露出来。此外，第二掩模图案36可形成在衬底100的第一区I上。
第二掩模图案36可在形成在衬底100的第一区I上的第二功函数调整膜220上延伸或者覆盖第二功函数调整膜220。另外，可通过第二掩模图案36暴露出形成在衬底100的第二区II中的预功函数调整膜30a。
参照图23，可通过利用第二掩模图案36斜切形成在衬底100的第二区II中的预功函数调整膜30a来形成第三功函数调整膜320。
形成在衬底100的第二区II中的第三功函数调整膜320可形成在预栅极绝缘膜20a上。第三功函数调整膜320可沿着第三沟槽355的侧壁的一部分和底表面形成。
接着，可通过去除第二掩模图案36将形成在衬底100的第一区I中的第二功函数调整膜220暴露出来。
虽然已经描述了其中通过诸如图21至图23的示例性工艺形成第二功函数调整膜220和第三功函数调整膜320中的每一个的构造，但是本发明构思的实施例不限于此。例如，第二功函数调整膜220和第三功函数调整膜320可通过相同制造工艺形成。
参照图24，可在预栅极绝缘膜20a上沿着第二沟槽255的侧壁和底表面以及第三沟槽355的侧壁和底表面形成预下导电膜40a。
预下导电膜40a也可形成在层间绝缘膜180的上表面上。另外，预下导电膜40a还形成在第二功函数调整膜220和第三功函数调整膜320上。
因此，预下导电膜40a可在第二功函数调整膜220的最上面的部分和第三功函数调整膜320的最上面的部分上延伸或者覆盖它们。
例如，预下导电膜40a可包含TiAlC。
接着，可进一步在预下导电膜40a上形成下导电膜保护层40b。下导电膜保护层40b可沿着预下导电膜40a的轮廓形成。
下导电膜保护层40b可包含与将在稍后形成的第二上导电膜240和第三下填充膜342的材料相同的材料，并且可包含例如TiN。
通过在稍后执行的蚀刻工艺中保护下导电膜保护层40b，从而下导电膜保护层40b可减小半导体器件的阈电压或者防止半导体器件的阈电压增大。
参照图25，可在衬底100上形成牺牲膜50。
牺牲膜50可填充其中形成有下导电膜保护层40b的第二沟槽255和第三沟槽355。另外，牺牲膜50也可形成在层间绝缘膜180的上表面上。
牺牲膜50可包含可很好地填充窄空间的材料，也就是说，具有优秀的间隙填充能力的材料。例如，牺牲膜50可包括旋涂碳(SOC)、旋涂硬掩模(SOH)或类似材料，但不限于此。
参照图26，可通过蚀刻牺牲膜50形成衬底100的第一区I中的第一牺牲图案50a和衬底100的第二区II中的第二牺牲图案50b。
第一牺牲图案50a可填充其中形成有预下导电膜40a和下导电膜保护层40b的第二沟槽255的一部分。第二牺牲图案50b可填充其中形成有预下导电膜40a和下导电膜保护层40b的第三沟槽355的一部分。
由于第二沟槽255的宽度与第三沟槽355的宽度不同，因此从第二沟槽255的底表面至第一牺牲图案50a的上表面的高度h41可与从第三沟槽355的底表面至第二牺牲图案50b的上表面的高度h42不同。
如果沟槽的宽度增大，则在蚀刻工艺中，负载效应较小。也就是说，与牺牲膜的填充第二沟槽255的那部分相比，牺牲膜50的填充第三沟槽355的那部分可受到较小的负载效应。
因此，从第二沟槽255的底表面至第一牺牲图案50a的上表面的高度h41可大于从第三沟槽355的底表面至第二牺牲图案50b的上表面的高度h42。
参照图27，可利用第一牺牲图案50a作为掩模来蚀刻形成在衬底100的第一区I中的下导电膜保护层40b、预下导电膜40a和预栅极绝缘膜20a。
此外，可利用第二牺牲图案50b作为掩模来蚀刻形成在衬底100的第二区II中的下导电膜保护层40b、预下导电膜40a和预栅极绝缘膜20a。
因此，暴露出栅极间隔件的上部250b的第二栅极绝缘膜210和第二下导电膜230可形成在第二沟槽255中。另外，暴露出第三栅极间隔件的上部350b的第三栅极绝缘膜310和第三下导电膜330可形成在第三沟槽355中。
通过该蚀刻工艺，第二栅极绝缘膜210可与第二下导电膜230同时形成，并且第三栅极绝缘膜310可与第三下导电膜330同时形成。
由于下导电膜保护层40b也通过该蚀刻工艺被蚀刻，因此对应地，第一保护图案245可形成在第二沟槽255中，并且第二保护图案345可形成在第三沟槽355中。
参照图28，可去除第二沟槽255中的第一牺牲图案50a和第三沟槽355中的第二牺牲图案50b。
例如，可通过灰化工艺和剥离工艺去除第一牺牲图案50a和第二牺牲图案50b。
参照图29，第二上导电膜240可形成在衬底100的第一区I的第二下导电膜230上。
可形成第二上导电膜240以填充第二沟槽255的其余部分。由于第一保护图案245可包含与第二上导电膜240的材料相同的材料，因此其可为第二上导电膜240的一部分。
第二上导电膜240可在第二下导电膜230的最上面的部分和第二栅极绝缘膜210的最上面的部分上延伸或者覆盖它们。
第三上导电膜340可形成在衬底100的第二区II的第三下导电膜330上。
具体地说，第三上导电膜340可包括第三下填充膜342和第三上填充膜344。第三下填充膜342可沿着第三栅极绝缘膜310的上部和第三下导电膜330的轮廓形成。由于第二保护图案345可包含与第三下填充膜342的材料相同的材料，因此其可为第三下填充膜342的一部分。
第三下填充膜342可在第三下导电膜330的最上面的部分和第三栅极绝缘膜310的最上面的部分上延伸或者覆盖它们。
第三上填充膜344形成在第三下填充膜342上。第三上填充膜344可通过填充第三沟槽355的其余部分形成。
将通过图19至图30描述根据本发明构思的其它实施例的用于制造半导体器件的方法。
图30是示出根据本发明构思的其它实施例的用于制造半导体器件的方法的图。可通过图19至图30制造根据本发明构思的第十六实施例的半导体器件。
参照图30，可通过去除第二上导电膜240的一部分暴露出第二栅极绝缘膜210的最上面的部分和第二栅极间隔件的上部250b。
接着，填充第二沟槽255的第二封盖图案260可形成在第二栅极绝缘膜210和第二上导电膜240上。
另外，可通过去除第三上导电膜340的一部分来暴露出第三栅极绝缘膜310的最上面的部分和第三栅极间隔件的上部350b。更具体地说，为了去除第三上导电膜340的一部分，可去除第三上填充膜344的一部分和第三下填充膜342的一部分。
接着，填充第三沟槽355的第三封盖图案360可位于第三栅极绝缘膜310、第三上填充膜344和第三下填充膜342上。
图31是包括根据本发明构思的实施例的半导体器件的SoC(系统芯片)系统的框图。
参照图31，SoC系统1000包括应用处理器1001和DRAM 1060。
应用处理器1001可包括中央处理单元1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
中央处理单元1010可执行用于驱动SoC系统1000所需的计算。在本发明构思的一些实施例中，中央处理单元1010可通过包括多个核的多核环境来构造。
多媒体系统1020可用于在SoC系统1000中执行多种多媒体功能。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、相机系统、后处理器等。
总线1030可用于执行中央处理单元1010、多媒体系统1020、存储器系统1040和外围电路1050的相互数据通信。在本发明构思的一些实施例中，总线1030可具有多层结构。具体地说，作为总线1030的示例，可使用多层AHB(多层先进高性能总线)或者多层AXI(多层先进可扩展接口)，但是本公开不限于此。
存储器系统1040可提供其中应用处理器1001连接至外部存储器(例如，DRAM 1060)以执行高速操作的环境。在本发明构思的一些实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM 1060)的另一控制器(例如，DRAM控制器)。
外围电路1050可提供其中将SoC系统1000连接至外部装置(例如，主板)的环境。因此，外围电路1050可设有使得连接至SoC系统1000的外部装置被兼容的各种接口。
DRAM 1060可用作操作应用处理器1001所需的操作存储器。在本发明构思的一些实施例中，如图所示，DRAM 1060可布置在应用处理器1001以外。具体地说，DRAM 1060可按照PoP(层叠封装)的形式与应用处理器1001封装在一起。
SoC系统1000的各组件中的至少一个可包括根据本发明构思的上述实施例的半导体器件中的至少一个。
图32是包括根据本发明构思的实施例的半导体器件的电子系统的框图。
参照图32，根据本发明构思的一些实施例的电子系统1100可包括控制器1110、输入/输出装置(I/O)1120、存储器装置1130、接口1140和总线1150。控制器1110、输入/输出装置1120、存储器装置1130和/或接口1140可通过总线1150耦接在一起。总线1150对应于数据通过其移动的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和能够执行与这些元件的功能相似的功能的逻辑元件中的至少一个。输入/输出装置1120可包括键区、键盘、显示装置等。存储器装置1130可存储数据和/或指令字。接口1140可执行将数据传输至通信网络或从通信网络接收数据的功能。接口1140可为有线形式或无线形式的。例如，接口1140可包括天线或有线和无线收发器。
电子系统1100还可包括作为用于改进控制器1110的操作的操作存储器的高速DRAM和/或SDRAM。
根据本发明构思的上述实施例的半导体器件可设置在存储器装置1130内，或者可设为控制器1110、输入/输出装置(I/O)1120等的一部分。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或可在无线环境下发送和/或接收信息的任何其它电子产品。
图33至图35是可应用根据本发明构思的实施例的半导体器件的示例性半导体系统。
图33是示出平板PC 1200的图，图34是示出笔记本计算机1300的图，而图35是示出智能电话1400的图。可在平板PC 1200、笔记本计算机1300、智能电话1400等中使用根据本发明构思的上述实施例的半导体器件。
此外，本领域技术人员应该清楚，根据本发明构思的上述实施例的半导体器件也可应用于未示出的其它集成电路装置。
也就是说，虽然上面仅描述了平板PC1200、笔记本计算机1300和智能电话1400作为根据该实施例的半导体系统的示例，但是根据该实施例的半导体系统的示例不限于此。
在本发明构思的一些实施例中，可在计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器等中实现所述半导体系统。
本领域技术人员应该理解，在基本不脱离本发明构思的原理的情况下，可对所述实施例作出许多改变和修改。因此，本发明构思的公开的实施例仅按照一般和描述性含义使用而非针对限制的目的使用。

Claims (19)

1.一种半导体器件，包括：
第一栅极间隔件，其在衬底上限定第一沟槽，并且包括上部和下部；
第二栅极间隔件，其在衬底上限定第二沟槽，并且包括上部和下部，所述第二沟槽的宽度大于所述第一沟槽的宽度；
第一栅极绝缘膜，其沿着所述第一沟槽的侧壁和底表面延伸，并且不与所述第一栅极间隔件的上部接触；
第二栅极绝缘膜，其沿着所述第二沟槽的侧壁和底表面延伸，并且不与所述第二栅极间隔件的上部接触，从所述第二沟槽的底表面至所述第二栅极绝缘膜的最上面的部分的高度与从所述第一沟槽的底表面至所述第一栅极绝缘膜的最上面的部分的高度不同；
第一栅电极，其包括所述第一栅极绝缘膜上的第一下导电膜和第一上导电膜，并且填充所述第一沟槽的至少一部分；以及
第二栅电极，其包括所述第二栅极绝缘膜上的第二下导电膜和第二上导电膜，并且填充所述第二沟槽的至少一部分。
2.根据权利要求1所述的半导体器件，其中，所述第一下导电膜包含与所述第二下导电膜的材料相同的材料，并且所述第一上导电膜包含与所述第二上导电膜的材料相同的材料。
3.根据权利要求1所述的半导体器件，其中，所述第一下导电膜沿着所述第一沟槽的侧壁和底表面延伸，并且
所述第一上导电膜在所述第一下导电膜上延伸，并且覆盖所述第一栅极绝缘膜的最上面的部分和所述第一下导电膜的最上面的部分。
4.根据权利要求3所述的半导体器件，其中，所述第一栅电极包括所述第一栅极绝缘膜与所述第一下导电膜之间的功函数调整膜，并且
所述第一下导电膜覆盖所述功函数调整膜的最上面的部分。
5.根据权利要求1所述的半导体器件，其中，所述第二栅电极还包括形成在所述第二上导电膜上的填充导电膜，
所述第二下导电膜沿着所述第二沟槽的侧壁和底表面延伸，并且
所述第二上导电膜在所述第二下导电膜上延伸，并且覆盖所述第二栅极绝缘膜的最上面的部分。
6.根据权利要求5所述的半导体器件，其中，所述第二栅电极包括形成在所述第二栅极绝缘膜与所述第二下导电膜之间的功函数调整膜，并且
从所述第二沟槽的底表面至所述功函数调整膜的最上面的部分的高度实质上等于从所述第二沟槽的底表面至所述第二栅极绝缘膜的最上面的部分的高度。
7.根据权利要求1所述的半导体器件，其中，所述第一栅电极和所述第二栅电极分别填充所述第一沟槽和所述第二沟槽的一部分，并且
所述半导体器件还包括：
第一封盖图案，其填充所述第一沟槽的在所述第一栅电极上的其余部分；以及
第二封盖图案，其填充所述第二沟槽的在所述第二栅电极上的其余部分。
8.一种半导体器件，包括：
鳍式图案，其从场绝缘膜向上突出；
栅极间隔件，其限定与所述场绝缘膜上的所述鳍式图案交叉的沟槽，并且包括上部和下部；
栅极绝缘膜，其沿着所述沟槽的侧壁和底表面延伸，并且不与所述栅极间隔件的上部接触；
下导电膜，其在所述栅极绝缘膜上沿着所述沟槽的侧壁和底表面延伸，并且不与所述栅极间隔件的上部重叠；以及
上导电膜，其位于下导电膜上且位于所述栅极绝缘膜的最上面的部分上。
9.根据权利要求8所述的半导体器件，其中，从所述场绝缘膜的上表面至所述栅极绝缘膜的最上面的部分的高度比从所述场绝缘膜的上表面至所述鳍式图案的最上面的部分的高度更高而比所述栅极间隔件的高度更矮。
10.根据权利要求8所述的半导体器件，其中，所述上导电膜延伸以填充所述沟槽的其余部分。
11.一种半导体器件，包括：
栅极间隔件，其在衬底上限定沟槽的相对的侧壁；
栅极绝缘膜，其沿着所述沟槽的相对的侧壁和在所述沟槽的相对的侧壁之间的表面上保形地延伸，其中，所述栅极间隔件的与所述衬底相对的那些部分与所述栅极绝缘膜不接触；
下导电膜，其在所述栅极绝缘膜上沿着所述沟槽的相对的侧壁延伸以在其中限定凹陷，其中，所述栅极间隔件的与所述衬底相对的那些部分与所述下导电膜不接触；以及
上导电膜，其位于通过所述下导电膜限定的所述凹陷中。
12.根据权利要求11所述的半导体器件，其中，所述上导电膜包括一个或多个导电层，并且其中所述上导电膜的所述一个或多个导电层中的至少一个在所述凹陷以外延伸。
13.根据权利要求12所述的半导体器件，其中，所述上导电膜直接在所述栅极间隔件的与所述栅极绝缘膜和所述下导电膜不接触的与所述衬底相对的那些部分上延伸。
14.根据权利要求11所述的半导体器件，其中所述栅极间隔件的与所述栅极绝缘膜和所述下导电膜不接触的与所述衬底相对的那些部分还与所述上导电膜不接触，并且所述半导体器件还包括：
绝缘封盖图案，其位于所述上导电膜上，并且直接位于所述栅极间隔件的与所述栅极绝缘膜、所述下导电膜和所述上导电膜不接触的那些部分上。
15.根据权利要求11所述的半导体器件，其中，所述栅极绝缘膜和所述下导电膜之一沿着所述栅极间隔件以远离所述衬底的方式延伸，并且延伸至超出所述栅极绝缘膜和所述下导电膜中的另一个。
16.根据权利要求15所述的半导体器件，其中，所述栅极绝缘膜包括高k介电层，并且所述半导体器件还包括：
功函数调整膜，其包括导电层，该导电层被构造为影响所述半导体器件的阈电压，所述功函数调整膜沿着所述沟槽的侧壁以及在所述栅极绝缘膜与所述下导电膜之间延伸，其中所述栅极间隔件的与所述衬底相对的那些部分还与所述功函数调整膜不接触。
17.根据权利要求16所述的半导体器件，其中，所述栅极绝缘膜和所述下导电膜中的至少一个沿着所述栅极间隔件以远离所述衬底的方式延伸，并且延伸至超出所述功函数调整膜。
18.根据权利要求16所述的半导体器件，其中，所述栅极间隔件、所述栅极绝缘膜、所述下导电膜和所述上导电膜限定第一晶体管栅极结构，并且所述半导体器件还包括：
第二晶体管栅极结构，其在所述衬底上位于所述第一晶体管栅极结构旁边并且通过相对于所述栅极间隔件具有蚀刻选择性的层间绝缘膜与所述第一晶体管栅极结构分离，所述第二晶体管栅极结构包括：
第二栅极间隔件，其在衬底上限定第二沟槽的相对的侧壁；
第二栅极绝缘膜，其沿着所述第二沟槽的相对的侧壁和在所述第二沟槽的相对的侧壁之间的表面上保形地延伸，其中所述第二栅极间隔件的与该衬底相对的那些部分与所述第二栅极绝缘膜不接触；
第二下导电膜，其在所述第二栅极绝缘膜上沿着所述第二沟槽的相对的侧壁延伸以在其中限定第二凹陷，其中所述第二栅极间隔件的与该衬底相对的那些部分与所述第二下导电膜不接触；以及
第二上导电膜，其位于通过所述第二下导电膜限定的所述第二凹陷中，
其中，所述第二晶体管栅极结构的第二沟槽的宽度与所述第一晶体管栅极结构的沟槽的宽度不同。
19.根据权利要求18所述的半导体器件，其中，所述第二晶体管栅极结构的第二栅极绝缘膜以远离该衬底的方式延伸至超出所述第一晶体管栅极结构的栅极绝缘膜，并且其中，所述第二凹陷朝着该衬底延伸至超出所述第一晶体管栅极结构的凹陷。
CN201610147006.0A 2015-03-23 2016-03-15 半导体器件及其制造方法 Active CN105990445B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150039928A KR102271239B1 (ko) 2015-03-23 2015-03-23 반도체 장치 및 이의 제조 방법
KR10-2015-0039928 2015-03-23

Publications (2)

Publication Number Publication Date
CN105990445A true CN105990445A (zh) 2016-10-05
CN105990445B CN105990445B (zh) 2020-11-10

Family

ID=56959098

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610147006.0A Active CN105990445B (zh) 2015-03-23 2016-03-15 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US10128236B2 (zh)
KR (1) KR102271239B1 (zh)
CN (1) CN105990445B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107968054A (zh) * 2016-10-19 2018-04-27 台湾积体电路制造股份有限公司 半导体结构的形成方法
CN108206208A (zh) * 2016-12-16 2018-06-26 三星电子株式会社 半导体器件及其制造方法
CN108735672A (zh) * 2017-04-21 2018-11-02 格芯公司 用于栅极高度控制及无空洞rmg填充的集成方案
CN109285835A (zh) * 2017-07-21 2019-01-29 三星电子株式会社 半导体存储器件及其制造方法
CN109309125A (zh) * 2017-07-27 2019-02-05 台湾积体电路制造股份有限公司 具有栅极堆叠件的集成电路及集成电路的形成方法
CN110459603A (zh) * 2018-05-08 2019-11-15 格芯公司 倒角的替代栅极结构
CN110649020A (zh) * 2018-06-27 2020-01-03 三星电子株式会社 半导体器件

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016126492A1 (en) 2015-02-08 2016-08-11 Hyperloop Technologies, Inc. Deployable decelerator
KR102271239B1 (ko) * 2015-03-23 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
WO2017171843A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Transistor gate trench engineering to decrease capacitance and resistance
KR101807054B1 (ko) 2016-09-05 2017-12-08 현대자동차 주식회사 배기 가스 정화 장치 및 그 탈황 방법
JP6739372B2 (ja) * 2017-02-21 2020-08-12 株式会社東芝 半導体装置
US10283623B2 (en) 2017-07-27 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with gate stacks
US10790142B2 (en) * 2017-11-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Selective capping processes and structures formed thereby
CN110828377B (zh) * 2018-08-08 2022-06-21 联华电子股份有限公司 一种具有不对称功函数金属层的半导体元件
KR102540965B1 (ko) * 2018-10-17 2023-06-07 삼성전자주식회사 반도체 소자
CN112018036A (zh) * 2019-05-30 2020-12-01 台湾积体电路制造股份有限公司 半导体装置结构的制造方法
KR20210128104A (ko) 2020-04-16 2021-10-26 삼성전자주식회사 반도체 장치
KR20230019545A (ko) * 2021-08-02 2023-02-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102237399A (zh) * 2010-04-22 2011-11-09 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN102856255A (zh) * 2011-06-27 2013-01-02 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
US20130178021A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation Integrated circuit with a thin body field effect transistor and capacitor
US20140008720A1 (en) * 2012-07-05 2014-01-09 International Business Machines Corporation Integrated circuit and method for fabricating the same having a replacement gate structure
US20140070320A1 (en) * 2012-09-07 2014-03-13 Srijit Mukherjee Integrated circuits with selective gate electrode recess
CN103779413A (zh) * 2012-10-19 2014-05-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN103915387A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的形成方法
CN104347426A (zh) * 2013-08-06 2015-02-11 格罗方德半导体公司 形成用于晶体管的替换闸极结构的方法及其造成的装置
CN105280486A (zh) * 2014-07-23 2016-01-27 联华电子股份有限公司 金属栅极结构的制作方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287751B2 (en) 1998-05-12 2001-09-11 United Microelectronics Corp. Method of fabricating contact window
KR100295061B1 (ko) 1999-03-29 2001-07-12 윤종용 챔퍼가 형성된 실리사이드층을 갖춘 반도체소자 및 그 제조방법
US7998832B2 (en) 2008-08-27 2011-08-16 Advanced Micro Devices, Inc. Semiconductor device with isolation trench liner, and related fabrication methods
US8084346B1 (en) 2010-10-20 2011-12-27 International Business Machines Corporation Replacement metal gate method
US20120244693A1 (en) 2011-03-22 2012-09-27 Tokyo Electron Limited Method for patterning a full metal gate structure
EP2766920B1 (en) 2011-10-10 2020-12-02 Brewer Science, Inc. Spin-on carbon compositions for lithographic processing
US8735991B2 (en) 2011-12-01 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. High gate density devices and methods
CN102651401B (zh) 2011-12-31 2015-03-18 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制造方法和显示器件
US20130224944A1 (en) 2012-02-27 2013-08-29 Globalfoundries Inc. Methods for fabricating integrated circuits using tailored chamfered gate liner profiles
US8551877B2 (en) 2012-03-07 2013-10-08 Tokyo Electron Limited Sidewall and chamfer protection during hard mask removal for interconnect patterning
US8507979B1 (en) 2012-07-31 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit with metal gate
US8916472B2 (en) 2012-07-31 2014-12-23 Globalfoundries Inc. Interconnect formation using a sidewall mask layer
US9496143B2 (en) 2012-11-06 2016-11-15 Globalfoundries Inc. Metal gate structure for midgap semiconductor device and method of making same
US9202691B2 (en) * 2013-01-18 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having modified profile metal gate
KR20140094335A (ko) 2013-01-22 2014-07-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6081228B2 (ja) 2013-02-28 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101840373B1 (ko) 2013-03-05 2018-03-20 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US9147680B2 (en) * 2013-07-17 2015-09-29 GlobalFoundries, Inc. Integrated circuits having replacement metal gates with improved threshold voltage performance and methods for fabricating the same
US20150076624A1 (en) * 2013-09-19 2015-03-19 GlobalFoundries, Inc. Integrated circuits having smooth metal gates and methods for fabricating same
US9231080B2 (en) * 2014-03-24 2016-01-05 International Business Machines Corporation Replacement metal gate
US10176996B2 (en) * 2014-08-06 2019-01-08 Globalfoundries Inc. Replacement metal gate and fabrication process with reduced lithography steps
TWI653762B (zh) * 2014-10-08 2019-03-11 聯華電子股份有限公司 具有金屬閘極之半導體元件之製作方法
US9305923B1 (en) * 2014-12-02 2016-04-05 International Business Machines Corporation Low resistance replacement metal gate structure
KR102271239B1 (ko) * 2015-03-23 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9583584B2 (en) * 2015-07-10 2017-02-28 GlobalFoundries, Inc. Methods for producing integrated circuits using long and short regions and integrated circuits produced from such methods

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102237399A (zh) * 2010-04-22 2011-11-09 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN102856255A (zh) * 2011-06-27 2013-01-02 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
US20130178021A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation Integrated circuit with a thin body field effect transistor and capacitor
US20140008720A1 (en) * 2012-07-05 2014-01-09 International Business Machines Corporation Integrated circuit and method for fabricating the same having a replacement gate structure
US20140070320A1 (en) * 2012-09-07 2014-03-13 Srijit Mukherjee Integrated circuits with selective gate electrode recess
CN103779413A (zh) * 2012-10-19 2014-05-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN103915387A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的形成方法
CN104347426A (zh) * 2013-08-06 2015-02-11 格罗方德半导体公司 形成用于晶体管的替换闸极结构的方法及其造成的装置
CN105280486A (zh) * 2014-07-23 2016-01-27 联华电子股份有限公司 金属栅极结构的制作方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI760330B (zh) * 2016-10-19 2022-04-11 台灣積體電路製造股份有限公司 半導體結構與其形成方法
CN107968054A (zh) * 2016-10-19 2018-04-27 台湾积体电路制造股份有限公司 半导体结构的形成方法
US11437484B2 (en) 2016-10-19 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method of forming the same
CN108206208A (zh) * 2016-12-16 2018-06-26 三星电子株式会社 半导体器件及其制造方法
CN108206208B (zh) * 2016-12-16 2023-09-12 三星电子株式会社 半导体器件及其制造方法
CN108735672A (zh) * 2017-04-21 2018-11-02 格芯公司 用于栅极高度控制及无空洞rmg填充的集成方案
CN108735672B (zh) * 2017-04-21 2023-07-14 格芯(美国)集成电路科技有限公司 用于栅极高度控制及无空洞rmg填充的集成方案
CN109285835A (zh) * 2017-07-21 2019-01-29 三星电子株式会社 半导体存储器件及其制造方法
CN109285835B (zh) * 2017-07-21 2023-08-18 三星电子株式会社 半导体存储器件及其制造方法
CN109309125B (zh) * 2017-07-27 2022-03-08 台湾积体电路制造股份有限公司 具有栅极堆叠件的集成电路及集成电路的形成方法
CN109309125A (zh) * 2017-07-27 2019-02-05 台湾积体电路制造股份有限公司 具有栅极堆叠件的集成电路及集成电路的形成方法
CN110459603A (zh) * 2018-05-08 2019-11-15 格芯公司 倒角的替代栅极结构
CN110649020A (zh) * 2018-06-27 2020-01-03 三星电子株式会社 半导体器件
CN110649020B (zh) * 2018-06-27 2024-05-03 三星电子株式会社 半导体器件

Also Published As

Publication number Publication date
US10128236B2 (en) 2018-11-13
KR20160113807A (ko) 2016-10-04
CN105990445B (zh) 2020-11-10
US20190043860A1 (en) 2019-02-07
KR102271239B1 (ko) 2021-06-29
US10734380B2 (en) 2020-08-04
US20160284699A1 (en) 2016-09-29

Similar Documents

Publication Publication Date Title
CN105990445A (zh) 半导体器件及其制造方法
US10522616B2 (en) Semiconductor device
US9911851B2 (en) Integrated circuit devices having air-gap spacers above gate electrodes
TWI750117B (zh) 半導體元件
US8916936B2 (en) Transistor structure of a semiconductor device
US9721950B2 (en) Semiconductor device
US10622256B2 (en) Method of manufacturing semiconductor device using multiple patterning techniques
TWI621267B (zh) 半導體裝置
KR20190024600A (ko) 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
US20230317860A1 (en) Semiconductor device
KR20150000546A (ko) 반도체 소자 및 이의 제조 방법
KR20210098559A (ko) 도핑된 하위 핀 영역을 가진 오메가 핀을 갖는 비 평면 반도체 디바이스 및 이것을 제조하는 방법
TW202101733A (zh) 具有閘極或接點插塞之自對準閘極端蓋（ｓａｇｅ）架構
US9941283B2 (en) Semiconductor device having fin-type pattern
CN107393917A (zh) 集成电路器件
US10062786B2 (en) Semiconductor device and method for fabricating the same
CN107039432A (zh) 半导体器件
KR102392991B1 (ko) 반도체 장치 및 이의 제조 방법
KR20160112105A (ko) STI(Shallow Trench Isolation) 라이너를 포함하는 반도체 장치
CN106653851A (zh) 半导体装置
CN108511524A (zh) 半导体器件及用于制造其的方法
KR102174144B1 (ko) 반도체 장치 및 그 제조 방법
US20160379976A1 (en) Semiconductor device and method for fabricating the same
CN106252412A (zh) 半导体器件及其制造方法
CN106158968A (zh) 半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant