CN103915387A - Cmos晶体管的形成方法 - Google Patents
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Abstract
一种CMOS晶体管的形成方法，所述CMOS晶体管的形成方法包括：提供半导体衬底；在所述半导体衬底表面形成第一开口和第二开口；同时形成覆盖所述第一开口和第二开口内壁的PMOS功函数层；去除覆盖所述第一开口上部分侧壁PMOS功函数层，并且去除所述第二开口内的PMOS功函数层；在所述第一开口内形成覆盖所述PMOS功函数层和第一开口上部分侧壁的NMOS功函数层，形成覆盖第二开口内壁的NMOS功函数层；在所述第一开口和第二开口内形成金属栅极，所述金属栅极位于NMOS功函数层表面并且所述金属栅极具有拉伸应力。所述CMOS晶体管的形成方法能够在调整晶体管的功函数的同时，调节晶体管受到的应力作用。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种CMOS晶体管的形成方法。
背景技术
随着半导体技术的不断发展，多晶硅栅电极将被金属栅电极替代。金属栅电极与多晶硅栅电极相比，具有栅电阻较低、消除多晶硅耗尽效应，并且与高K栅介质材料具有良好的兼容性。
为了满足高性能器件的需要，金属栅还应该具有栅极功函数调节能力。在金属栅电极和栅介质层之间会形成单层或者多层的功函数层，用来调节NMOS晶体管或者PMOS晶体管的阈值电压。
晶体管中载流子的迁移率会随着晶体管的特征尺寸的不断缩小而不断下降，导致器件饱和电流变小，进而影响器件的性能。为了提高晶体管载流子的迁移率，通常在晶体管的沟道区域引入应力作用，从而提高晶体管的载流子迁移率。
NMOS晶体管和PMOS晶体管，对于栅极功函数的大小和应力作用的类型分别具有不同的要求，需要对晶体管的栅极功函数和受到的应力类型分别作出调整，工艺步骤比较复杂。
更多关于高K金属栅晶体管的形成方法，可以参考公开号为US2010052070A1的美国专利文件。
发明内容
本发明解决的问题是提供一种CMOS晶体管的形成方法，所述CMOS晶体管的形成方法可以同时调整CMOS晶体管的栅极功函数和沟道区域受到的应力作用，简化工艺步骤，降低工艺成本。
为解决上述问题，本发明提出了一种CMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括：NMOS区域和PMOS区域、位于所述NMOS区域和PMOS区域之间的隔离结构、位于所述NMOS区域表面的第一伪栅极、位于PMOS区域表面的第二伪栅极；在所述半导体衬底表面形成第一介质层，所述第一介质层的表面与所述第一伪栅极和第二伪栅极的表面齐平；去除所述第一伪栅极和第二伪栅极，分别形成第一开口和第二开口；同时形成覆盖所述第一开口和第二开口的PMOS功函数层；去除覆盖所述第一开口上部分侧壁的PMOS功函数层，并且去除所述第二开口内的PMOS功函数层；在所述第一开口内形成覆盖所述PMOS功函数层和第一开口侧壁的NMOS功函数层，在所述第二开口内形成NMOS功函数层；在所述第一开口和第二开口内形成金属栅极，所述金属栅极位于NMOS功函数层表面并且所述金属栅极具有拉伸应力。
可选的，同时形成位于所述第一开口和第二开口内壁表面的通用功函数层之后，再形成PMOS功函数层；然后去除覆盖所述第一开口上部分侧壁的部分通用功函数层和PMOS功函数层，并且去除所述第二开口内的PMOS功函数层。
可选的，去除覆盖所述第一开口上部分侧壁的部分通用功函数层和PMOS功函数层，并且去除所述第二开口内的PMOS功函数层的方法包括：在所述第一开口内形成第一硬掩膜层，在第二开口内形成第二硬掩膜层，所述第一硬掩膜层和第二硬掩膜层填充满所述第一开口和第二开口；在NMOS区域表面形成第一阻挡层，然后刻蚀所述第一硬掩膜层，形成第三硬掩膜层，所述第三硬掩膜层的高度低于第一开口的深度；去除第一阻挡层后，去除第一开口两侧以及第一介质层表面的部分PMOS功函数层和部分通用功函数层，使第一开口内的PMOS功函数层和通用功函数层与第三硬掩膜层齐平；在PMOS区域表面形成第二阻挡层，所述第二阻挡层填充满第一开口，然后去除第二硬掩膜层；去除第二阻挡层，去除第二开口内的PMOS功函数层。
可选的，然后刻蚀所述第一硬掩膜层，形成的第三硬掩膜层的高度为第一开口深度的50%~70%。
可选的，形成位于所述通用功函数层表面的PMOS功函数层之后，对所述PMOS功函数层进行离子注入，使所述PMOS功函数层具有压缩应力。
可选的，在形成所述通用功函数层和PMOS功函数层之前，先形成覆盖所述第一开口和第二开口内壁的栅介质层。
可选的，所述栅介质层的材料为HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3和ZrO2中的一种或几种。
可选的，所述第一伪栅极包括伪栅介质层和位于伪栅介质层表面的伪栅电极，所述第二伪栅极包括伪栅介质层和位于伪栅介质层表面的伪栅电极。
可选的，所述通用功函数层为TiN层和TaAl层的堆叠结构，所述TaAl层位于所述TiN层表面。
可选的，所述TiN层具有压缩应力。
可选的，所述PMOS功函数层的材料为TiN。
可选的，所述PMOS功函数层具有压缩应力。
可选的，所述NMOS功函数层的材料为TiC。
可选的，所述NMOS功函数层具有拉伸应力。
可选的，所述第一硬掩膜层的材料为无定形碳、氮化硅、氮氧化硅或氧化硅，所述第二硬掩膜层的材料为无定形碳、氮化硅、氮氧化硅或氧化硅。
可选的，形成所述第一硬掩膜层的工艺为远程等离子体辅助原子层沉积工艺或热原子层沉积工艺，形成所述第二硬掩膜层的工艺为远程等离子体辅助原子层沉积工艺或热原子层沉积工艺。
可选的，第一阻挡层和第二阻挡层的材料为光刻胶。
可选的，还包括：在所述NMOS功函数层上形成阻挡层之后，再形成所述金属栅极。
可选的，所述阻挡层的材料为TiN层。
可选的，所述金属栅极的材料为Ti、TiW、TiN或W。
可选的，所述金属栅极具有拉伸应力。
与现有技术相比，本发明具有以下优点：
本发明的技术方案，在去除半导体衬底表面的第一伪栅和第二伪栅之后，形成PMOS区域表面的第一开口和NMOS区域表面的第二开口，并且在所述第一开口和第二开口内同时形成PMOS功函数层，然后去除覆盖所述第一开口上部分侧壁的PMOS功函数层，以及去除所述第二开口内的PMOS功函数层，再在所述第一开口和第二开口内形成NMOS功函数层。在PMOS区域形成有PMOS功函数层和NMOS功函数层，在NMOS区域形成有NMOS功函数层。可以同时调节所述PMOS功函数层和NMOS功函数层的功函数数值，使PMOS区域的功函数满足PMOS晶体管的要求，使NMOS区域的功函数满足NMOS晶体管的要求。并且，由于PMOS区域比NMOS区域多一层PMOS功函数层，所以PMOS晶体管的金属栅极与沟道区域的距离大于NMOS的金属栅极与沟道区域的距离。所述金属栅极具有压缩应力，所以NMOS晶体管的沟道区域受到的压缩应力大于PMOS晶体管的沟道区域受到的拉伸应力，从而能够有效提高在NMOS区域形成的NMOS晶体管的载流子迁移率。本发明的技术方案，在调整不同晶体管的功函数的同时，还同时调整了不同晶体管的沟道区域受到的应力大小，简化了工艺步骤。
进一步的，本发明的技术方案中，所述PMOS功函数层具有压缩应力，可以给PMOS晶体管的沟道区域提供压缩应力，提高PMOS晶体管的载流子迁移率。
进一步的，本发明的技术方案中，所述NMOS功函数层具有拉伸应力，可以给NMOS晶体管的沟道区域提供拉伸应力，提高NMOS晶体管的载流子的迁移率。
附图说明
图1至图14是本发明的实施例中CMOS晶体管的形成过程的剖面示意图。
具体实施方式
如背景技术中所述，现有技术需要对晶体管的栅极功函数和受到的应力类型分别作出调整，工艺步骤比较复杂。
本发明的技术方案，在同时形成NMOS晶体管和PMOS晶体管的同时，调整所述NMOS晶体管和PMOS晶体管的栅极功函数，并且使其分别受到应力作用，提高CMOS晶体管的性能，简化了工艺步骤。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施例的限制。
请参考图1，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件，选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。
所述半导体衬底100包括：NMOS区域和PMOS区域，所述NMOS区域用于在其内形成NMOS晶体管，所述PMOS区域用于在其内形成PMOS晶体管，所述NMOS晶体管和PMOS晶体管可以为平面MOS晶体管也可以是鳍式场效应晶体管（Fin FET）。
所述NMOS区域和PMOS区域之间具有隔离结构101，在本实施例中，所述隔离结构101为浅沟槽隔离结构（STI），以隔离所述半导体衬底200内的有源区域，所述浅沟槽隔离结构的材料为氧化硅。
所述PMOS区域和NMOS区域表面分别具有第一伪栅极201和第二伪栅极202，以及位于所述伪栅极两侧的侧墙203，位于所述第一伪栅极201和第二伪栅极202两侧的半导体衬底100内的源/漏区（未示出），半导体衬底100表面还具有覆盖所述侧墙203和源/漏区的第一介质层300，所述第一介质层300的表面与所述第一伪栅极201和第二伪栅极202的表面齐平。所述NMOS区域和PMOS区域之间通过隔离结构101隔离。
本实施例中，所述第一伪栅极201和第二伪栅极202包括位于半导体衬底表面的伪栅介质层和位于伪栅介质层表面的伪栅电极。
在本发明的其他实施例中，所述第一伪栅极201和第二伪栅极202与半导体衬底之间还具有栅介质层。所述栅介质层的材料为高K介质材料，包括：HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3、ZrO2中的一种或几种。
请参考图2，去除所述第一伪栅极201（请参考图1）和第二伪栅极202（请参考图1），形成第一开口301和第二开口302。
去除所述第一伪栅极201和第二伪栅极202之后，暴露出半导体衬底100的部分表面，在PMOS区域上方形成第一开口301，在NMOS区域上方形成第二开口302，去除所述第一伪栅极201和第二伪栅极202的方法为湿法刻蚀。
在本发明的其他实施例中，当所述第一伪栅极201与半导体衬底100之间、第二伪栅极202与半导体衬底100之间还具有栅介质层时，去除所述多晶硅伪栅，暴露出栅介质层的表面。
请参考图3，在所述第一开口301和第二开口302内壁以及第一介质层300表面形成栅介质材料层401。
所述栅介质材料层401的材料为高K介质材料，包括：HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3、ZrO2中的一种或几种，形成所述栅介质材料层401的工艺为原子层沉积工艺。
在本发明的其他实施例中，所述第一伪栅极201和第二伪栅极202与半导体衬底100之间还具有栅介质层，所以，去除所述第一伪栅极201和第二伪栅极202之后，半导体衬底100表面还具有栅介质层，所述不需要再形成所述栅介质材料层401。
请参考图4，形成覆盖所述栅介质材料层401的通用功函数层402和覆盖所述通用功函数层402的PMOS功函数层403。
所述通用功函数层402为TiN层412和TaAl层422的堆叠结构，所述TaAl层422位于所述TiN层412表面。具体的形成方法为，采用原子层沉积工艺，现在所述栅介质材料层表面形成TiN层412，调整所述原子层沉积工艺的工艺参数可以使所述TiN层412可以具有压缩应力或者不具有应力。然后，采用原子层沉积工艺，在所述TiN层表面形成TaAl层422。所述堆叠结构的通用功函数层用于调节后续形成的PMOS晶体管和NMOS晶体管的栅极功函数，并且防止所述栅介质层中的离子向外扩散。
所述PMOS功函数层403的材料为TiN。本实施例中，通过调整沉积工艺的参数使所述PMOS功函数层403具有压缩应力，所述压缩应力能够提高形成的PMOS晶体管的沟道区域内空穴的迁移率，从而提高PMOS晶体管的性能。
在本发明的其他实施例中，也可以采用化学气相沉积工艺形成不具有应力的PMOS功函数层403，然后再对所述PMOS功函数层403进行等离子体注入，使所述PMOS功函数层具有压缩应力。所述PMOS功函数层403用于调节PMOS晶体管的栅极功函数，在所述PMOS功函数层具有压缩应力，可以提高PMOS晶体管沟道区域的载流子迁移率。
在本发明的其他实施例中，也可以不形成所述通用功函数层402。
请参考图5，在所述第一开口301（请参考图4）内形成第一硬掩膜层404，在所述第二开口302（请参考图4）内形成第二硬掩膜层405，所述第一硬掩膜层404和第二硬掩膜层405填充满所述第一开口301（请参考图4）和第二开口302（请参考图4），与PMOS功函数层403的表面齐平。
具体的，所述第一硬掩膜层404和第二硬掩膜层405的材料为无定形碳、氮化硅、氮氧化硅或氧化硅。所述第一硬掩膜层404和第二硬掩膜层405的形成方法为：采用远程等离子体辅助原子层沉积工艺或热原子层沉积工艺，将硬掩膜层材料填充满所述第一开口301（请参考图4）和第二开口302（请参考图4）之后，利用化学机械研磨工艺，以所述PMOS功函数层403为研磨终止层，去除所述PMOS功函数层表面的硬掩膜层材料，形成第一硬掩膜层404和第二硬掩膜层405，并且所述第一硬掩膜层404和第二硬掩膜层405的表面与PMOS功函数层403的表面齐平。
请参考图6，在NMOS区域表面形成第一阻挡层501，所述第一阻挡层501覆盖NMOS区域表面的PMOS功函数层403和第一硬掩膜层404。
具体的，所述第一阻挡层501的材料为光刻胶、氧化硅、氮化硅等。形成所述第一阻挡层501的方法为：首先形成覆盖所述NMOS区域和PMOS区域的第一阻挡材料层，然后将所述第一阻挡材料层图形化，暴露出所述PMOS区域的第一硬掩膜层404和PMOS功函数层403的表面。图形化所述第一阻挡材料层图形化的工艺为灰化、湿法刻蚀或干法刻蚀。
请参考图7，刻蚀部分厚度的所述第一硬掩膜层404（请参考图6），形成第三硬掩膜406和第三开口303。
具体的，刻蚀所述第一硬掩膜层404（请参考图6）的方法为湿法刻蚀，形成的第三掩膜层406的高度为第一开口301（请参考图4）深度的50%~70%。
请参考图8，去除第一阻挡层501（请参考图7）之后，去除部分PMOS功函数层403和通用功函数层402，使PMOS区域剩余的PMOS功函数层403和通用功函数层402与第三开口303内的硬掩膜层404齐平。
本发明的实施例中，首先采用湿法刻蚀的方法去除第一阻挡层501、然后利用湿法刻蚀工艺，采用不同的刻蚀溶液，依次分别刻蚀PMOS功函数层403和部分通用功函数层402中的TaAl层422。由于第三硬掩膜层303和第二硬掩膜层405的保护，使得第三硬掩膜层303两侧的PMOS功函数层403和TaAl层422的表面与第三硬掩膜层406的表面齐平；第二硬掩膜层405两侧的PMOS功函数层403和TaAl层422的表面与第三硬掩膜层406的表面齐平。使的后续在PMOS区域形成的NMOS功函数和金属栅极与沟道区域之间的距离大于NMOS区域形成的NMOS功函数和金属栅极与沟道区域之间的距离。
在本发明的其他实施例中，还可以继续采用湿法刻蚀的工艺，去除未被第三硬掩膜层406和第二硬掩膜层405覆盖的TiN层412。
请参考图9，在PMOS区域表面形成第二阻挡层502，所述第二阻挡层502填充满所述第三开口303（请参考图8）以及PMOS区域的TiN层412。
具体的，所述第二阻挡层502的材料为光刻胶、氧化硅、氮化硅等。形成所述第二阻挡层502的方法为：首先形成覆盖所述NMOS区域和PMOS区域的第二阻挡材料层（未示出），然后将所述第二阻挡材料层图形化，暴露出所述NMOS区域的第二硬掩膜层405和TiN层412。图形化所述第二阻挡材料层的工艺可以是灰化、湿法刻蚀或干法刻蚀。
请参考图10，去除第二硬掩膜层405（请参考图9）。
具体的，去除所述第二开口302内的第二硬掩膜层405的方法为湿法刻蚀，去除所述第二开口302内的第二硬掩膜层405之后，暴露出第二开口302内壁表面的PMOS功函数层403。
请参考图11，去除第二阻挡层502（请参考图10）。
具体的，本实施例中，去除所述第二阻挡层502（请参考图10）的方法为湿法刻蚀。
请参考图12，去除栅介质层401表面以及第三开口两侧的TiN层412和第二开口302内壁表面的PMOS功函数层403。
具体的，去除所述TiN层412和第二开口302内壁表面的PMOS功函数层403的方法为湿法刻蚀。由于本实施例中，所述PMOS功函数层403的材料也为TiN，所以可以采用湿法刻蚀工艺同时去除所述TiN层412和第二开口302内壁表面的PMOS功函数层403（请参考图11），可以节约工艺步骤。
由于本实施例中形成的PMOS功函数层403具有压缩应力，会降低在NMOS区域形成的NMOS晶体管的沟道区域内电子的迁移率，所述去除所述NMOS区域的PMOS功函数层，可以使后续形成的NMOS晶体管的性能不受到影响。
请参考图13，去除第三开口303下方的第三硬掩膜层406（请参考图12），在所述PMOS区域表面和NMOS区域表面形成覆盖所述栅介质材料层401、通用功函数层402和PMOS功函数层403的NMOS功函数层410。
具体的，本实施例中，所述NMOS功函数层410的材料为TiC。所述NMOS功函数层采用化学气相沉积或原子层沉积工艺形成，通过调整所述NMOS功函数层410的形成工艺的参数，使NMOS功函数层410可以不具有应力，也可以具有拉伸应力。如果所述NMOS功函数层具有拉伸应力，可以提高NMOS区域形成的NMOS晶体管的沟道内载流子的迁移率，从而提高NMOS晶体管的性能。且由于所述PMOS区域的第一开口301的底部和侧壁的下半部分被所述PMOS功函数层覆盖，所以所述NMOS功函数层410距离PMOS晶体管的沟道区域较远，对所述PMOS晶体管的沟道区域影响较小。
请参考图14，在所述第一开口301（请参考图13）内形成第一金属栅极601，在第二开口302（请参考图13）内形成第二金属栅极602。
所述第一金属栅极601和第二金属栅极602的材料包括Ti、TiW或TiN等。所述第一金属栅极601和第二金属栅极602的形成方法可以是采用化学气相沉积或溅射工艺。
本实施例中，所述第一金属栅极601和第二金属栅极602的材料为金属钨，通过控制所述金属栅极的形成工艺的参数，可以使所述第一金属栅极601和第二金属栅极602具有拉伸应力。具体的，形成所述第一金属栅极601和第二金属栅极602的方法为：在所述NMOS金属层表面沉积金属钨，填充满所述第一开口301（请参考图13）和第二开口（请参考图13），再通过化学机械研磨工艺，使所述第一金属栅极601和第二金属栅极602的表面与NMOS功函数层410的表面齐平。
所述第一金属栅极601和第二金属栅极602具有拉伸应力，可以在NMOS晶体管的沟道区域引入拉伸应力，提高载流子迁移率。另外，由于在PMOS区域的第一开口301内具有PMOS功函数层403，使第一金属栅极601与其下方的沟道区域的距离大于第二金属栅极602与其下方的沟道区域之间的距离，并且所述第一金属栅极601的下部分宽度小于第二金属栅极602的下部分宽度，所以，第一金属栅极601对PMOS区域的沟道区域的应力作用小于第二金属栅极602对NMOS区域内的沟道区域的应力作用。
综上，在NMOS区域内的NMOS功函数和第二金属栅极602对NMOS晶体管的沟道区域产生拉伸应力，能够有效提高所述NMOS晶体管的沟道区域内电子的迁移率，提高所述NMOS晶体管的性能。而在PMOS区域内具有拉伸应力的NMOS功函数层410和第一金属栅极601的拉伸应力对所述PMOS晶体管的影响均小于PMOS区域内NMOS功函数层410和第二金属层602对NMOS晶体管的沟道区域的影响，而且在所述PMOS区域内还形成有具有压缩应力的PMOS功函数层，所以，在调整PMOS区域栅极功函数的同时，还可以使PMOS区域内的第一金属栅极601、NMOS功函数层410、PMOS功函数层403、通用功函数层402整体对PMOS晶体管的下方形成压缩应力，从而提高NMOS晶体管的沟道区域内空穴的迁移率，提高PMOS晶体管的性能。
在本发明的其他实施例中，在形成所述第一金属栅极601和第二金属栅极602之前，还可以先形成覆盖所述NMOS功函数层410的阻挡层（未示出），然后再形成所述第一金属栅极601和第二金属栅极602。所述阻挡层的材料为TiN，所述阻挡层的形成方法可以是化学气相沉积或者原子层沉积工艺。所述阻挡层可以阻止金属栅极中的原子向下扩散进入NMOS功函数层、PMOS功函数层和通用功函数层中，影响上述功函数层的功函数大小。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (20)
1.一种CMOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括：NMOS区域和PMOS区域、位于所述NMOS区域和PMOS区域之间的隔离结构、位于所述NMOS区域表面的第一伪栅极、位于PMOS区域表面的第二伪栅极、位于所述第一伪栅极和第二伪栅极两侧的半导体衬底内的源/漏区；
在所述半导体衬底表面形成第一介质层，所述第一介质层的表面与所述第一伪栅极和第二伪栅极的表面齐平；
去除所述第一伪栅极和第二伪栅极，分别形成第一开口和第二开口；
同时形成覆盖所述第一开口和第二开口内壁的PMOS功函数层；
去除覆盖所述第一开口上部分侧壁PMOS功函数层，并且去除所述第二开口内的PMOS功函数层；
在所述第一开口内形成覆盖所述PMOS功函数层和第一开口上部分侧壁的NMOS功函数层，在所述第二开口内形成覆盖第二开口内壁的NMOS功函数层；
在所述第一开口和第二开口内形成金属栅极，所述金属栅极位于NMOS功函数层表面并且所述金属栅极具有拉伸应力。
2.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括：同时形成位于所述第一开口和第二开口内壁表面的通用功函数层之后，再形成PMOS功函数层；然后去除覆盖所述第一开口上部分侧壁的部分通用功函数层和PMOS功函数层，并且去除所述第二开口内的PMOS功函数层。
3.根据权利要求2所述的CMOS晶体管的形成方法，其特征在于，去除覆盖所述第一开口上部分侧壁的部分通用功函数层和PMOS功函数层，并且去除所述第二开口内的PMOS功函数层的方法包括：
在所述第一开口内形成第一硬掩膜层，在第二开口内形成第二硬掩膜层，所述第一硬掩膜层和第二硬掩膜层填充满第一开口和第二开口；
在NMOS区域表面形成第一阻挡层，然后刻蚀所述第一硬掩膜层，形成第三硬掩膜层，所述第三硬掩膜层的高度小于第一开口的深度；
去除第一阻挡层，然后去除第一开口两侧以及第一介质层表面的部分PMOS功函数层和部分通用功函数层，使第一开口内的PMOS功函数层和通用功函数层与第三硬掩膜层齐平；
在PMOS区域表面形成第二阻挡层，所述第二阻挡层填充满第一开口，然后去除第二硬掩膜层；
去除第二阻挡层，然后去除第二开口内的PMOS功函数层。
4.根据权利要求3所述的CMOS晶体管的形成方法，其特征在于，所述第三硬掩膜层的高度为第一开口深度的50%~70%。
5.根据权利要求2所述的CMOS晶体管的形成方法，其特征在于，形成位于所述通用功函数层表面的PMOS功函数层之后，对所述PMOS功函数层进行离子注入，使所述PMOS功函数层具有压缩应力。
6.根据权利要求3所述的CMOS晶体管的形成方法，其特征在于，在形成所述通用功函数层和PMOS功函数层之前，先形成覆盖所述第一开口和第二开口内壁的栅介质层。
7.根据权利要求6所述的CMOS晶体管的形成方法，其特征在于，所述栅介质层的材料为HfO2，HfSiO，HfSiON，HfTaO，HfZrO，Al2O3或ZrO2。
8.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一伪栅极包括伪栅介质层和位于伪栅介质层表面的伪栅电极，所述第二伪栅极包括伪栅介质层和位于伪栅介质层表面的伪栅电极。
9.根据权利要求2所述的CMOS晶体管的形成方法，其特征在于，所述通用功函数层为TiN层和TaAl层的堆叠结构，所述TaAl层位于所述TiN层表面。
10.根据权利要求9所述的CMOS晶体管的形成方法，其特征在于，所述TiN层具有压缩应力。
11.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述PMOS功函数层的材料为TiN。
12.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述PMOS功函数层具有压缩应力。
13.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述NMOS功函数层的材料为TiC。
14.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述NMOS功函数层具有拉伸应力。
15.根据权利要求3所述的CMOS晶体管的形成方法，其特征在于，所述第一硬掩膜层的材料为无定形碳、氮化硅、氮氧化硅或氧化硅，所述第二硬掩膜层的材料为无定形碳、氮化硅、氮氧化硅或氧化硅。
16.根据权利要求3所述的CMOS晶体管的形成方法，其特征在于，形成所述第一硬掩膜层的工艺为远程等离子体辅助原子层沉积工艺或热原子层沉积工艺，形成所述第二硬掩膜层的工艺为远程等离子体辅助原子层沉积工艺或热原子层沉积工艺。
17.根据权利要求3所述的CMOS晶体管的形成方法，其特征在于，第一阻挡层的材料为光刻胶，第二阻挡层的材料为光刻胶。
18.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，还包括：在形成金属栅极前，在所述NMOS功函数层上形成阻挡层，所述阻挡层的材料为TiN层。
19.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述金属栅极的材料为Ti、TiW、TiN或W。
20.根据权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述金属栅极具有拉伸应力。
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