KR20210128104A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20210128104A
KR20210128104A KR1020200045834A KR20200045834A KR20210128104A KR 20210128104 A KR20210128104 A KR 20210128104A KR 1020200045834 A KR1020200045834 A KR 1020200045834A KR 20200045834 A KR20200045834 A KR 20200045834A KR 20210128104 A KR20210128104 A KR 20210128104A
Authority
KR
South Korea
Prior art keywords
work function
function control
region
layer
control layer
Prior art date
Application number
KR1020200045834A
Other languages
English (en)
Inventor
김주연
강상정
김진우
윤슬기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200045834A priority Critical patent/KR20210128104A/ko
Priority to US17/105,868 priority patent/US11476341B2/en
Priority to TW110106289A priority patent/TW202205621A/zh
Priority to CN202110393477.0A priority patent/CN113540086A/zh
Publication of KR20210128104A publication Critical patent/KR20210128104A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 영역 및 제2 영역에 걸쳐 배치되는 기판, 제1 영역의 기판 상에서 제1 방향으로 연장되고, 제1 게이트 절연막 및 제1 게이트 절연막 상에 배치되는 제1 일함수 조절막을 포함하는 제1 게이트 구조체, 및 제2 영역의 기판 상에서 제1 방향으로 연장되고, 제2 게이트 절연막 및 제2 게이트 절연막 상에 배치되는 제2 일함수 조절막을 포함하는 제2 게이트 구조체를 포함하되, 제1 일함수 조절막의 제1 방향과 교차하는 제2 방향의 제1 두께는 제2 일함수 조절막의 제2 방향의 제2 두께와 다르고, 제1 일함수 조절막의 제1 및 제2 방향과 수직인 제3 방향의 제1 높이는 제2 일함수 조절막의 제3 방향의 제2 높이와 다르다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
한편, 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 과제는, 서로 다른 영역에 각각 배치되는 게이트 구조체의 일함수 조절막의 두께 및 높이를 서로 다르게 형성함으로써, 서로 다른 영역에서의 Vt를 효과적으로 조절할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 영역 및 제2 영역에 걸쳐 배치되는 기판, 제1 영역의 기판 상에서 제1 방향으로 연장되고, 제1 게이트 절연막 및 제1 게이트 절연막 상에 배치되는 제1 일함수 조절막을 포함하는 제1 게이트 구조체, 및 제2 영역의 기판 상에서 제1 방향으로 연장되고, 제2 게이트 절연막 및 제2 게이트 절연막 상에 배치되는 제2 일함수 조절막을 포함하는 제2 게이트 구조체를 포함하되, 제1 일함수 조절막의 제1 방향과 교차하는 제2 방향의 제1 두께는 제2 일함수 조절막의 제2 방향의 제2 두께와 다르고, 제1 일함수 조절막의 제1 및 제2 방향과 수직인 제3 방향의 제1 높이는 제2 일함수 조절막의 제3 방향의 제2 높이와 다르다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 제1 영역 및 제2 영역에 걸쳐 배치되는 기판, 제1 영역의 기판 상에서 제1 방향으로 연장되고, 제1 일함수 조절막 및 제1 일함수 조절막에 의해 정의되는 제1 리세스 내부에 배치되는 제1 필링 도전막을 포함하는 제1 게이트 구조체, 및 제2 영역의 기판 상에서 제1 방향으로 연장되고, 제2 일함수 조절막 및 제2 일함수 조절막에 의해 정의되는 제2 리세스 내부에 배치되는 제2 필링 도전막을 포함하는 제2 게이트 구조체를 포함하되, 제1 리세스의 내부에 배치되는 제1 필링 도전막의 제1 방향과 교차하는 제2 방향의 제1 폭은 제2 리세스의 내부에 배치되는 제2 필링 도전막의 제2 방향의 제2 폭과 다르고, 제1 일함수 조절막의 제1 및 제2 방향과 수직인 제3 방향의 제1 높이는 제2 일함수 조절막의 제3 방향의 제2 높이와 다르다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, NMOS 영역 및 PMOS 영역에 걸쳐 배치되는 기판, NMOS 영역의 기판 상에서 제1 방향으로 연장되는 제1 액티브 패턴, NMOS 영역의 제1 액티브 패턴 상에서 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 게이트 절연막, 제1 게이트 절연막 상에 컨포말하게 형성되는 제1 일함수 조절막 및 제1 일함수 조절막 상에 배치되는 제1 필링 도전막을 포함하는 제1 게이트 구조체, PMOS 영역의 기판 상에서 제1 방향으로 연장되는 제2 액티브 패턴, PMOS 영역의 제2 액티브 패턴 상에서 제2 방향으로 연장되고, 제2 게이트 절연막, 제2 게이트 절연막 상에 컨포말하게 형성되는 제2 일함수 조절막 및 제2 일함수 조절막 상에 배치되는 제2 필링 도전막을 포함하는 제2 게이트 구조체, 제1 게이트 구조체의 적어도 일 측에 배치되는 제1 소오스/드레인 영역, 및 제2 게이트 구조체의 적어도 일 측에 배치되는 제2 소오스/드레인 영역을 포함하되, 제1 일함수 조절막의 제1 방향의 제1 두께는 제2 일함수 조절막의 제1 방향의 제2 두께보다 작고, 제1 일함수 조절막의 제1 및 제2 방향과 수직인 제3 방향의 제1 높이는 제2 일함수 조절막의 제3 방향의 제2 높이보다 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A-A' 선 및 B-B' 선을 따라 절단한 단면도이다.
도 3은 도 1의 C-C' 선 및 D-D' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 7은 도 6의 E-E' 선 및 B-B' 선을 따라 절단한 단면도이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10 및 도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터를 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다, 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2는 도 1의 A-A' 선 및 B-B' 선을 따라 절단한 단면도이다. 도 3은 도 1의 C-C' 선 및 D-D' 선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 및 제2 액티브 패턴(101, 102), 필드 절연막(105), 제1 게이트 구조체(110), 제2 게이트 구조체(120), 제1 소오스/드레인 영역(131), 제2 소오스/드레인 영역(132) 및 층간 절연막(140)을 포함한다.
기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 걸쳐 배치될 수 있다. 제1 영역(Ⅰ)은 예를 들어, NMOS 영역 일 수 있다. 제2 영역(Ⅱ)은 예를 들어, PMOS 영역 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 모두 NMOS 영역 일 수 있다. 또한, 또 다른 몇몇 실시예에서, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 모두 PMOS 영역 일 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 액티브 패턴(101)은 제1 영역(Ⅰ)의 기판(100) 상에서 제1 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(102)은 제2 영역(Ⅱ)의 기판(100) 상에서 제1 방향(DR1)으로 연장될 수 있다.
제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 기판(100)으로부터 돌출되도록 배치될 수 있다. 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각의 측벽 상에 배치될 수 있다. 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 게이트 구조체(110)는 제1 영역(Ⅰ)의 기판(100) 상에서 제1 액티브 패턴(101) 및 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 구조체(110)는 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 게이트 구조체(110)는 제1 방향(DR1)의 제1 폭(GW1)을 가질 수 있다.
제1 게이트 구조체(110)는 제1 게이트 스페이서(111), 제1 게이트 절연막(112), 제1 일함수 조절막(113), 제1 필링 도전막(114) 및 제1 캡핑 패턴(115)을 포함할 수 있다.
제1 게이트 스페이서(111)는 제1 게이트 구조체(110)의 제1 방향(DR1)의 양 측벽을 형성할 수 있다. 제1 게이트 스페이서(111)는 제2 방향(DR2)으로 연장될 수 있다. 제1 게이트 스페이서(111)에 의해 제1 게이트 트렌치(GT1)가 정의될 수 있다.
제1 게이트 스페이서(111)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(112)은 제1 게이트 트렌치(GT1)의 측벽 및 바닥면을 따라 컨포말하게 배치될 수 있다. 제1 게이트 절연막(112)은 필드 절연막(105)보다 위로 돌출된 제1 액티브 패턴(101)의 프로파일 및 필드 절연막(105)의 상면을 따라 배치될 수 있다. 도시되지 않았지만, 필드 절연막(105)보다 위로 돌출된 제1 액티브 패턴(101)의 프로파일을 따라 계면막이 더 배치될 수 있다. 이 경우, 제1 게이트 절연막(112)은 계면막 상에 배치될 수 있다.
제1 게이트 절연막(112)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 일함수 조절막(113)은 제1 게이트 트렌치(GT1)의 내부에서 제1 게이트 절연막(112) 상에 배치될 수 있다. 제1 일함수 조절막(113)은 제1 게이트 절연막(112)을 따라 컨포말하게 배치될 수 있다.
예를 들어, 제1 일함수 조절막(113)의 상면은 제1 게이트 절연막(112)의 상면보다 낮게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 일함수 조절막(113)의 상면은 제1 게이트 절연막(112)의 상면과 동일 평면 상에 형성될 수 있다.
제1 일함수 조절막(113)은 제1 방향(DR1)의 제1 두께(t1)를 가질 수 있다. 제1 일함수 조절막(113)은 제1 및 제2 방향(DR1, DR2)과 수직인 제3 방향(DR3)의 제1 높이(h1)를 가질 수 있다.
제1 일함수 조절막(113)은 예를 들어, TiN, TaN 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 2에는 제1 일함수 조절막(113)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 일함수 조절막(113)은 다중막으로 형성될 수 있다. 제1 일함수 조절막(113)이 다중막인 경우, 제1 게이트 절연막(112)과 접하도록 TiN이 형성되고, TiN 상에 TiN과 접하도록 TaN이 형성될 수 있다.
제1 필링 도전막(114)은 제1 게이트 트렌치(GT1)의 내부에서 제1 게이트 절연막(112) 및 제1 일함수 조절막(113) 상에 배치될 수 있다. 제1 필링 도전막(114)은 제1 하부 도전막(114_1) 및 제1 상부 도전막(114_2)을 포함할 수 있다.
예를 들어, 제1 필링 도전막(114)의 상면은 제1 게이트 절연막(112)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 필링 도전막(114)은 제1 일함수 조절막(113)에 의해 정의되는 제1 리세스(R1)를 완전히 채울 수 있다. 제1 리세스(R1)의 내부에 배치되는 제1 필링 도전막(114)은 제1 방향(DR1)의 제1 폭(FW1)을 가질 수 있다.
제1 하부 도전막(114_1)은 제1 게이트 트렌치(GT1)의 내부에서 제1 게이트 절연막(112) 및 제1 일함수 조절막(113)을 따라 컨포말하게 배치될 수 있다. 제1 하부 도전막(114_1)은 제1 게이트 절연막(112) 및 제1 일함수 조절막(113) 각각과 접할 수 있다.
제1 하부 도전막(114_1)은 반도체 장치의 문턱 전압을 조절하는 물질을 포함할 수 있고, 예를 들어, TiAlC를 포함할 수 있다.
제1 상부 도전막(114_2)은 제1 게이트 트렌치(GT1)의 내부에서 제1 하부 도전막(114_1) 상에 배치될 수 있다. 제1 상부 도전막(114_2)은 제1 하부 도전막(114_1)에 의해 둘러싸인 영역을 완전히 채우도록 배치될 수 있다.
제1 상부 도전막(114_2)은 예를 들어, 텅스텐(W), 알루미늄(Al), 코발트(Co) 등을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 캡핑 패턴(115)은 제1 게이트 트렌치(GT1) 내부의 나머지를 채울 수 있다. 즉, 제1 캡핑 패턴(115)은 제1 게이트 트렌치(GT1)의 내부에서 제1 게이트 절연막(112) 및 제1 필링 도전막(114) 상에 형성될 수 있다. 제1 캡핑 패턴(115)의 상면은 제1 게이트 스페이서(111)의 상면과 동일 평면 상에 형성될 수 있다.
제1 캡핑 패턴(115)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 게이트 구조체(120)는 제2 영역(Ⅱ)의 기판(100) 상에서 제2 액티브 패턴(102) 및 필드 절연막(105) 상에 배치될 수 있다. 제2 게이트 구조체(120)는 제2 방향(DR2)으로 연장될 수 있다. 제2 게이트 구조체(120)는 제1 방향(DR1)의 제2 폭(GW2)을 가질 수 있다. 예를 들어, 제2 게이트 구조체(120)의 제1 방향(DR1)의 제2 폭(GW2)은 제1 게이트 구조체(110)의 제1 방향(DR1)의 제1 폭(GW1)과 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 게이트 구조체(120)는 제2 게이트 스페이서(121), 제2 게이트 절연막(122), 제2 일함수 조절막(123), 제2 하부 도전막(124_1), 제2 상부 도전막(124_2) 및 제2 캡핑 패턴(125)을 포함할 수 있다.
제2 게이트 스페이서(121), 제2 게이트 절연막(122), 제2 하부 도전막(124_1), 제2 상부 도전막(124_2) 및 제2 캡핑 패턴(125) 각각은 제1 게이트 스페이서(111), 제1 게이트 절연막(112), 제1 하부 도전막(114_1), 제1 상부 도전막(114_2) 및 제1 캡핑 패턴(115) 각각과 유사한 구조를 가질 수 있다. 따라서, 제2 게이트 스페이서(121), 제2 게이트 절연막(122), 제2 하부 도전막(124_1), 제2 상부 도전막(124_2) 및 제2 캡핑 패턴(125) 각각에 대한 구체적인 설명은 생략한다.
제2 일함수 조절막(123)은 제2 게이트 트렌치(GT2)의 내부에서 제2 게이트 절연막(122) 상에 배치될 수 있다. 제2 일함수 조절막(123)은 제2 게이트 절연막(122)을 따라 컨포말하게 배치될 수 있다.
예를 들어, 제2 일함수 조절막(123)의 상면은 제2 게이트 절연막(122)의 상면보다 낮게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 일함수 조절막(123)의 상면은 제2 게이트 절연막(122)의 상면과 동일 평면 상에 형성될 수 있다.
제2 일함수 조절막(123)은 제1 방향(DR1)의 제2 두께(t2)를 가질 수 있다. 제2 일함수 조절막(123)의 제1 방향(DR1)의 제2 두께(t2)는 제1 일함수 조절막(113)의 제1 방향(DR1)의 제1 두께(t1)와 다를 수 있다. 예를 들어, 제2 일함수 조절막(123)의 제1 방향(DR1)의 제2 두께(t2)는 제1 일함수 조절막(113)의 제1 방향(DR1)의 제1 두께(t1)보다 클 수 있다.
제2 일함수 조절막(123)은 제3 방향(DR3)의 제2 높이(h2)를 가질 수 있다. 제2 일함수 조절막(123)의 제3 방향(DR3)의 제2 높이(h2)는 제1 일함수 조절막(113)의 제3 방향(DR3)의 제1 높이(h1)와 다를 수 있다. 예를 들어, 제2 일함수 조절막(123)의 제3 방향(DR3)의 제2 높이(h2)는 제1 일함수 조절막(113)의 제3 방향(DR3)의 제1 높이(h1)보다 클 수 있다.
제2 일함수 조절막(123)은 예를 들어, TiN, TaN 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 2에는 제2 일함수 조절막(123)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 일함수 조절막(123)은 다중막으로 형성될 수 있다. 제2 일함수 조절막(123)이 다중막인 경우, 제2 게이트 절연막(122)과 접하도록 TiN이 형성되고, TiN 상에 TiN과 접하도록 TaN이 형성될 수 있다.
제2 필링 도전막(124)은 제2 게이트 트렌치(GT2)의 내부에서 제2 게이트 절연막(122) 및 제2 일함수 조절막(123) 상에 배치될 수 있다.
제2 필링 도전막(124)은 제2 일함수 조절막(123)에 의해 정의되는 제2 리세스(R2)를 완전히 채울 수 있다. 제2 리세스(R2)의 내부에 배치되는 제2 필링 도전막(124)은 제1 방향(DR1)의 제2 폭(FW2)을 가질 수 있다. 제2 필링 도전막(124)의 제1 방향(DR1)의 제2 폭(FW2)은 제1 필링 도전막(114)의 제1 방향(DR1)의 제1 폭(FW1)과 다를 수 있다. 예를 들어, 제2 필링 도전막(124)의 제1 방향(DR1)의 제2 폭(FW2)은 제1 필링 도전막(114)의 제1 방향(DR1)의 제1 폭(FW1)보다 작을 수 있다.
제1 소오스/드레인 영역(131)은 제1 영역(Ⅰ)에서 제1 게이트 구조체(110)의 적어도 일 측에 배치될 수 있다. 제2 소오스/드레인 영역(132)은 제2 영역(Ⅱ)에서 제2 게이트 구조체(120)의 적어도 일 측에 배치될 수 있다.
층간 절연막(140)은 필드 절연막(105) 상에 배치될 수 있다. 층간 절연막(140)은 제1 게이트 구조체(110), 제2 게이트 구조체(120), 제1 소오스/드레인 영역(131) 및 제2 소오스/드레인 영역(132)을 덮도록 배치될 수 있다.
층간 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 서로 다른 영역에 배치되는 제1 게이트 구조체(110)의 제1 일함수 조절막(113) 및 제2 게이트 구조체(120)의 제2 일함수 조절막(123) 각각의 두께 및 높이를 서로 다르게 형성함으로써, 서로 다른 영역에서의 Vt를 효과적으로 조절할 수 있다.
이하에서, 도 4를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 및 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 구조체(210)의 제1 일함수 조절막(213)의 제3 방향(DR3)의 제3 높이(h3)가 제2 게이트 구조체(220)의 제2 일함수 조절막(223)의 제3 방향(DR3)의 제4 높이(h4)보다 클 수 있다.
제1 게이트 구조체(210)의 제1 일함수 조절막(213)의 제1 방향(DR1)의 제1 두께(t1)는 제2 게이트 구조체(220)의 제2 일함수 조절막(223)의 제1 방향(DR1)의 제2 두께(t2)보다 작을 수 있다.
제1 필링 도전막(214)은 제1 하부 도전막(214_1) 및 제1 하부 도전막(214_1) 상에 배치되는 제1 상부 도전막(214_2)을 포함할 수 있다. 제2 필링 도전막(224)은 제2 하부 도전막(224_1) 및 제2 하부 도전막(224_1) 상에 배치되는 제2 상부 도전막(224_2)을 포함할 수 있다.
제1 필링 도전막(214)은 제1 일함수 조절막(213)에 의해 정의되는 제3 리세스(R3)를 완전히 채울 수 있다. 제2 필링 도전막(224)은 제2 일함수 조절막(223)에 의해 정의되는 제4 리세스(R4)를 완전히 채울 수 있다.
제3 리세스(R3)의 내부에 배치되는 제1 필링 도전막(214)의 제1 방향(DR1)의 제1 폭(FW1)은 제4 리세스(R4)의 내부에 배치되는 제2 필링 도전막(224)의 제1 방향(DR1)의 제2 폭(FW2)보다 클 수 있다.
이하에서, 도 5를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 및 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 구조체(310)의 제1 일함수 조절막(313)의 제3 방향(DR3)의 제1 높이(h1)가 제2 게이트 구조체(320)의 제2 일함수 조절막(323)의 제3 방향(DR3)의 제2 높이(h2)보다 작을 수 있다.
제1 게이트 구조체(310)의 제1 일함수 조절막(313)의 제1 방향(DR1)의 제3 두께(t3)는 제2 게이트 구조체(320)의 제2 일함수 조절막(323)의 제1 방향(DR1)의 제4 두께(t4)보다 클 수 있다.
제1 필링 도전막(314)은 제1 하부 도전막(314_1) 및 제1 하부 도전막(314_1) 상에 배치되는 제1 상부 도전막(314_2)을 포함할 수 있다. 제2 필링 도전막(324)은 제2 하부 도전막(324_1) 및 제2 하부 도전막(324_1) 상에 배치되는 제2 상부 도전막(324_2)을 포함할 수 있다.
제1 필링 도전막(314)은 제1 일함수 조절막(313)에 의해 정의되는 제5 리세스(R5)를 완전히 채울 수 있다. 제2 필링 도전막(324)은 제2 일함수 조절막(323)에 의해 정의되는 제6 리세스(R6)를 완전히 채울 수 있다.
제5 리세스(R5)의 내부에 배치되는 제1 필링 도전막(314)의 제1 방향(DR1)의 제3 폭(FW3)은 제6 리세스(R6)의 내부에 배치되는 제2 필링 도전막(324)의 제1 방향(DR1)의 제4 폭(FW4)보다 작을 수 있다.
이하에서, 도 6 및 도 7을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 7은 도 6의 E-E' 선 및 B-B' 선을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 모두 NMOS 영역이거나 또는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 모두 PMOS 영역 일 수 있다.
제1 게이트 구조체(410)의 제1 방향(DR1)의 제3 폭(GW3)은 제2 게이트 구조체(120)의 제1 방향(DR1)의 제2 폭(GW2)보다 클 수 있다.
제1 게이트 구조체(410)의 제1 일함수 조절막(413)의 제3 방향(DR3)의 제1 높이(h1)는 제2 게이트 구조체(120)의 제2 일함수 조절막(123)의 제3 방향(DR3)의 제2 높이(h2)보다 작을 수 있다.
제1 게이트 구조체(410)의 제1 일함수 조절막(413)의 제1 방향(DR1)의 제1 두께(t1)는 제2 게이트 구조체(120)의 제2 일함수 조절막(123)의 제1 방향(DR1)의 제2 두께(t2)보다 작을 수 있다.
제1 게이트 절연막(112), 제1 일함수 조절막(413) 및 제1 필링 도전막(414)은 제1 게이트 스페이서(111)에 의해 정의되는 제3 게이트 트렌치(GT3)의 내부에 배치될 수 있다.
제1 필링 도전막(414)은 제1 하부 도전막(414_1) 및 제1 하부 도전막(414_1) 상에 배치되는 제1 상부 도전막(414_2)을 포함할 수 있다. 제1 필링 도전막(414)은 제1 일함수 조절막(413)에 의해 정의되는 제7 리세스(R7)를 완전히 채울 수 있다.
제7 리세스(R7)의 내부에 배치되는 제1 필링 도전막(414)의 제1 방향(DR1)의 제5 폭(FW5)은 제2 리세스(R2)의 내부에 배치되는 제2 필링 도전막(124)의 제1 방향(DR1)의 제2 폭(FW2)보다 클 수 있다.
이하에서, 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3, 도 5에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 모두 NMOS 영역이거나 또는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 모두 PMOS 영역 일 수 있다.
제1 게이트 구조체(510)의 제1 방향(DR1)의 제3 폭(GW3)은 제2 게이트 구조체(320)의 제1 방향(DR1)의 제2 폭(GW2)보다 클 수 있다.
제1 게이트 구조체(510)의 제1 일함수 조절막(513)의 제3 방향(DR3)의 제1 높이(h1)는 제2 게이트 구조체(320)의 제2 일함수 조절막(323)의 제3 방향(DR3)의 제2 높이(h2)보다 작을 수 있다.
제1 게이트 구조체(510)의 제1 일함수 조절막(513)의 제1 방향(DR1)의 제3 두께(t3)는 제2 게이트 구조체(320)의 제2 일함수 조절막(323)의 제1 방향(DR1)의 제4 두께(t4)보다 클 수 있다.
제1 게이트 절연막(112), 제1 일함수 조절막(513) 및 제1 필링 도전막(514)은 제1 게이트 스페이서(111)에 의해 정의되는 제3 게이트 트렌치(GT3)의 내부에 배치될 수 있다.
제1 필링 도전막(514)은 제1 하부 도전막(514_1) 및 제1 하부 도전막(514_1) 상에 배치되는 제1 상부 도전막(514_2)을 포함할 수 있다. 제1 필링 도전막(514)은 제1 일함수 조절막(513)에 의해 정의되는 제8 리세스(R8)를 완전히 채울 수 있다.
제8 리세스(R8)의 내부에 배치되는 제1 필링 도전막(514)의 제1 방향(DR1)의 제6 폭(FW6)은 제6 리세스(R6)의 내부에 배치되는 제2 필링 도전막(324)의 제1 방향(DR1)의 제4 폭(FW4)보다 클 수 있다.
이하에서, 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 모두 NMOS 영역이거나 또는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 모두 PMOS 영역 일 수 있다.
제1 게이트 구조체(610)의 제1 방향(DR1)의 제3 폭(GW3)은 제2 게이트 구조체(220)의 제1 방향(DR1)의 제2 폭(GW2)보다 클 수 있다.
제1 게이트 구조체(610)의 제1 일함수 조절막(613)의 제3 방향(DR3)의 제3 높이(h3)는 제2 게이트 구조체(220)의 제2 일함수 조절막(223)의 제3 방향(DR3)의 제4 높이(h4)보다 클 수 있다.
제1 게이트 구조체(610)의 제1 일함수 조절막(613)의 제1 방향(DR1)의 제1 두께(t1)는 제2 게이트 구조체(220)의 제2 일함수 조절막(223)의 제1 방향(DR1)의 제2 두께(t2)보다 작을 수 있다.
제1 게이트 절연막(112), 제1 일함수 조절막(613) 및 제1 필링 도전막(614)은 제1 게이트 스페이서(111)에 의해 정의되는 제3 게이트 트렌치(GT3)의 내부에 배치될 수 있다.
제1 필링 도전막(614)은 제1 하부 도전막(614_1) 및 제1 하부 도전막(614_1) 상에 배치되는 제1 상부 도전막(614_2)을 포함할 수 있다. 제1 필링 도전막(614)은 제1 일함수 조절막(613)에 의해 정의되는 제9 리세스(R9)를 완전히 채울 수 있다.
제9 리세스(R9)의 내부에 배치되는 제1 필링 도전막(614)의 제1 방향(DR1)의 제5 폭(FW5)은 제4 리세스(R4)의 내부에 배치되는 제2 필링 도전막(224)의 제1 방향(DR1)의 제2 폭(FW2)보다 클 수 있다.
이하에서, 도 10 및 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10 및 도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 10 및 도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함할 수 있다.
구체적으로, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 기판(100) 상에 순차적으로 서로 제3 방향(DR3)으로 이격되어 적층된 복수의 나노와이어를 포함할 수 있다.
제1 내지 제3 나노와이어(751, 752, 753)는 제1 영역(Ⅰ)의 기판(100) 상에서 제3 방향(DR3)으로 순차적으로 이격되어 적층될 수 있다. 제4 내지 제6 나노와이어(754, 755, 756)는 제2 영역(Ⅱ)의 기판(100) 상에서 제3 방향(DR3)으로 순차적으로 이격되어 적층될 수 있다. 제1 내지 제6 나노와이어(751, 752, 753, 754, 755, 756) 각각은 제1 방향(DR1)으로 연장될 수 있다.
제1 게이트 구조체(710)는 제1 내지 제3 나노와이어(751, 752, 753) 각각을 둘러쌀 수 있다. 제1 게이트 구조체(710)는 제1 게이트 스페이서(711), 제1 게이트 절연막(712), 제1 일함수 조절막(713), 제1 필링 도전막(714) 및 제1 캡핑 패턴(715)을 포함할 수 있다. 제1 필링 도전막(714)은 제1 하부 도전막(714_1) 및 제1 상부 도전막(714_2)을 포함할 수 있다.
제2 게이트 구조체(720)는 제4 내지 제6 나노와이어(754, 755, 756) 각각을 둘러쌀 수 있다. 제2 게이트 구조체(720)는 제2 게이트 스페이서(721), 제1 게이트 절연막(722), 제1 일함수 조절막(723), 제1 필링 도전막(724) 및 제1 캡핑 패턴(725)을 포함할 수 있다. 제1 필링 도전막(724)은 제1 하부 도전막(724_1) 및 제1 상부 도전막(724_2)을 포함할 수 있다.
제1 게이트 구조체(710)의 제1 방향(DR1)의 제4 폭(GW4)은 제2 게이트 구조체(720)의 제1 방향(DR1)의 제5 폭(GW5)과 동일할 수 있다.
제1 소오스/드레인 영역(731)은 제1 내지 제3 나노와이어(751, 752, 753) 각각의 적어도 일 측에 배치될 수 있다. 제2 소오스/드레인 영역(732)은 제4 내지 제6 나노와이어(754, 755, 756) 각각의 적어도 일 측에 배치될 수 있다.
층간 절연막(740)은 제1 게이트 구조체(710), 제2 게이트 구조체(720), 제1 소오스/드레인 영역(731) 및 제2 소오스/드레인 영역(732)을 덮도록 배치될 수 있다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3, 도 10에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함할 수 있다.
제1 내지 제3 나노와이어(851, 852, 853)는 제1 영역(Ⅰ)의 기판(100) 상에서 제3 방향(DR3)으로 순차적으로 이격되어 적층될 수 있다. 제1 내지 제3 나노와이어(851, 852, 853) 각각은 제1 방향(DR1)으로 연장될 수 있다.
제1 내지 제3 나노와이어(851, 852, 853) 각각의 제1 방향(DR1)의 길이는 제4 내지 제6 나노와이어(754, 755, 756) 각각의 제1 방향(DR1)의 길이보다 클 수 있다.
제1 게이트 구조체(810)는 제1 내지 제3 나노와이어(851, 852, 853) 각각을 둘러쌀 수 있다. 제1 게이트 구조체(810)는 제1 게이트 스페이서(711), 제1 게이트 절연막(712), 제1 일함수 조절막(813), 제1 필링 도전막(814) 및 제1 캡핑 패턴(715)을 포함할 수 있다. 제1 필링 도전막(814)은 제1 하부 도전막(814_1) 및 제1 상부 도전막(814_2)을 포함할 수 있다.
제1 게이트 구조체(810)의 제1 방향(DR1)의 제6 폭(GW6)은 제2 게이트 구조체(720)의 제1 방향(DR1)의 제5 폭(GW5)보다 클 수 있다.
이하에서 도 2, 도 13 내지 도 23을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 13 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13을 참조하면, 제1 영역(Ⅰ)의 기판(100) 상에 제1 더미 게이트(161)가 형성되고, 제2 영역(Ⅱ)의 기판(100) 상에 제2 더미 게이트(162)가 형성될 수 있다. 제1 더미 게이트(161) 및 제2 더미 게이트(162) 각각은 제2 방향(DR2)으로 연장될 수 있다.
이어서, 제1 더미 게이트(161)의 양 측벽을 따라 제1 게이트 스페이서(111)가 형성되고, 제2 더미 게이트(162)의 양 측벽을 따라 제2 게이트 스페이서(121)가 형성될 수 있다.
도 14를 참조하면, 제1 더미 게이트(161) 및 제1 게이트 스페이서(111)를 마스크로 이용하여 제1 영역(Ⅰ)의 기판(100)이 식각될 수 있다. 또한, 제2 더미 게이트(162) 및 제2 게이트 스페이서(121)를 마스크로 이용하여 제2 영역(Ⅱ)의 기판(100)이 식각될 수 있다.
이어서, 제1 영역(Ⅰ)의 기판(100)이 식각된 영역에 제1 소오스/드레인 영역(131)이 형성되고, 제2 영역(Ⅱ)의 기판(100)이 식각된 영역에 제2 소오스/드레인 영역(132)이 형성될 수 있다.
도 15를 참조하면, 제1 더미 게이트(161), 제1 게이트 스페이서(111), 제2 더미 게이트(162) 및 제2 게이트 스페이서(121)를 덮도록 층간 절연막(140)이 형성될 수 있다.
이어서, 평탄화 공정(예를 들어, CMP) 공정을 수행하여 제1 더미 게이트(161) 및 제2 더미 게이트(162) 각각의 상면을 노출시킬 수 있다.
이어서, 제1 더미 게이트(161)를 제거하여 제1 게이트 스페이서(111) 사이에 제1 게이트 트렌치(GT1)가 형성되고, 제2 더미 게이트(162)를 제거하여 제2 게이트 스페이서(121) 사이에 제2 게이트 트렌치(GT2)가 형성 형성될 수 있다.
도 16을 참조하면, 층간 절연막(140)의 상면, 제1 게이트 스페이서(111)의 상면, 제1 게이트 트렌치(GT1)의 측벽 및 바닥면을 따라 제1 게이트 절연막(112) 및 제1 일함수 조절막(113) 각각이 순차적으로 형성될 수 있다.
또한, 층간 절연막(140)의 상면, 제2 게이트 스페이서(121)의 상면, 제2 게이트 트렌치(GT2)의 측벽 및 바닥면을 따라 제2 게이트 절연막(122) 및 제2 일함수 조절막(123) 각각이 순차적으로 형성될 수 있다.
이 경우, 제2 일함수 조절막(123)의 제1 방향(DR1)의 두께는 제1 일함수 조절막(113)의 제1 방향(DR1)의 두께보다 작게 형성될 수 있다.
도 17을 참조하면, 제1 영역(Ⅰ)에서, 층간 절연막(140)의 상면 및 제1 게이트 스페이서(111)의 상면 상에 형성된 제1 게이트 절연막(112) 및 제1 일함수 조절막(113)이 제거될 수 있다. 이 경우, 제1 게이트 트렌치(GT1)의 상부 측벽의 적어도 일부가 노출될 수 있다. 또한, 제1 게이트 절연막(112)의 상부 측벽의 적어도 일부가 노출될 수 있다. 즉, 제1 일함수 조절막(113)의 상면은 제1 게이트 절연막(112)의 상면보다 낮게 형성되고, 제1 게이트 절연막(112)의 상면은 제1 게이트 스페이서(111)의 상면보다 낮게 형성될 수 있다.
제2 영역(Ⅱ)에서, 층간 절연막(140)의 상면 및 제2 게이트 스페이서(121)의 상면 상에 형성된 제2 게이트 절연막(122) 및 제2 일함수 조절막(123)이 제거될 수 있다. 이 경우, 제2 게이트 트렌치(GT2)의 상부 측벽의 적어도 일부가 노출될 수 있다. 또한, 제2 게이트 절연막(122)의 상부 측벽의 적어도 일부가 노출될 수 있다. 즉, 제2 일함수 조절막(123)의 상면은 제2 게이트 절연막(122)의 상면보다 낮게 형성되고, 제2 게이트 절연막(122)의 상면은 제2 게이트 스페이서(121)의 상면보다 낮게 형성될 수 있다.
도 18을 참조하면, 보호막(170)이 제1 게이트 트렌치(GT1)의 나머지 영역 및 제2 게이트 트렌치(GT2)의 나머지 영역 각각을 채우도록 형성될 수 있다. 보호막(170)은 예를 들어, SOH를 포함할 수 있다.
이어서, 제2 영역(Ⅱ)의 층간 절연막(140), 제2 게이트 스페이서(121) 및 보호막(170)을 덮도록 포토 레지스트 패턴(180)이 형성될 수 있다.
도 19를 참조하면, 제1 영역(Ⅰ)에 형성된 보호막(170)의 일부가 식각될 수 있다. 식각된 보호막(170)의 상면은 제1 일함수 조절막(113)의 상면보다 낮게 형성될 수 있다.
도 20을 참조하면, 제1 영역(Ⅰ)에 형성된 제1 일함수 조절막(113)의 일부가 식각될 수 있다. 식각된 제1 일함수 조절막(113)의 상면은 보호막(170)의 상면과 동일 평면 상에 형성될 수 있다.
도 21을 참조하면, 제1 영역(Ⅰ)에 형성된 보호막(170)이 완전히 제거될 수 있다.
도 22를 참조하면, 제2 영역(Ⅱ)에 형성된 포토 레지스트 패턴(180) 및 보호막(170)이 제거될 수 있다.
도 23을 참조하면, 제1 영역(Ⅰ)에서, 층간 절연막(140)의 상면, 제1 게이트 스페이서(111)의 상면, 제1 게이트 트렌치(GT1)의 내부에 제1 하부 도전막(114_1)이 컨포말하게 형성될 수 있다. 또한, 제2 영역(Ⅱ)에서, 층간 절연막(140)의 상면, 제2 게이트 스페이서(121)의 상면, 제2 게이트 트렌치(GT2)의 내부에 제2 하부 도전막(124_1)이 컨포말하게 형성될 수 있다.
이어서, 제1 하부 도전막(114_1) 상에 제1 상부 도전막(114_2)이 형성될 수 있다. 제1 상부 도전막(114_2)은 제1 게이트 트렌치(GT1)의 나머지 영역을 완전히 채우도록 형성될 수 있다. 또한, 제2 하부 도전막(124_1) 상에 제2 상부 도전막(124_2)이 형성될 수 있다. 제2 상부 도전막(124_2)은 제2 게이트 트렌치(GT2)의 나머지 영역을 완전히 채우도록 형성될 수 있다.
도 2를 참조하면, 제1 상부 도전막(114_2), 제2 상부 도전막(124_2), 제1 하부 도전막(114_1) 및 제2 하부 도전막(124_1)을 식각하여 층간 절연막(140)의 상면, 제1 게이트 스페이서(111)의 상면 및 제2 게이트 스페이서(121)의 상면이 노출될 수 있다. 이 경우, 제1 게이트 트렌치(GT1)의 내부에 형성된 제1 상부 도전막(114_2)의 일부 및 제1 하부 도전막(114_1)의 일부가 식각될 수 있다. 또한, 제2 게이트 트렌치(GT2)의 내부에 형성된 제2 상부 도전막(124_2)의 일부 및 제2 하부 도전막(124_1)의 일부가 식각될 수 있다.
이어서, 제1 게이트 트렌치(GT1)의 나머지 영역에 제1 캡핑 패턴(115)이 형성되고, 제2 게이트 트렌치(GT2)의 나머지 영역에 제2 캡핑 패턴(125)이 형성될 수 있다. 이러한 공정을 통해, 도 2에 도시된 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
101: 제1 액티브 패턴 102: 제2 액티브 패턴
110: 제1 게이트 구조체 113: 제1 일함수 조절막
120: 제2 게이트 구조체 123: 제2 일함수 조절막
131: 제1 소오스/드레인 영역 132: 제2 소오스/드레인 영역
140: 층간 절연막

Claims (20)

  1. 제1 영역 및 제2 영역에 걸쳐 배치되는 기판;
    상기 제1 영역의 상기 기판 상에서 제1 방향으로 연장되고, 제1 게이트 절연막 및 상기 제1 게이트 절연막 상에 배치되는 제1 일함수 조절막을 포함하는 제1 게이트 구조체; 및
    상기 제2 영역의 상기 기판 상에서 상기 제1 방향으로 연장되고, 제2 게이트 절연막 및 상기 제2 게이트 절연막 상에 배치되는 제2 일함수 조절막을 포함하는 제2 게이트 구조체를 포함하되,
    상기 제1 일함수 조절막의 상기 제1 방향과 교차하는 제2 방향의 제1 두께는 상기 제2 일함수 조절막의 상기 제2 방향의 제2 두께와 다르고,
    상기 제1 일함수 조절막의 상기 제1 및 제2 방향과 수직인 제3 방향의 제1 높이는 상기 제2 일함수 조절막의 상기 제3 방향의 제2 높이와 다른 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 일함수 조절막의 상기 제2 방향의 상기 제1 두께는 상기 제2 일함수 조절막의 상기 제2 방향의 제2 두께보다 작은 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 일함수 조절막의 상기 제3 방향의 상기 제1 높이는 상기 제2 일함수 조절막의 상기 제3 방향의 제2 높이보다 큰 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 일함수 조절막의 상기 제3 방향의 상기 제1 높이는 상기 제2 일함수 조절막의 상기 제3 방향의 제2 높이보다 작은 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 영역은 NMOS 영역이고,
    상기 제2 영역은 PMOS 영역이고,
    상기 제1 게이트 구조체의 상기 제2 방향의 제1 폭은 상기 제2 게이트 구조체의 상기 제2 방향의 제2 폭과 동일한 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 게이트 구조체의 상기 제2 방향의 제1 폭은 상기 제2 게이트 구조체의 상기 제2 방향의 제2 폭보다 큰 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 일함수 조절막에 의해 정의되는 제1 리세스 내부에 배치되는 제1 필링 도전막과,
    상기 제2 일함수 조절막에 의해 정의되는 제2 리세스 내부에 배치되는 제2 필링 도전막을 더 포함하되,
    상기 제1 리세스의 내부에 배치되는 상기 제1 필링 도전막의 상기 제2 방향의 제3 폭은 상기 제2 리세스의 내부에 배치되는 상기 제2 필링 도전막의 상기 제2 방향의 제4 폭과 다른 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 리세스의 내부에 배치되는 상기 제1 필링 도전막의 상기 제2 방향의 상기 제3 폭은 상기 제2 리세스의 내부에 배치되는 상기 제2 필링 도전막의 상기 제2 방향의 상기 제4 폭보다 큰 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 영역의 상기 기판 상에서 상기 제3 방향으로 순차적으로 적층된 제1 나노와이어 및 제2 나노와이어를 더 포함하되,
    상기 제1 게이트 구조체는 상기 제1 나노와이어 및 상기 제2 나노와이어 각각을 둘러싸는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 일함수 조절막의 상면은 상기 제1 게이트 절연막의 상면보다 낮게 형성되고,
    상기 제2 일함수 조절막의 상면은 상기 제2 게이트 절연막의 상면보다 낮게 형성되는 반도체 장치.
  11. 제1 영역 및 제2 영역에 걸쳐 배치되는 기판;
    상기 제1 영역의 상기 기판 상에서 제1 방향으로 연장되고, 제1 일함수 조절막 및 상기 제1 일함수 조절막에 의해 정의되는 제1 리세스 내부에 배치되는 제1 필링 도전막을 포함하는 제1 게이트 구조체; 및
    상기 제2 영역의 상기 기판 상에서 상기 제1 방향으로 연장되고, 제2 일함수 조절막 및 상기 제2 일함수 조절막에 의해 정의되는 제2 리세스 내부에 배치되는 제2 필링 도전막을 포함하는 제2 게이트 구조체를 포함하되,
    상기 제1 리세스의 내부에 배치되는 상기 제1 필링 도전막의 상기 제1 방향과 교차하는 제2 방향의 제1 폭은 상기 제2 리세스의 내부에 배치되는 상기 제2 필링 도전막의 상기 제2 방향의 제2 폭과 다르고,
    상기 제1 일함수 조절막의 상기 제1 및 제2 방향과 수직인 제3 방향의 제1 높이는 상기 제2 일함수 조절막의 상기 제3 방향의 제2 높이와 다른 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 리세스의 내부에 배치되는 상기 제1 필링 도전막의 상기 제2 방향의 상기 제1 폭은 상기 제2 리세스의 내부에 배치되는 상기 제2 필링 도전막의 상기 제2 방향의 상기 제2 폭보다 큰 반도체 장치.
  13. 제 11항에 있어서,
    상기 제1 일함수 조절막의 상기 제2 방향의 제1 두께는 상기 제2 일함수 조절막의 상기 제2 방향의 제2 두께와 다른 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 일함수 조절막의 상기 제2 방향의 상기 제1 두께는 상기 제2 일함수 조절막의 상기 제2 방향의 상기 제2 두께보다 큰 반도체 장치.
  15. 제 11항에 있어서,
    상기 제1 일함수 조절막의 상기 제3 방향의 상기 제1 높이는 상기 제2 일함수 조절막의 상기 제3 방향의 제2 높이보다 큰 반도체 장치.
  16. 제 11항에 있어서,
    상기 제1 영역은 NMOS 영역이고,
    상기 제2 영역은 PMOS 영역이고,
    상기 제1 게이트 구조체의 상기 제2 방향의 제3 폭은 상기 제2 게이트 구조체의 상기 제2 방향의 제4 폭과 동일한 반도체 장치.
  17. 제 11항에 있어서,
    상기 제1 영역의 상기 기판 상에서 상기 제3 방향으로 순차적으로 적층된 제1 나노와이어 및 제2 나노와이어를 더 포함하되,
    상기 제1 게이트 구조체는 상기 제1 나노와이어 및 상기 제2 나노와이어 각각을 둘러싸는 반도체 장치.
  18. NMOS 영역 및 PMOS 영역에 걸쳐 배치되는 기판;
    상기 NMOS 영역의 상기 기판 상에서 제1 방향으로 연장되는 제1 액티브 패턴;
    상기 NMOS 영역의 상기 제1 액티브 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 컨포말하게 형성되는 제1 일함수 조절막 및 상기 제1 일함수 조절막 상에 배치되는 제1 필링 도전막을 포함하는 제1 게이트 구조체;
    상기 PMOS 영역의 상기 기판 상에서 상기 제1 방향으로 연장되는 제2 액티브 패턴;
    상기 PMOS 영역의 상기 제2 액티브 패턴 상에서 상기 제2 방향으로 연장되고, 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 컨포말하게 형성되는 제2 일함수 조절막 및 상기 제2 일함수 조절막 상에 배치되는 제2 필링 도전막을 포함하는 제2 게이트 구조체;
    상기 제1 게이트 구조체의 적어도 일 측에 배치되는 제1 소오스/드레인 영역; 및
    상기 제2 게이트 구조체의 적어도 일 측에 배치되는 제2 소오스/드레인 영역을 포함하되,
    상기 제1 일함수 조절막의 상기 제1 방향의 제1 두께는 상기 제2 일함수 조절막의 상기 제1 방향의 제2 두께보다 작고,
    상기 제1 일함수 조절막의 상기 제1 및 제2 방향과 수직인 제3 방향의 제1 높이는 상기 제2 일함수 조절막의 상기 제3 방향의 제2 높이보다 작은 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 게이트 구조체의 상기 제1 방향의 제1 폭은 상기 제2 게이트 구조체의 상기 제1 방향의 제2 폭과 동일한 반도체 장치.
  20. 제 18항에 있어서,
    상기 제1 일함수 조절막에 의해 정의되는 제1 리세스와,
    상기 제2 일함수 조절막에 의해 정의되는 제2 리세스를 더 포함하되,
    상기 제1 리세스의 내부에 배치되는 상기 제1 필링 도전막의 상기 제1 방향의 제3 폭은 상기 제2 리세스의 내부에 배치되는 상기 제2 필링 도전막의 상기 제1 방향의 제4 폭보다 큰 반도체 장치.
KR1020200045834A 2020-04-16 2020-04-16 반도체 장치 KR20210128104A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200045834A KR20210128104A (ko) 2020-04-16 2020-04-16 반도체 장치
US17/105,868 US11476341B2 (en) 2020-04-16 2020-11-27 Semiconductor device
TW110106289A TW202205621A (zh) 2020-04-16 2021-02-23 半導體裝置
CN202110393477.0A CN113540086A (zh) 2020-04-16 2021-04-13 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200045834A KR20210128104A (ko) 2020-04-16 2020-04-16 반도체 장치

Publications (1)

Publication Number Publication Date
KR20210128104A true KR20210128104A (ko) 2021-10-26

Family

ID=78082035

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200045834A KR20210128104A (ko) 2020-04-16 2020-04-16 반도체 장치

Country Status (4)

Country Link
US (1) US11476341B2 (ko)
KR (1) KR20210128104A (ko)
CN (1) CN113540086A (ko)
TW (1) TW202205621A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401362B2 (en) 2014-04-04 2016-07-26 Globalfoundries Inc. Multiple threshold voltage semiconductor device
KR102271239B1 (ko) * 2015-03-23 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9728462B2 (en) 2015-03-30 2017-08-08 International Business Machines Corporation Stable multiple threshold voltage devices on replacement metal gate CMOS devices
US9613958B2 (en) 2015-06-10 2017-04-04 International Business Machines Corporation Spacer chamfering gate stack scheme
US9583584B2 (en) 2015-07-10 2017-02-28 GlobalFoundries, Inc. Methods for producing integrated circuits using long and short regions and integrated circuits produced from such methods
US10068901B2 (en) * 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
KR102481477B1 (ko) * 2016-04-22 2022-12-26 삼성전자 주식회사 집적회로 소자
US10636890B2 (en) 2018-05-08 2020-04-28 Globalfoundries Inc. Chamfered replacement gate structures
US20190348516A1 (en) 2018-05-08 2019-11-14 Intel Corporation Work function material recess for threshold voltage tuning in finfets

Also Published As

Publication number Publication date
TW202205621A (zh) 2022-02-01
US20210328030A1 (en) 2021-10-21
CN113540086A (zh) 2021-10-22
US11476341B2 (en) 2022-10-18

Similar Documents

Publication Publication Date Title
US10269983B2 (en) Stacked nanosheet field-effect transistor with air gap spacers
KR102422430B1 (ko) 반도체 장치 및 그 제조 방법
US10121874B2 (en) Self-aligned bottom up gate contact and top down source-drain contact structure in the premetallization dielectric or interlevel dielectric layer of an integrated circuit
US10211315B2 (en) Vertical field-effect transistor having a dielectric spacer between a gate electrode edge and a self-aligned source/drain contact
KR20160059861A (ko) 반도체 소자 및 이의 제조 방법
US9806153B1 (en) Controlling channel length for vertical FETs
US10804403B2 (en) Method of fabricating semiconductor devices
KR102438374B1 (ko) 반도체 장치
KR102262024B1 (ko) 반도체 장치
US11189707B2 (en) Semiconductor device
US10263073B2 (en) III-V semiconductor layers, III-V semiconductor devices and methods of manufacturing thereof
KR20190124390A (ko) 반도체 장치 및 그 제조 방법
US11705497B2 (en) Semiconductor device
KR20220033624A (ko) 반도체 장치 및 그 제조 방법
CN117525123A (zh) 半导体器件
KR20210096400A (ko) 반도체 장치
KR20210128104A (ko) 반도체 장치
KR20230166528A (ko) 반도체 장치
KR20160119381A (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
US20230378263A1 (en) Semiconductor device
US20240128332A1 (en) Semiconductor devices
US20240128264A1 (en) Semiconductor devices
KR20230168709A (ko) 반도체 장치
KR20240019456A (ko) 반도체 장치
KR20240051002A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination