CN106158968A - 半导体器件 - Google Patents

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field insulating
insulating membrane
semiconductor device
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成石铉
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Abstract

提供了一种半导体器件。所述半导体器件包括：第一鳍式图案，通过第一沟槽限定并且包括彼此面对的第一侧壁和第二侧壁；场绝缘膜，包括与第一侧壁接触的第一区域和与第二侧壁接触的第二区域，并且部分地填充第一沟槽，其中，第一侧壁具有与第一区域的顶表面接触的第一点，第二侧壁具有与第二区域的顶表面接触的第二点，第一区域的顶表面包括比第一侧壁的第一点高的部分。

Description

半导体器件
本申请要求于2015年5月11日提交到韩国知识产权局的第10-2015-0065127号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明涉及一种半导体器件。
背景技术
作为衡量增加半导体器件的密度的技术之一，已经提出了多栅极晶体管，在多栅极晶体管中，鳍式硅主体形成在基底上，栅极形成在硅主体的表面上。
由于多栅极晶体管使用三维沟道，所以容易测量。另外，即使多栅极晶体管的栅极长度没有增加，也可能改善电流控制能力。此外，能够有效地抑制沟道区的电势受漏极电压影响的短沟道效应(SCE)。
发明内容
本发明构思的一方面提供了可以通过改善从场绝缘膜向上突出的鳍式图案之间的隔离能力来改善元件特性的半导体器件。
本发明构思的方面不限于上述方面，没有提及的本发明构思的其它方面通过下面的描述本领域技术人员将清晰地理解。
根据本发明构思的一方面，提供了一种半导体器件，所述半导体器件包括：第一鳍式图案，通过第一沟槽限定并且包括彼此面对的第一侧壁和第二侧壁；场绝缘膜，包括与第一侧壁接触的第一区域和与第二侧壁接触的第二区域，并且部分地填充第一沟槽，其中，第一侧壁具有与第一区域的顶表面接触的第一点，第二侧壁具有与第二区域的顶表面接触的第二点，第一区域的顶表面包括比第一侧壁的第一点高的部分。
在本发明构思的一些实施例中，第二区域的顶表面包括比第二侧壁的第二点高的部分。
在本发明构思的一些实施例中，在比第二侧壁的第二点高的部分与第一鳍式图案之间，第二区域的顶表面包括比第二侧壁的第二点低的部分。
在本发明构思的一些实施例中，半导体器件还可以包括与第一沟槽直接相邻的第二沟槽。第一沟槽的第一深度比第二沟槽的第二深度浅。
在本发明构思的一些实施例中，第一侧壁和第二侧壁中的每个通过第一沟槽的底部连接到第二沟槽。
在本发明构思的一些实施例中，第二区域的顶表面低于第二侧壁的第二点。
在本发明构思的一些实施例中，第一区域的顶表面包括低于第一侧壁的第一点的第一部分和高于第一侧壁的第一点的第二部分。
在本发明构思的一些实施例中，第一区域的第一部分比第一区域的第二部分靠近第一鳍式图案。
在本发明构思的一些实施例中，在与第一点分隔开第一距离的位置处，从第一沟槽的底部到第一区域的顶表面的高度为第一高度，在与第一点分隔开大于第一距离的第二距离的位置处，从第一沟槽的底部到第一区域的顶表面的高度为第二高度，在与第一点分隔开大于第二距离的第三距离的位置处，从第一沟槽的底部到第一区域的顶表面的高度为第三高度，第一高度和第二高度低于从第一沟槽的底部到第一点的高度，第三高度高于从第一沟槽的底部到第一点的高度。
在本发明构思的一些实施例中，第一高度高于第二高度。
在本发明构思的一些实施例中，所述半导体器件还可以包括与第一沟槽直接相邻的第二沟槽。第一沟槽的第一深度比第二沟槽的第二深度浅。
在本发明构思的一些实施例中，在第一区域的顶表面中，比第一侧壁的第一点高的部分与第二沟槽叠置。
在本发明构思的一些实施例中，所述半导体器件还可以包括：突出结构，形成为从第一沟槽的底部突出并且低于场绝缘膜的顶表面。
在本发明构思的一些实施例中，突出结构位于第一沟槽和第二沟槽之间的边界处。
在本发明构思的一些实施例中，所述半导体器件还可以包括：第二鳍式图案，与第一鳍式图案直接相邻，第一区域设置在第二鳍式图案和第一鳍式图案之间；第三鳍式图案，与第一鳍式图案直接相邻，第二区域设置在第三鳍式图案和第一鳍式图案之间。第一鳍式图案和第二鳍式图案之间的距离与第一鳍式图案和第三鳍式图案之间的距离不同，第二区域的顶表面低于第二侧壁的第二点。
在本发明构思的一些实施例中，第一鳍式图案和第二鳍式图案之间的距离大于第一鳍式图案和第三鳍式图案之间的距离。
在本发明构思的一些实施例中，从第一沟槽的底部到第一区域的最上部分的高度低于从第一沟槽的底部到第一鳍式图案的最上部分的高度。
在本发明构思的一些实施例中，所述半导体器件还可以包括在场绝缘膜上与第一鳍式图案交叉的栅电极。
根据本发明构思的另一方面，提供了一种半导体器件，所述半导体器件包括：第一鳍式图案和第二鳍式图案，在基底上彼此分隔开第一距离并且彼此直接相邻；第三鳍式图案和第四鳍式图案，在基底上彼此分隔开与第一距离不同的第二距离并且彼此直接相邻；场绝缘膜，部分地覆盖基底上的第一鳍式图案至第四鳍式图案中的每个，其中，在第一鳍式图案和第二鳍式图案之间，场绝缘膜的顶表面具有比场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点高的部分。
在本发明构思的一些实施例中，在第三鳍式图案和第四鳍式图案之间，场绝缘膜的顶表面低于场绝缘膜的顶表面与第三鳍式图案和第四鳍式图案接触的点。
在本发明构思的一些实施例中，第一距离大于第二距离。
在本发明构思的一些实施例中，所述半导体器件还可以包括：第一沟槽，具有限定第一鳍式图案的第一深度；第二沟槽，具有限定第三鳍式图案的第二深度；第三沟槽，在第一鳍式图案和第二鳍式图案之间具有比第一深度深的第三深度。在第三鳍式图案和第四鳍式图案之间没有形成比第二深度深的沟槽。
在本发明构思的一些实施例中，所述半导体器件还可以包括：第一沟槽，具有限定第一鳍式图案的第一深度；第二沟槽，具有限定第三鳍式图案的第二深度。在第一鳍式图案和第二鳍式图案之间没有形成比第一深度深的沟槽，在第三鳍式图案和第四鳍式图案之间没有形成比第二深度深的沟槽。
在本发明构思的一些实施例中，在第三鳍式图案和第四鳍式图案之间，场绝缘膜的顶表面具有比场绝缘膜的顶表面与第三鳍式图案和第四鳍式图案接触的点高的部分。
在本发明构思的一些实施例中，在第一鳍式图案和第二鳍式图案之间，从场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点到场绝缘膜的最上部分的高度是第一高度，在第三鳍式图案和第四鳍式图案之间，从场绝缘膜的顶表面与第三鳍式图案和第四鳍式图案接触的点到场绝缘膜的最上部分的高度是第二高度，第一高度与第二高度不同。
在本发明构思的一些实施例中，第一距离大于第二距离，第一高度高于第二高度。
在本发明构思的一些实施例中，在第一鳍式图案和第二鳍式图案之间，场绝缘膜的顶表面包括第一部分和第二部分，第一部分高于场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点，第二部分低于场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点。
在本发明构思的一些实施例中，第二部分设置在第一部分的两侧上。
在本发明构思的一些实施例中，所述半导体器件还可以包括：第一沟槽，具有限定第一鳍式图案的第一深度；第二沟槽，具有限定第二鳍式图案的第二深度；第三深度，在第一鳍式图案和第二鳍式图案之间具有比第一深度和第二深度深的第三深度。
在本发明构思的一些实施例中，场绝缘膜填充第一沟槽的一部分、第二沟槽的一部分和第三沟槽的一部分。
在本发明构思的一些实施例中，在第一鳍式图案和第二鳍式图案之间，比场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点高的场绝缘膜的顶表面与第三沟槽叠置。
根据本发明构思的又一方面，提供了一种半导体器件，所述半导体器件包括：有源区域，通过具有第一深度的第一沟槽限定；第一鳍式图案，在有源区域内通过具有比第一深度浅的第二深度的第二沟槽限定，并且与第一沟槽直接相邻；第二鳍式图案，在有源区域内通过第二沟槽限定，并且与第一鳍式图案直接相邻；场绝缘膜，填充第一沟槽的一部分和第二沟槽的一部分，其中，在与第一沟槽叠置的区域中，从第二沟槽的底部到场绝缘膜的顶表面的最上部分的高度是第一高度，在与第一鳍式图案和第二鳍式图案之间的第二沟槽叠置的区域中，从第二沟槽的底部到场绝缘膜的顶表面的最上部分的高度是低于第一高度的第二高度。
在本发明构思的一些实施例中，在与第一沟槽叠置的区域中，场绝缘膜的顶表面具有比场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点高的部分。
在本发明构思的一些实施例中，在与第一鳍式图案和第二鳍式图案之间的第二沟槽叠置的区域中，场绝缘膜的顶表面低于场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点。
在本发明构思的一些实施例中，在与第一鳍式图案和第二鳍式图案之间的第二沟槽叠置的区域中，场绝缘膜的顶表面具有朝向第二沟槽的底部呈凸形的形状，在与第一沟槽叠置的区域中，场绝缘膜的顶表面具有朝向第一沟槽的底部呈凹形的部分。
在本发明构思的一些实施例中，第一鳍式图案位于有源区域的最外部。
根据本发明构思的又一方面，提供了一种半导体器件，所述半导体器件包括：鳍式图案，包括第一部分和第二部分并沿着第一方向延伸，第二部分设置在第一部分的两侧上；场绝缘膜，覆盖鳍式图案的一部分；栅电极，沿着与第一方向不同的第二方向延伸并且在场绝缘膜上与鳍式图案的第一部分交叉；源极/漏极，形成在鳍式图案的第二部分上并且包括外延膜，其中，在场绝缘膜与栅电极叠置的区域中，场绝缘膜的顶表面具有比场绝缘膜的顶表面与鳍式图案的第一部分接触的点高的部分。
在本发明构思的一些实施例中，鳍式图案包括形成在鳍式图案的第二部分中的凹进，外延膜填充所述凹进。
在本发明构思的一些实施例中，在鳍式图案的第二部分沿着第二方向的延长线与场绝缘膜交叉的区域中，场绝缘膜的顶表面具有比场绝缘膜的顶表面与鳍式图案的第二部分接触的点高的部分。
在本发明构思的一些实施例中，在鳍式图案的第二部分沿着第二方向的延长线与场绝缘膜交叉的区域中，场绝缘膜的顶表面低于场绝缘膜的顶表面与鳍式图案的第二部分接触的点。
在本发明构思的一些实施例中，外延膜沿着从场绝缘膜向上突出的鳍式图案的轮廓形成，在不与栅电极叠置的区域中，场绝缘膜的顶表面具有比场绝缘膜的顶表面与鳍式图案接触的点高的部分。
根据本发明构思的又一方面，提供了一种半导体器件，所述半导体器件包括：场绝缘膜，位于基底上；鳍式图案，从场绝缘膜向上突出；栅电极，与鳍式图案交叉并且包括从鳍式图案的侧壁顺序设置的第一部分和第二部分，第一部分的厚度比第二部分的厚度厚。
在本发明构思的一些实施例中，栅电极的底表面沿着场绝缘膜的轮廓形成。
本发明构思的一些实施例涉及半导体器件，所述半导体器件包括：基底，包括第一有源区域和通过具有第一深度的第一沟槽与第一有源区域分开的第二有源区域；第一鳍式图案和第二鳍式图案，位于第一有源区域中，彼此分隔开第一距离，并且彼此直接相邻；第三鳍式图案，形成在第二有源区域中；场绝缘膜，部分地覆盖基底上的第一鳍式图案、第二鳍式图案和第三鳍式图案中的每个。在一些实施例中，在第一鳍式图案和第二鳍式图案之间，场绝缘膜的顶表面具有比场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点高的部分。
一些实施例包括与第三鳍式图案直接相邻并且与第三鳍式图案分隔开与第一距离不同的第二距离的第四鳍式图案。
在一些实施例中，在第三鳍式图案和第四鳍式图案之间，场绝缘膜的顶表面低于场绝缘膜的顶表面与第三鳍式图案和第四鳍式图案接触的点，第一距离大于第二距离。
一些实施例提供了，在第三鳍式图案和第四鳍式图案之间，场绝缘膜的顶表面具有比场绝缘膜的顶表面与第三鳍式图案和第四鳍式图案接触的点高的部分。
在一些实施例中，在第一鳍式图案和第二鳍式图案之间，从场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点到场绝缘膜的最上部分的高度是第一高度，在第三鳍式图案和第四鳍式图案之间，从场绝缘膜的顶表面与第三鳍式图案和第四鳍式图案接触的点到场绝缘膜的最上部分的高度是第二高度。一些实施例提供了，第一高度与第二高度不同，第一距离大于第二距离，第一高度高于第二高度。
注意到，尽管没有具体描述针对一个实施例的本发明构思的方面，但是针对一个实施例描述的本发明构思的方面可以包含在不同的实施例中。即，可以以任何方式和/或组合来组合所有实施例和/或任何实施例的特征。本发明构思的这些和其它目标和/或方面在下面阐述的说明书中给出了详细的解释。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它方面及特征将变得更加清晰，在附图中：
图1是用于解释根据本发明构思的第一实施例的半导体器件的布局图；
图2是沿着图1的线A-A截取的剖视图；
图3是沿着图1的线B-B截取的剖视图；
图4是沿着图1的线C-C截取的剖视图；
图5是从图3中去除了第一栅电极的图；
图6是示出图5的部分Q的放大图；
图7是用于解释根据本发明构思的第二实施例的半导体器件的图；
图8是用于解释根据本发明构思的第三实施例的半导体器件的图；
图9是用于解释根据本发明构思的第四实施例的半导体器件的图；
图10是用于解释根据本发明构思的第五实施例的半导体器件的图；
图11是用于解释根据本发明构思的第六实施例的半导体器件的图；
图12是用于解释根据本发明构思的第七实施例的半导体器件的布局图；
图13是沿着图12的线D-D截取的剖视图；
图14是用于解释根据本发明构思的第八实施例的半导体器件的图；
图15是用于解释根据本发明构思的第九实施例的半导体器件的布局图；
图16是沿着图15的线E-E和线F-F截取的剖视图；
图17是用于解释根据本发明构思的第十实施例的半导体器件的图；
图18是用于解释根据本发明构思的第十一实施例的半导体器件的图；
图19是用于解释根据本发明构思的第十二实施例的半导体器件的图；
图20是用于解释根据本发明构思的第十三实施例的半导体器件的图；
图21是包括根据本发明构思的实施例的半导体器件的SoC系统的框图；
图22是包括根据本发明构思的一些实施例的半导体器件的电子系统的框图；以及
图23至图25是能够应用根据本发明构思的实施例的半导体器件的示例半导体系统。
具体实施方式
通过参照下面优选实施例和附图的详细描述，本发明构思的优点和特征以及实现这些优点和特征的方法可以更容易理解。然而，本发明构思可以以许多不同的形式实施，而不应该理解为限于这里阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，并且这些实施例将把本发明的构思充分传达给本领域技术人员，本发明构思将仅由权利要求限定。在附图中，为了清晰起见，夸大了层和区域的厚度。
将理解的是，当元件或层被称作“连接到”或“结合到”另一元件或层时，该元件或层可以直接连接到或直接结合到另一元件或层，或者可以存在中间元件或层。相反，当元件被称作“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或层。同样的标号始终表示同样的元件。如这里使用的，术语“和/或”包括一个或多个相关列出项的任意和所有组合。
还将理解的是，当层被称作“在”另一层或基底“上”时，该层可以直接位于另一层或基底上，或者也可以存在中间层。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。
将理解的是，尽管这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应该受这些术语限制。这些术语仅用来将一个元件与其它元件区分开。因此，例如，下面讨论的第一元件、第一组件或第一部分可以被命名为第二元件、第二组件或第二部分，而没有脱离本发明构思的教导。
除非这里另外指出或者上下文清晰地反驳，否则在描述本发明的上下文中(尤其在权利要求的上下文中)使用术语“一个”、“一种”和“该”及类似表示将被理解为覆盖单数和复数两者。除非另外指出，否则术语“包含”、“具有”“包括”和“含有”将被理解为开放式术语(即，意味着“包括，但不限于”)。
除非另外定义，否则这里使用的所有技术术语和科学术语具有与本发明所属领域的普通技术人员所通常理解的含义相同的含义。注意到，除非另外指出，否则这里提供的任何和所有示例或者示例性术语的用途仅意图更好地示出本发明，而不是限制本发明的范围。此外，除非另外定义，否则可以不过于正式地解释通用字典中限定的所有术语。
尽管可以不示出与一些剖视图对应的平面图和/或透视图，但是这里示出的器件结构的剖视图为如将在平面图中示出的沿着两个不同方向延伸和/或如将在透视图中示出的沿着三个方向延伸的多个器件结构提供支持。所述两个不同方向可以彼此正交或者可以彼此不正交。所述三个不同方向可以包括可以与所述两个不同方向正交的第三方向。多个器件结构可以集成在同一电子器件中。例如，当在剖视图中示出器件结构(例如，存储单元结构或晶体管结构)时，如通过电子器件的平面图所示出的，电子器件可以包括多个器件结构(例如，存储单元结构或晶体管结构)。多个器件可以布置为阵列和/或二维图案。
下面将参照图1至图6来描述根据本发明构思的第一实施例的半导体器件。
图1是用于解释根据本发明构思的第一实施例的半导体器件的布局图。图2是沿着图1的线A-A截取的剖视图，图3是沿着图1的线B-B截取的剖视图，图4是沿着图1的线C-C截取的剖视图。图5是从图3中去除了第一栅电极的图，图6是示出图5的部分Q的放大图。
参照图1至图6，根据本发明构思的第一实施例的半导体器件1可以包括场绝缘膜105、第一鳍式图案110和第一栅电极210。
第一鳍式图案110可以形成在基底100的第一有源区域ACT1内。第一鳍式图案110可以沿着第一方向X1纵向地延伸。
例如，基底100可以为硅基底、体硅和/或绝缘体上硅(SOI)。相反，例如，基底100可以包含例如锗的元素半导体和/或诸如IV族-IV族化合物半导体或III族-V族化合物半导体的化合物半导体。此外，基底100可以为外延层形成在基体基底上的基底。
当采用IV族-IV族化合物半导体作为示例时，所述化合物半导体可以为包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或两种以上的二元化合物和三元化合物和/或通过用IV族元素掺杂这些元素获得的化合物。
当采用III-V族化合物半导体作为示例时，所述化合物半导体可以为通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种结合到作为V族元素的磷(P)、砷(As)和锑(Sb)中的至少一种而形成的二元化合物、三元化合物和四元化合物中的一种。
在根据本发明构思的实施例的半导体器件中，将第一鳍式图案110描述为包含硅的硅鳍式有源图案。
在图1中，第一鳍式图案110示出为矩形形式，但不限于此。当第一鳍式图案110具有矩形形式时，第一鳍式图案110可以包括长边和短边。
第一鳍式图案110可以包括第一部分110-1和第二部分110-2。第一鳍式图案110的第二部分110-2可以围绕第一鳍式图案110的第一部分110-1沿着第一方向X1设置在两侧上。
场绝缘膜105形成在基底100上并且可以围绕第一鳍式图案110设置。由于场绝缘膜105形成为围绕第一鳍式图案110的一部分，所以第一鳍式图案110的一部分可以从场绝缘膜105的顶表面向上突出。第一鳍式图案110可以通过场绝缘膜105限定。
场绝缘膜105可以为例如氧化物膜、氮化物膜、氮氧化物膜和/或它们的组合。
将参照图4至图6来详细描述第一鳍式图案110和场绝缘膜105。
第一栅电极210可以形成为沿着第二方向Y1延伸并且可以与第一鳍式图案110交叉。第一栅电极210可以设置在第一鳍式图案110和场绝缘膜105上。第一栅电极210可以形成在第一鳍式图案110的第一部分110-1上。
由于第一栅电极210形成在场绝缘膜105上，所以第一栅电极210的底表面可以沿着场绝缘膜105的轮廓形成，即，第一栅电极210的底表面可以沿着场绝缘膜105的顶表面的轮廓形成。
第一栅电极210可以包括金属层MG1、MG2。如所示出的，第一栅电极210可以通过层叠两层或两层以上的金属层MG1、MG2来形成。第一金属层MG1用来执行功函数调节，第二金属层MG2用来填充由第一金属层MG1形成的空间。例如，第一金属层MG1可以包含TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN、和/或它们的组合中的至少一种，但不限于此。此外，例如，第二金属层MG2可以包含W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe、和/或金属合金中的至少一种，但不限于此。
例如，第一栅电极210可以通过替换工艺或后栅工艺形成，但不限于此。
栅极绝缘膜211、212可以形成在第一鳍式图案110和第一栅电极210之间。栅极绝缘膜211、212可以包括界面膜211和高介电常数绝缘膜212。
可以通过使第一鳍式图案110的一部分氧化来形成界面膜211。界面膜211可以沿着从场绝缘膜105的顶表面向上突出的第一鳍式图案110的轮廓来形成。当第一鳍式图案110是包含硅的硅鳍式图案时，界面膜211可以包括氧化硅膜。
在图3中，界面膜211示出为没有沿着场绝缘膜105的顶表面形成，但不限于此。基于界面膜211的形成方法，界面膜211可以沿着场绝缘膜105的顶表面形成。
另一方面，即使在场绝缘膜105包含氧化硅的情况下，当场绝缘膜105中包含的氧化硅的物理性质与界面膜211中包含的氧化硅膜的物理性质不同时，界面膜211也可以沿着场绝缘膜105的顶表面形成。
高介电常数绝缘膜212可以形成在界面膜211和第一栅电极210之间。高介电常数绝缘膜212可以沿着从场绝缘膜105的顶表面向上突出的第一鳍式图案110的轮廓形成。此外，高介电常数绝缘膜212可以形成在第一栅电极210和场绝缘膜105之间。
例如，高介电常数绝缘膜212可以包含氮氧化硅、氮化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和/或铌酸铅锌中的一种或多种，但不限于此。
栅极分隔件215可以设置在沿第二方向Y1延伸的第一栅电极210的侧壁上。栅极分隔件215可以包含例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、和/或它们的组合中的至少一种。
源极/漏极115可以在第一栅电极210的两侧上形成在第一鳍式图案110上。
例如，源极/漏极115可以形成在第一鳍式图案110的第二部分110-2上。
源极/漏极115可以包括通过外延工艺形成的外延层115e。源极/漏极115可以为例如升高的源极/漏极。外延层115e可以填充形成在第一鳍式图案110的第二部分110-2中的凹进110r。
外延层115e的外围表面可以具有各种形状。例如，外延层115e的外围表面可以具有菱形、圆形和矩形中的至少一种。在图4中，菱形(或五边形或六边形)示出为示例。
当根据本发明构思的实施例的半导体器件1为PMOS晶体管时，外延层115e可以包含压应力材料。例如，压应力材料可以为晶格常数大于Si的材料，例如，可以为SiGe。例如，压应力材料可以通过对第一鳍式图案110施加压应力来改善沟道区域的载流子的迁移率。
相反，当根据本发明构思的实施例的半导体器件1是NMOS晶体管时，外延层115e可以包含张应力材料。例如，当第一鳍式图案110是硅时，外延层115e可以为晶格常数小于硅的材料(例如，SiC)。例如，张应力材料可以通过对第一鳍式图案110施加张应力来改善沟道区域的载流子的迁移率。
层间绝缘膜190可以覆盖第一鳍式图案110、源极/漏极115、第一栅电极210等。层间绝缘膜190可以形成在场绝缘膜105上。
例如，层间绝缘膜190可以包含氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的低介电常数材料中的至少一种。例如，低介电常数材料可以包括FOX(可流动氧化物)、TOSZ(东燃硅氮烷)、USG(未掺杂的氧化硅玻璃)、BSG(硼氧化硅玻璃)、PSG(磷氧化硅玻璃)、BPSG(硼磷氧化硅玻璃)、PETEOS(等离子体增强正硅酸乙酯)、FSG(氟化硅酸盐玻璃)、CDO(碳掺杂的氧化硅)、干凝胶、气凝胶、非晶氟化碳、OSG(有机硅酸盐玻璃)、聚对二甲苯、BCB(二苯并环丁烯)、SiLK、聚酰亚胺、多孔聚合物材料和/或它们的组合，但不限于此。
同时，参照图1、图5和图6，第一鳍式图案110可以通过具有第一深度D1的第一浅沟槽ST1限定，第一有源区域ACT1可以通过具有比第一浅沟槽ST1深的第二深度D2的深沟槽DT限定。
在根据本发明构思的第一实施例的半导体器件1中，第一浅沟槽ST1和深沟槽DT可以设置在第一鳍式图案110的两侧上。
第一浅沟槽ST1和深沟槽DT可以设置为彼此直接相邻。这里，表述“彼此直接相邻”的意思是在深沟槽DT和第一浅沟槽ST1之间没有设置具有第一深度的另一浅沟槽。
场绝缘膜105可以形成为填充第一浅沟槽ST1的一部分和深沟槽DT的一部分。
第一鳍式图案110可以包括彼此面对的第一侧壁110a和第二侧壁110b。
如图5中所示，当形成在第一有源区域ACT1中的鳍式图案的数量为一时，第一鳍式图案110的第一侧壁110a和第一鳍式图案110的第二侧壁110b中的每个可以通过第一浅沟槽ST1的底部连接到深沟槽DT。
场绝缘膜105可以接触第一鳍式图案110的一部分。第一鳍式图案110的第一侧壁110a的一部分和第一鳍式图案110的第二侧壁110b的一部分可以接触场绝缘膜105。
第一鳍式图案110的第一侧壁110a与场绝缘膜105的顶表面接触的点可以为第一点C1，第一鳍式图案110的第二侧壁110b与场绝缘膜105的顶表面接触的点可以为第二点C2。第一鳍式图案110的第一侧壁110a包括第一点C1，第一鳍式图案110的第二侧壁110b包括第二点C2。
第一鳍式图案110的低于第一点C1和第二点C2的部分与场绝缘膜105接触，第一鳍式图案110的高于第一点C1和第二点C2的部分不与场绝缘膜105接触。
场绝缘膜105可以包括位于第一鳍式图案110的一侧上的第一区域106和位于第一鳍式图案110的另一侧上的第二区域107。换而言之，场绝缘膜105的第一区域106可以与第一鳍式图案110的第一侧壁110a接触，场绝缘膜105的第二区域107可以与第一鳍式图案110的第二侧壁110b接触。
第一鳍式图案110的第一侧壁110a与场绝缘膜105的顶表面接触的点C1可以为第一鳍式图案110与场绝缘膜105的第一区域106的顶表面接触的点。第一鳍式图案110的第二侧壁110b与场绝缘膜105的顶表面接触的点C2可以为第一鳍式图案110与场绝缘膜105的第二区域107的顶表面接触的点。
在根据本发明构思的第一实施例的半导体器件中，场绝缘膜105的第一区域106的顶表面可以包括高于点C1的部分，第一鳍式图案110的第一侧壁110a与场绝缘膜105的顶表面在点C1接触。
更具体地，场绝缘膜105的第一区域106的顶表面可以包括低于和高于点C1的部分，第一鳍式图案110的第一侧壁110a与场绝缘膜105的顶表面在点C1接触。
场绝缘膜105的第一区域106可以包括第一部分106a和第二部分106b。场绝缘膜105的第一区域106的第一部分106a可以为低于第一鳍式图案110的第一侧壁110a与场绝缘膜105的顶表面接触的点C1的部分，场绝缘膜105的第一区域106的第二部分106b可以为比第一鳍式图案110的第一侧壁110a与场绝缘膜105的顶表面接触的点C1高的部分。
如图5中所示，场绝缘膜105的第一区域106的第一部分106a可以比场绝缘膜105的第一区域106的第二部分106b靠近第一鳍式图案110的第一侧壁110a。即，场绝缘膜105的第一区域106的第一部分106a可以位于第一鳍式图案110和场绝缘膜105的第一区域106的第二部分106b之间。
场绝缘膜105的第一区域106的作为比第一鳍式图案110的第一侧壁110a的第一点C1高的部分的第二部分106b的顶表面可以与限定第一有源区域ACT1的深沟槽DT叠置。深沟槽DT可以位于场绝缘膜105的第一区域106的第二部分106b下面。
随着远离第一鳍式图案110的第一侧壁110a与场绝缘膜105的顶表面接触的点C1，场绝缘膜105的第一区域106的顶表面可以接近基底100的顶表面，然后可以与基底100的顶表面分离。
更具体地讲，在第一鳍式图案110的第一侧壁110a上与第一点C1分隔开第一距离L1的位置处，从第一浅沟槽ST1的底部到场绝缘膜105的第一区域106的顶表面的高度可以为第一高度h21。此外，在第一鳍式图案110的第一侧壁110a上与第一点C1分隔开第二距离L2的位置处，从第一浅沟槽ST1的底部到场绝缘膜105的第一区域106的顶表面的高度可以为第二高度h22。
此时，第一高度h21和第二高度h22可以低于从第一浅沟槽ST1的底部到第一鳍式图案110的第一侧壁110a上的第一点C1的高度。另外，第一高度h21可以大于h22。
此外，在第一鳍式图案110的第一侧壁110a上与第一点C1分隔开第三距离L3的位置处，从第一浅沟槽ST1的底部到场绝缘膜105的第一区域106的顶表面的高度可以为第三高度h23。从第一浅沟槽ST1的底部到场绝缘膜105的第一区域106的顶表面的最上部分的高度可以为第四高度h24。
此时，第三高度h23和第四高度h24可以高于从第一浅沟槽ST1的底部到第一鳍式图案110的第一侧壁110a上的第一点C1的高度。即，第三高度h23和第四高度h24可以大于第一高度h21和第二高度h22。
另外，从第一浅沟槽ST1的底部到场绝缘膜105的第一区域106的顶表面的最上部分的高度h24低于由第一深度D1的第一浅沟槽ST1限定的第一鳍式图案110的高度。
在第一栅电极210与第一鳍式图案110交叉的区域中，从第一浅沟槽ST1的底部到场绝缘膜105的第一区域106的顶表面的最上部分的高度h24低于从第一浅沟槽ST1的底部到第一鳍式图案110的最上部分的高度D1。
在根据本发明构思的第一实施例的半导体器件中，场绝缘膜105的第二区域107的顶表面可以包括比第一鳍式图案110的第二侧壁110b与场绝缘膜105的顶表面接触的点C2高的部分。
更具体地讲，场绝缘膜的第二区域107的顶表面可以包括低于和高于第一鳍式图案110的第二侧壁110b与场绝缘膜105的顶表面接触的点C2的部分。
场绝缘膜105的第二区域107的低于第一鳍式图案110的第二侧壁110b上的第二点C2的顶表面可以比场绝缘膜105的第二区域107的高于第一鳍式图案110的第二侧壁110b上的第二点C2的顶表面靠近第一鳍式图案110。即，场绝缘膜105的第二区域107的低于第一鳍式图案110的第二侧壁110b上的第二点C2的顶表面可以位于第一鳍式图案110和场绝缘膜105的第二区域107的比第一鳍式图案110的第二侧壁110b上的第二点C2高的顶表面之间。
随着远离第一鳍式图案110的第二侧壁110b与场绝缘膜105的顶表面接触的点C2，场绝缘膜105的第二区域107的顶表面可以接近基底100的顶表面，然后可以与基底100的顶表面分离。
此外，场绝缘膜105的第二区域107的作为比第一鳍式图案110的第二侧壁110b的第二点C2高的部分的顶表面可以与限定第一有源区域ACT1的深沟槽DT叠置。
参照图1、图3和图4，在与第一栅电极210叠置的场绝缘膜105中，场绝缘膜105的顶表面可以包括高于和低于场绝缘膜105的顶表面与第一鳍式图案110的第一部分110-1接触的点的部分。
此外，在不与第一栅电极210叠置的场绝缘膜105中，场绝缘膜105的顶表面可以包括高于和低于场绝缘膜105的顶表面与第一鳍式图案110的第二部分110-2接触的点的部分。
不与第一栅电极210叠置的场绝缘膜105可以位于源极/漏极115的沿着第二方向Y1的两侧上。在一些实施例中，不与第一栅电极210叠置的场绝缘膜105可以为第一鳍式图案110的第二部分110-2沿着第二方向Y1延伸以与场绝缘膜105交叉的区域。
在根据本发明构思的第一实施例的半导体器件中，与第一栅电极210叠置的场绝缘膜105的顶表面和不与第一栅电极210叠置的场绝缘膜105的顶表面中的每个可以包括高于和低于场绝缘膜105的顶表面与第一鳍式图案110接触的点的部分。
此外，参照图3和图5，第一栅电极210的底表面可以沿着场绝缘膜105的顶表面形成。由于场绝缘膜105的顶表面包括比场绝缘膜105的顶表面与第一鳍式图案110接触的点高的部分以及比场绝缘膜105的顶表面与第一鳍式图案110接触的点低的部分，所以第一栅电极210的底表面也沿着场绝缘膜105的顶表面的轮廓形成。
第一栅电极210可以包括从第一鳍式图案110的第一侧壁110a顺序设置的第一部分210a和第二部分210b。
第一栅电极210的第一部分210a可以形成在场绝缘膜105的第一区域106的第一部分106a上，第一栅电极210的第二部分210b可以形成在场绝缘膜105的第一区域106的第二部分106b上。
从第一栅电极210的顶表面到场绝缘膜105的第一区域106的第一部分106a的顶表面的最下部的深度h11比从第一栅电极210的顶表面到场绝缘膜105的第一区域106的第二部分106b的顶表面的深度h12深。
在根据本发明构思的第一实施例的半导体器件中，第一栅电极210的第一部分210a的厚度h11比第一栅电极210的第二部分210b的厚度厚。即，第一栅电极210的在靠近第一鳍式图案110的侧壁110a、110b的点处的厚度可以比第一栅电极210的在远离第一鳍式图案110的侧壁110a、110b的点处的厚度厚。
由于比第一鳍式图案110与场绝缘膜105的顶表面接触的点高的场绝缘膜105形成在第一鳍式图案110的至少一侧上，所以可以改善半导体器件的隔离特性。
图7是用于解释根据本发明构思的第二实施例的半导体器件的图。为了便于解释，将主要描述与利用图1至图6的描述的区别。
供参考，图7是从沿着图1的线B-B截取的剖视图去除了第一栅电极的图。
参照图7，根据本发明构思的第二实施例的半导体器件2还可以包括突出结构PRT。
突出结构PRT形成为从第一浅沟槽ST1的底部突出，并且可以形成为低于场绝缘膜105的顶表面。突出结构PRT可以位于第一浅沟槽ST1和深沟槽DT之间的边界处。
在图7中，突出结构PRT示出为邻近第一鳍式图案110的第一侧壁110a形成，但不限于此。
即，当然，突出结构PRT可以形成在第一鳍式图案110的两侧上。
图8是用于解释根据本发明构思的第三实施例的半导体器件的图。图9是用于解释根据本发明构思的第四实施例的半导体器件的图。为了便于描述，将主要描述与利用图1至图6的描述的区别。
供参考，图8和图9可以是沿着图1的线C-C截取的图。
参照图8，在根据本发明构思的第三实施例的半导体器件3中，场绝缘膜105的顶表面可以低于场绝缘膜105的顶表面与第一鳍式图案110接触的点。
更具体地讲，在不与第一栅电极210叠置的场绝缘膜105中，场绝缘膜105的顶表面可以低于场绝缘膜105的顶表面与第一鳍式图案110的第二部分110-2接触的点。
位于源极/漏极115的两侧上的场绝缘膜105的顶表面可以低于场绝缘膜105的顶表面与第一鳍式图案110接触的点。
此外，在第一鳍式图案110的第二部分110-2沿着第二方向Y1延伸以与场绝缘膜105交叉的区域中，场绝缘膜105的顶表面低于场绝缘膜105的顶表面与第一鳍式图案110的第二部分110-2接触的点。因此，随着远离第一鳍式图案110的第二部分110-2与场绝缘膜105的顶表面接触的点C2，能够接近基底100的顶表面。
参照图9，在根据本发明构思的第四实施例的半导体器件4中，源极/漏极115可以包括沿着从场绝缘膜105的顶表面突出的第一鳍式图案110的轮廓形成的外延层115e。
图10是用于解释根据本发明构思的第五实施例的半导体器件的图。为了便于解释，将主要描述与利用图1至图6的描述的区别。
供参考，图10是从沿着图1的线B-B截取的剖视图去除了第一栅电极的图。
参照图10，在根据本发明构思的第五实施例的半导体器件5中，在第一鳍式图案110的两侧上可以不形成比第一浅沟槽ST1深的深沟槽(图3中的DT)。
即，第一鳍式图案110的第一侧壁110a和第一鳍式图案110的第二侧壁110b中的每个可以不连接到深沟槽DT。
在一些实施例中，第一鳍式图案110的第一侧壁110a和第一鳍式图案110的第二侧壁110b中的一个侧壁可以连接到深沟槽DT，第一鳍式图案110的第一侧壁110a和第一鳍式图案110的第二侧壁110b中的另一个侧壁可以不连接到深沟槽DT。
图11是用于解释根据本发明构思的第六实施例的半导体器件的图。为了便于解释，将主要描述与利用图10的描述的区别。
参照图11，在根据本发明构思的第六实施例的半导体器件6中，场绝缘膜105的第一区域106的顶表面可以高于第一鳍式图案110的第一侧壁110a与场绝缘膜105的顶表面接触的点C1。
此外，场绝缘膜105的第二区域107的顶表面可以高于第一鳍式图案110的第二侧壁110b与场绝缘膜105的顶表面接触的点C2。
场绝缘膜105的第一区域106的顶表面和场绝缘膜105的第二区域107的顶表面仅高于第一鳍式图案110与场绝缘膜105的顶表面接触的点，第一区域106的顶表面和第二区域107的顶表面可以不包括比第一鳍式图案110与场绝缘膜105的顶表面接触的点低的部分。
在一些实施例中，场绝缘膜105的第一区域106的顶表面和场绝缘膜105的第二区域107的顶表面可以包括高于和低于第一鳍式图案110与场绝缘膜105的顶表面接触的点的部分。即，场绝缘膜105的第一区域106的顶表面的轮廓可以与场绝缘膜105的第二区域107的顶表面的轮廓不同。
图12是用于解释根据本发明构思的第七实施例的半导体器件的布局图。图13是沿着图12的线D-D截取的剖视图。为了便于解释，将主要描述与利用图1至图6的描述的区别。另外，除了第一栅电极、第二栅电极等之外，图13示出了鳍式图案和场绝缘膜。
参照图12和图13，可以通过具有第二深度的深沟槽DT来限定彼此分开的第一有源区域ACT1和第二有源区域ACT2。
第一鳍式图案110和第二鳍式图案120可以形成在第一有源区域ACT1内。第一鳍式图案110和第二鳍式图案120可以通过具有比第二深度的深沟槽DT浅的第一深度的第一浅沟槽ST1来限定。
图12示出了两个鳍式图案形成在第一有源区域ACT1内，但不限于此。还可以在第一有源区域ACT1内在第一鳍式图案110和第二鳍式图案120之间形成鳍式图案。
然而，为了便于解释，描述了两个鳍式图案110、120形成在第一有源区域ACT1上。
在根据本发明构思的第七实施例的半导体器件中，第一鳍式图案110和第二鳍式图案120可以彼此相邻。
表述“鳍式图案彼此相邻”的意思是在第一鳍式图案110和第二鳍式图案120之间没有设置由第一浅沟槽ST1限定的鳍式图案。
通过第一浅沟槽ST1彼此分开的第一鳍式图案110和第二鳍式图案120可以形成为彼此分隔开第四距离P1。
此外，在根据本发明构思的第七实施例的半导体器件中，第一鳍式图案110可以为位于第一有源区域ACT1的最外部中的鳍式图案。
这里，表述“位于最外部中”的意思是在限定第一有源区域ACT1的深沟槽DT和第一鳍式图案110之间没有设置由第一浅沟槽ST1限定的鳍式图案。换而言之，第一鳍式图案110可以与具有第二深度的深沟槽DT直接相邻。
第三鳍式图案130可以形成在第二有源区域ACT2内。第三鳍式图案130可以由具有比第二深度的深沟槽DT浅的第三深度的第二浅沟槽ST2来限定。
如图12中所示，可以在第二有源区域ACT2中形成一个鳍式图案130(即，单鳍结构)。然而，与示出的构造不同，可以在第二有源区域ACT2内形成两个或两个以上鳍式图案(即，双鳍结构或多鳍结构)。
限定第三鳍式图案130的第二浅沟槽ST2可以设置为与限定第二有源区域ACT2的深沟槽DT直接相邻。即，在根据本发明构思的第七实施例的半导体器件中，第三鳍式图案130可以为位于第二有源区域ACT2的最外部中的鳍式图案。
另外，在根据本发明构思的第七实施例的半导体器件中，第一鳍式图案110和第三鳍式图案130可以彼此直接相邻。只有深沟槽DT位于第一鳍式图案110和第三鳍式图案130之间，在第一鳍式图案110和第三鳍式图案130之间可以不设置其它鳍式图案。
彼此直接相邻的第一鳍式图案110和第三鳍式图案130可以形成为彼此分隔开第五距离P2。
第一鳍式图案110可以在一侧上与第二鳍式图案120直接相邻，并且可以在另一侧上与第三鳍式图案130直接相邻。
第一鳍式图案110和第二鳍式图案120之间的距离P1可以与第一鳍式图案110和第三鳍式图案130之间的距离P2不同。在根据本发明构思的第七实施例的半导体器件中，第一鳍式图案110和第二鳍式图案120之间的距离P1可以小于第一鳍式图案110和第三鳍式图案130之间的距离P2。
场绝缘膜105可以形成为填充第一浅沟槽ST1的一部分、第二浅沟槽ST2的一部分和深沟槽DT的一部分。
第一栅电极210可以形成为与第一鳍式图案110和第二鳍式图案120交叉，第二栅电极220可以形成为与第三鳍式图案130交叉。
在图12中，尽管第一栅电极210和第二栅电极220示出为彼此分开，但是这仅是为了便于解释，而不限于此。理所当然地，第一栅电极210和第二栅电极220是彼此连接的栅电极。
第一鳍式图案110和第二鳍式图案120可以彼此直接相邻，从而与第一鳍式图案110的第二侧壁110b接触的场绝缘膜105的第二区域107设置在第一鳍式图案110和第二鳍式图案120之间。第一鳍式图案110和第三鳍式图案130可以彼此直接相邻，从而与第一鳍式图案110的第一侧壁110a接触的场绝缘膜105的第一区域106设置在第一鳍式图案110和第三鳍式图案130之间。
在根据本发明构思的第七实施例的半导体器件中，场绝缘膜105的第一区域106的顶表面可以包括比第一鳍式图案110的第一侧壁110a与场绝缘膜105的顶表面接触的点C1高的部分。然而，场绝缘膜105的第二区域107的顶表面可以低于第一鳍式图案110的第二侧壁110b与场绝缘膜105的顶表面接触的点C2。
场绝缘膜105的第一区域106的顶表面可以包括低于和高于第一鳍式图案110的侧壁110a与场绝缘膜105的顶表面接触的点C1的部分。然而，场绝缘膜105的第二区域107的顶表面可以不包括高于第一鳍式图案110与场绝缘膜105的顶表面接触的点C2的部分。
在另一方面，从第一浅沟槽ST1的底部到场绝缘膜105的第一区域106的顶表面的最上部分的高度可以为第四高度h24。
另外，从第一浅沟槽ST1的底部到场绝缘膜105的顶表面与第一鳍式图案110接触的点C1、C2的高度可以为第五高度h25。此时，从第一浅沟槽ST1的底部到场绝缘膜105的顶表面与第一鳍式图案110接触的点C1、C2的高度h25可以基本上等于从第一浅沟槽ST1的底部到场绝缘膜105的第二区域107的顶表面的最上部分的高度。
在根据本发明构思的第七实施例的半导体器件中，从第一浅沟槽ST1的底部到场绝缘膜105的第一区域106的顶表面的最上部分的高度h24可以高于从第一浅沟槽ST1的底部到场绝缘膜105的第二区域107的顶表面的最上部分的高度h25。
当第一鳍式图案110和第二鳍式图案120之间的距离P1小于第一鳍式图案110和第三鳍式图案130之间的距离P2时，从第一浅沟槽ST1的底部到场绝缘膜105的第一区域106的顶表面的最上部分的高度h24可以高于从第一浅沟槽ST1的底部到场绝缘膜105的第二区域107的顶表面的最上部分的高度。
此外，第一鳍式图案110和第三鳍式图案130之间的场绝缘膜105的顶表面可以包括低于和高于从第一浅沟槽ST1的底部到场绝缘膜105的顶表面与第一鳍式图案110接触的点C1的高度h25的部分。
同时，第一鳍式图案110和第二鳍式图案120之间的场绝缘膜105的顶表面可以低于从第一浅沟槽ST1的底部到场绝缘膜105的顶表面与第一鳍式图案110接触的点C2的高度h25。
如图13中所示，当深沟槽DT设置在第一鳍式图案110和第三鳍式图案130之间时，高于第一鳍式图案110与场绝缘膜105的顶表面接触的点C1的场绝缘膜105的顶表面可以与深沟槽DT叠置。
在第一鳍式图案110和第二鳍式图案120之间与第一浅沟槽ST1叠置的场绝缘膜105中，场绝缘膜105的顶表面可以低于第一鳍式图案110与场绝缘膜105的顶表面接触的点C2。
又一方面，场绝缘膜105的第一区域106的顶表面可以包括朝向第一浅沟槽ST1的底部呈凹形的部分。场绝缘膜105的第一区域106的朝向第一浅沟槽ST1的底部呈凹形的顶表面可以与深沟槽DT叠置。
场绝缘膜105的第二区域107的顶表面可以具有朝向第一浅沟槽ST1的底部呈凸形的形状。
图14是用于解释根据本发明构思的第八实施例的半导体器件的图。为了便于解释，将主要描述与利用图12和图13的描述的区别。
供参考，图14是从沿着图12的线D-D截取的剖视图去除了第一栅电极和第二栅电极的图。
参照图14，在根据本发明构思的第八实施例的半导体器件8中，可以不形成限定第一有源区域ACT1和第二有源区域ACT2的深沟槽(图13中的DT)。
限定第一鳍式图案110的第一浅沟槽ST1和限定第三鳍式图案130的第二浅沟槽ST2可以为基本相同的沟槽。
图15是用于解释根据本发明构思的第九实施例的半导体器件的布局图。图16是沿着图15的线E-E和线F-F截取的剖视图。
参照图15和图16，根据本发明构思的第九实施例的半导体器件9可以包括场绝缘膜105、第四鳍式图案140、第五鳍式图案150、第六鳍式图案160、第七鳍式图案170、第三栅电极230和第四栅电极240。
基底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以为彼此分隔开的区域，并且可以为彼此连接的区域。
第四鳍式图案140和第五鳍式图案150可以形成在基底100的第一区域I中。第四鳍式图案140和第五鳍式图案150中的每个可以沿着第三方向X2延伸。
第四鳍式图案140和第五鳍式图案150可以由具有第四深度的第三浅沟槽ST3限定。另外，在第四鳍式图案140和第五鳍式图案150之间可以不形成比第四深度深的沟槽。
第四鳍式图案140和第五鳍式图案150可以形成为彼此直接相邻。第四鳍式图案140和第五鳍式图案150可以形成为彼此分隔开第三距离P3。
第六鳍式图案160和第七鳍式图案170可以形成在基底100的第二区域II中。第六鳍式图案160和第七鳍式图案170中的每个可以沿着第五方向X3延伸。
第六鳍式图案160和第七鳍式图案170可以形成为彼此直接相邻。第六鳍式图案160和第七鳍式图案170可以形成为彼此分隔开第四距离P4。
第六鳍式图案160和第七鳍式图案170可以由具有第五深度的第四浅沟槽ST4限定。另外，在第六鳍式图案160和第七鳍式图案170之间可以不形成比第五深度深的沟槽。
在根据本发明构思的第九实施例的半导体器件中，第四鳍式图案140和第五鳍式图案150之间的距离P3可以大于第六鳍式图案160和第七鳍式图案170之间的距离P4。
第三栅电极230可以形成为沿着第四方向Y2延伸并且与第四鳍式图案140和第五鳍式图案150交叉。第四栅电极240可以形成为沿着第六方向Y3延伸并且与第六鳍式图案160和第七鳍式图案170交叉。
一些实施例提供了，第四鳍式图案140和第五鳍式图案150中的每个可以与不同的栅电极交叉，第六鳍式图案160和第七鳍式图案170中的每个可以与不同的栅电极交叉。
由于第四鳍式图案140、第五鳍式图案150、第六鳍式图案160、第七鳍式图案170的描述可以与上述第一鳍式图案110的描述基本相同，因此将不提供这些鳍式图案的描述。此外，由于第三栅电极230和第四栅电极240的描述可以基本上等于上述第一栅电极210，因此将不提供上述栅电极的描述。
场绝缘膜105可以形成为填充第三浅沟槽ST3的一部分和第四浅沟槽ST4的一部分。即，场绝缘膜105可以分别覆盖第四鳍式图案140、第五鳍式图案150、第六鳍式图案160、第七鳍式图案170的一部分。
在根据本发明构思的第九实施例的半导体器件中，在第四鳍式图案140和第五鳍式图案150之间，场绝缘膜105的顶表面可以包括高于场绝缘膜105的顶表面与第四鳍式图案140和第五鳍式图案150接触的点的部分。
同时，在第六鳍式图案160和第七鳍式图案170之间，场绝缘膜105的顶表面可以低于场绝缘膜105的顶表面与第六鳍式图案160和第七鳍式图案170接触的点。
此外，在第四鳍式图案140和第五鳍式图案150之间，场绝缘膜105可以包括第一部分105a和第二部分105b。
更具体地讲，场绝缘膜105的第一部分105a的顶表面可以低于场绝缘膜105的顶表面与第四鳍式图案140和第五鳍式图案150接触的点。场绝缘膜105的第二部分105b的顶表面可以高于场绝缘膜105的顶表面与第四鳍式图案140和第五鳍式图案150接触的点。
如图16中所示，场绝缘膜105的第一部分105a可以设置在场绝缘膜105的第二部分105b的两侧上。
图17是用于解释根据本发明构思的第十实施例的半导体器件的图。为了便于解释，将主要描述与利用图15和图16的描述的区别。
参照图17，在根据本发明构思的第十实施例的半导体器件10中，第四鳍式图案140可以由具有第四深度的第三浅沟槽ST3限定，第五鳍式图案150可以由具有第六深度的第五浅沟槽ST5限定。
具有比第四深度和第六深度深的第二深度的深沟槽DT可以形成在第四鳍式图案140和第五鳍式图案150之间。第三浅沟槽ST3和第五浅沟槽ST5中的每个可以设置为与深沟槽DT直接相邻。
场绝缘膜105可以形成为部分填充深沟槽DT。
在根据本发明构思的第十实施例的半导体器件中，场绝缘膜105的第二部分105b的顶表面可以与深沟槽DT叠置。
图18是用于解释根据本发明构思的第十一实施例的半导体器件的图。为了便于解释，将主要描述与利用图15和图16的描述的区别。
参照图18，在根据本发明构思的第十一实施例的半导体器件11中，在第六鳍式图案160和第七鳍式图案170之间，场绝缘膜105的顶表面可以包括高于场绝缘膜105的顶表面与第六鳍式图案160和第七鳍式图案170接触的点的部分。
在第四鳍式图案140和第五鳍式图案150之间，从场绝缘膜105的顶表面与第四鳍式图案140和第五鳍式图案150接触的点到场绝缘膜105的最上部分的高度可以为第六高度h31。
此外，在第六鳍式图案160和第七鳍式图案170之间，从场绝缘膜105的顶表面与第六鳍式图案160和第七鳍式图案170接触的点到场绝缘膜105的最上部分的高度可以为第七高度h32。
在根据本发明构思的第十一实施例的半导体器件中，第六高度h31可以与第七高度h32不同。即，当第四鳍式图案140和第五鳍式图案150之间的距离P3与第六鳍式图案160和第七鳍式图案170之间的距离P4不同时，第六高度h31可以与第七高度h32不同。
例如，当第四鳍式图案140和第五鳍式图案150之间的距离P3大于第六鳍式图案160和第七鳍式图案170之间的距离P4时，第六高度h31可以大于第七高度h32。
图19是用于解释根据本发明构思的第十二实施例的半导体器件的图。为了便于解释，将主要描述与利用图18的描述的区别。
参照图19，在根据本发明构思的第十二实施例的半导体器件中，可以通过具有第四深度的第三浅沟槽ST3限定第四鳍式图案140，可以通过具有第六深度的第五浅沟槽ST5限定第五鳍式图案150。
此外，具有比第四深度和第六深度深的第二深度的深沟槽DT可以形成在第四鳍式图案140和第五鳍式图案150之间。第三浅沟槽ST3和第五浅沟槽ST5中的每个可以设置为与深沟槽DT直接相邻。
场绝缘膜105可以形成为部分地填充深沟槽DT。
在场绝缘膜105的顶表面中，比场绝缘膜105的顶表面与第四鳍式图案140和第五鳍式图案150接触的点高的部分可以与深沟槽DT叠置。
图20是用于解释根据本发明构思的第十三实施例的半导体器件的图。为了便于解释，将主要描述与利用图19的描述的区别。
参照图20，可以通过具有第五深度的第四浅沟槽ST4限定第六鳍式图案160，可以通过具有第七深度的第六浅沟槽ST6限定第七鳍式图案170。
具有比第五深度和第七深度深的第二深度的深沟槽DT可以形成在第六鳍式图案160和第七鳍式图案170之间。第四浅沟槽ST4和第六浅沟槽ST6中的每个可以设置为与深沟槽DT直接相邻。
在场绝缘膜105的顶表面中，比场绝缘膜105的顶表面与第六鳍式图案160和第七鳍式图案170接触的点高的部分可以与深沟槽DT叠置。
图21是包括根据本发明构思的实施例的半导体器件的SoC系统的框图。
参照图21，SoC系统1000包括应用处理器1001和DRAM 1060。
应用处理器1001可以包括中央处理单元1010、多媒体系统1020、总线1030、存储系统1040和外围电路1050。
中央处理单元1010可以执行驱动SoC系统1000所需的操作。在本发明构思的一些实施例中，中央处理单元1010可以通过包括多个核的多核环境组成。
多媒体系统1020可以用来在SoC系统1000中执行各种多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、照相系统、后处理器等。
总线1030可以用来执行中央处理单元1010、多媒体系统1020、存储系统1040和外围电路1050的交互数据通信。在本发明构思的一些实施例中，总线1030可以具有多层结构。尤其是，作为多级互连总线1030的示例，可以使用多层AHB(多层先进高性能总线)或多层AXI(多层先进可扩展接口)，但本公开不限于此。
存储系统1040可以提供应用处理器1001连接到外部存储器(例如，DRAM 1060)来执行高速操作的必要环境。在本发明构思的一些实施例中，存储系统1040可以包括用于控制外部存储器(例如，DRAM 1060)的另一控制器(例如，DRAM控制器)。
外围电路1050可以提供SoC系统1000平稳地连接到外部装置(例如，主板)的必要环境。因此，外围电路1050可以设置有将外部装置兼容地连接到SoC系统1000的各种接口。
DRAM 1060可以用作操作应用处理器1001所需的操作存储器。在本发明构思的一些实施例中，如所示出的，DRAM1060可以设置在应用处理器1001外部。具体地，DRAM 1060和应用处理器1001可以以PoP(封装件层叠)形式封装。
SoC系统1000的至少一个组件可以包括至少一个根据本发明构思的上述实施例的半导体器件。
图22是包括根据本发明构思的实施例的半导体器件的电子系统的框图。
参照图22，根据本发明构思的实施例的电子系统1100可以包括控制器1110、输入/输出装置(I/O)1120、存储装置1130、接口1140和总线1150。控制器1110、输入/输出装置1120、存储装置1130和/或接口1140可以经由总线1150结合到一起。总线1150对应于数据移动所经由的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和能够执行类似于这些元件的功能的逻辑元件中的至少一个。输入/输出装置1120可以包括小键盘、键盘、显示装置等。存储装置1130可以存储数据和/或指令字符。接口1140可以执行将数据传输到通信网络和/或从通信网络接收数据的功能。接口1140可以为有线和/或无线形式。例如，接口1140可以包括天线和/或有线和/或无线收发器。
尽管未示出，但是电子系统1100还可以包括高速DRAM和/或SDRAM作为用于改善控制器1110的操作的操作存储器。
根据本发明构思的上述实施例的半导体器件可以设置在存储装置1130内部或者可以设置为控制器1110、输入/输出装置(I/O)1120等的一部分。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中发送和/或接收信息的所有电子产品。
图23至图25是能够应用根据本发明构思的实施例的半导体器件的示例半导体系统。
图23是示出平板PC 1200的图，图24是示出膝上计算机1300的图，图25是示出智能电话1400的图。根据本发明构思的上述实施例的半导体器件可以用在平板PC 1200、膝上计算机1300、智能电话1400等中。
此外，本领域技术人员将清楚的是，根据本发明构思的上述实施例的半导体器件也能够应用于没有示出的其它集成电路装置。
即，尽管上面描述了平板PC 1200、膝上计算机1300和智能电话1400作为根据本实施例的半导体系统的示例，但是根据本实施例的半导体系统的示例不限于此。
在本发明构思的一些实施例中，可以通过计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码照相机、三维电视、数字自动记录仪、数字自动播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器等来实现半导体系统。
总结详细描述，本领域技术人员将理解的是，在基本上不脱离本发明构思的原理的情况下，可以对在此公开的实施例进行许多改变和修改。因此，本发明的公开的实施例仅是概括地和描述性地使用，而不是出于限制的目的。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
第一鳍式图案，通过第一沟槽限定并且包括第一侧壁和面对第一侧壁的第二侧壁；以及
场绝缘膜，包括与第一侧壁接触的第一区域和与第二侧壁接触的第二区域，并且部分地填充第一沟槽，
其中，第一侧壁具有与第一区域的顶表面接触的第一点，第二侧壁具有与第二区域的顶表面接触的第二点，
其中，第一区域的顶表面包括比第一侧壁的第一点高的部分。
2.根据权利要求1所述的半导体器件，其中，第二区域的顶表面包括比第二侧壁的第二点高的部分。
3.根据权利要求2所述的半导体器件，其中，在比第二侧壁的第二点高的部分与第一鳍式图案之间，第二区域的顶表面包括比第二侧壁的第二点低的部分。
4.根据权利要求1所述的半导体器件，其中，第一区域的顶表面包括低于第一侧壁的第一点的第一部分和高于第一侧壁的第一点的第二部分。
5.根据权利要求4所述的半导体器件，其中，第一区域的第一部分比第一区域的第二部分靠近第一鳍式图案。
6.根据权利要求1所述的半导体器件，其中，在与第一点分隔开第一距离的位置处，从第一沟槽的底部到第一区域的顶表面的高度为第一高度，
其中，在与第一点分隔开大于第一距离的第二距离的位置处，从第一沟槽的底部到第一区域的顶表面的高度为第二高度，
其中，在与第一点分隔开大于第二距离的第三距离的位置处，从第一沟槽的底部到第一区域的顶表面的高度为第三高度，
其中，第一高度和第二高度低于从第一沟槽的底部到第一点的高度，
其中，第三高度高于从第一沟槽的底部到第一点的高度。
7.根据权利要求1所述的半导体器件，所述半导体器件还包括与第一沟槽直接相邻的第二沟槽，
其中，第一沟槽的第一深度比第二沟槽的第二深度浅。
8.根据权利要求7所述的半导体器件，其中，在第一区域的顶表面中，比第一侧壁的第一点高的部分与第二沟槽叠置。
9.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第二鳍式图案，与第一鳍式图案直接相邻，第一区域设置在第二鳍式图案和第一鳍式图案之间；以及
第三鳍式图案，与第一鳍式图案直接相邻，第二区域设置在第三鳍式图案和第一鳍式图案之间，
其中，第一鳍式图案和第二鳍式图案之间的距离与第一鳍式图案和第三鳍式图案之间的距离不同，
其中，第二区域的顶表面低于第二侧壁的第二点。
10.根据权利要求9所述的半导体器件，其中，第一鳍式图案和第二鳍式图案之间的距离大于第一鳍式图案和第三鳍式图案之间的距离。
11.根据权利要求1所述的半导体器件，其中，从第一沟槽的底部到第一区域的最上部分的高度低于从第一沟槽的底部到第一鳍式图案的最上部分的高度。
12.根据权利要求1所述的半导体器件，所述半导体器件还包括在场绝缘膜上与第一鳍式图案交叉的栅电极。
13.一种半导体器件，所述半导体器件包括：
第一鳍式图案和第二鳍式图案，在基底上彼此分隔开第一距离并且彼此直接相邻；
第三鳍式图案和第四鳍式图案，在基底上彼此分隔开与第一距离不同的第二距离并且彼此直接相邻；
场绝缘膜，部分地覆盖基底上的第一鳍式图案至第四鳍式图案中的每个，
其中，在第一鳍式图案和第二鳍式图案之间，场绝缘膜的顶表面具有比场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点高的部分。
14.根据权利要求13所述的半导体器件，其中，在第三鳍式图案和第四鳍式图案之间，场绝缘膜的顶表面低于场绝缘膜的顶表面与第三鳍式图案和第四鳍式图案接触的点。
15.根据权利要求14所述的半导体器件，其中，第一距离大于第二距离。
16.根据权利要求13所述的半导体器件，其中，在第三鳍式图案和第四鳍式图案之间，场绝缘膜的顶表面具有比场绝缘膜的顶表面与第三鳍式图案和第四鳍式图案接触的点高的部分。
17.根据权利要求13所述的半导体器件，其中，在第一鳍式图案和第二鳍式图案之间，场绝缘膜的顶表面包括第一部分和第二部分，
其中，第一部分高于场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点，
其中，第二部分低于场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点。
18.一种半导体器件，所述半导体器件包括：
有源区域，通过具有第一深度的第一沟槽限定；
第一鳍式图案，在有源区域内通过具有比第一深度浅的第二深度的第二沟槽限定，并且与第一沟槽直接相邻；
第二鳍式图案，在有源区域内通过第二沟槽限定，并且与第一鳍式图案直接相邻；
场绝缘膜，填充第一沟槽的一部分和第二沟槽的一部分，
其中，在与第一沟槽叠置的区域中，从第二沟槽的底部到场绝缘膜的顶表面的最上部分的高度是第一高度，
其中，在与第一鳍式图案和第二鳍式图案之间的第二沟槽叠置的区域中，从第二沟槽的底部到场绝缘膜的顶表面的最上部分的高度是低于第一高度的第二高度。
19.根据权利要求18所述的半导体器件，其中，在与第一沟槽叠置的区域中，场绝缘膜的顶表面具有比场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点高的部分。
20.根据权利要求18所述的半导体器件，其中，在与第一鳍式图案和第二鳍式图案之间的第二沟槽叠置的区域中，场绝缘膜的顶表面低于场绝缘膜的顶表面与第一鳍式图案和第二鳍式图案接触的点。
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