KR20150086165A - 금속 게이트 구조물 및 그 제조 방법 - Google Patents
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Abstract
본 개시 내용은 제1 표면을 가지는 반도체 층, 및 반도체 층의 제1 표면 상부에 금속 게이트를 정의하는 층간 유전체(ILD)를 포함하는 반도체 구조물을 제공한다. 금속 게이트는 하이-k 유전체 층, 배리어 층, 및 일함수 금속 층을 포함한다. 금속 게이트의 측벽에서의 배리어 층의 제1 부분의 두께는 금속 게이트의 하부에서의 배리어 층의 두께보다 실질적으로 더 얇다. 본 개시 내용은 반도체 구조물을 제조하는 방법을 제공한다. 이 방법은 ILD에 금속 게이트 트렌치를 형성하는 단계, 금속 게이트 트렌치의 하부 및 측벽에 배리어 층을 형성하는 단계, 금속 게이트 트렌치의 측벽에서의 배리어 층의 제1 부분을 제거하는 단계, 및 배리어 층에 따르는 일함수 금속 층을 형성하는 단계를 포함한다.
Description
본 개시 내용은 반도체 구조물에서의 금속 게이트에 관한 것이다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하였다. IC 발전 동안, 기능 밀도(즉, 칩 면적당 상호연결된 디바이스들의 수)는 일반적으로 증가된 반면, 기하 형태 크기(geometry size)(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 구성요소(또는 라인)는 감소되었다. 이러한 미세화(scaling down) 공정은 일반적으로 생산 효율을 향상시키고 연관된 비용을 낮춤으로써 이점들을 제공한다. 이러한 미세화는 또한 IC의 가공 및 제조의 복잡도를 증가시켰고, 이 진보들이 실현되기 위해, IC 가공 및 제조에서 유사한 발전들이 필요하다. 트랜지스터의 크기가 감소함에 따라, 감소된 게이트 길이로 성능을 유지하기 위해서는 게이트 산화물의 두께가 감소되어야만 한다. 그렇지만, 게이트 누설을 감소시키기 위해, 더 큰 기술 노드들에서 사용되는 전형적인 게이트 산화물에 의해 제공되는 것과 동일한 유효 커패시턴스를 유지하면서 더 큰 물리적 두께를 가능하게 하는 고 유전 상수(하이-k(high-k)) 게이트 절연체 층들이 사용된다.
그에 부가하여, 기술 노드가 축소됨에 따라, 어떤 IC 설계들에서는, 감소된 특징부 크기로 디바이스 성능을 향상시키기 위해 전형적인 폴리실리콘 게이트 전극을 금속 게이트(MG) 전극으로 대체하는 것이 요망되었다. MG 전극을 형성하는 하나의 공정은 "게이트 라스트(gate last)" 공정이라고 하고, 이와 달리 다른 MG 전극 형성 공정은 "게이트 퍼스트(gate first)"라고 한다. "게이트 라스트" 공정은 게이트의 형성 후에 수행되어야만 하는 고온 처리를 비롯한 후속 공정들의 수의 감소를 가능하게 한다.
이와 같이, 기판 상에 형성된 각각의 NFET 및 PFET에 대한 상이하게 구성된 금속 게이트 구조물들을 제공하는 방법 및 반도체 디바이스가 요망된다.
본 개시 내용의 어떤 실시예들은 반도체 구조물을 제공한다. 반도체 구조물은 제1 표면을 가지는 반도체 층, 및 반도체 층의 제1 표면 상부에 금속 게이트를 정의하는 층간 유전체(ILD)를 포함한다. 금속 게이트는 금속 게이트의 하부 및 측벽에 따르는(conform) 하이-k 유전체 층; 하이-k 유전체 층에 따르는 배리어 층; 및 배리어 층 및 하이-k 유전체 층에 따르는 일함수 금속 층(work function metal layer)을 포함한다. 금속 게이트의 측벽에서의 배리어 층의 제1 부분의 두께는 금속 게이트의 하부에서의 배리어 층의 두께보다 실질적으로 더 얇다.
어떤 실시예들에서, 반도체 구조물의 금속 게이트의 측벽에서의 배리어 층의 제1 부분의 두께는 0이다.
어떤 실시예들에서, 반도체 구조물의 금속 게이트의 측벽에서의 배리어 층의 제2 부분의 높이는 2 Å 초과이다.
어떤 실시예들에서, 반도체 구조물의 금속 게이트의 측벽에 배리어 층이 없다.
어떤 실시예들에서, 반도체 구조물의 금속 게이트의 배리어 층은 이중층을 포함한다.
어떤 실시예들에서, 배리어 층의 제1 부분의 두께는 금속 게이트의 배리어 층의 제2 부분의 두께보다 더 얇다.
본 개시 내용의 어떤 실시예들은 반도체 구조물을 제공한다. 반도체 구조물은 금속 게이트의 하부 및 측벽에 따르는 하이-k 유전체 층; 하이-k 유전체 층에 따르는 배리어 층; 배리어 층 및 하이-k 유전체 층에 따르는 일함수 금속 층; 및 일함수 금속 층에 의해 둘러싸여 있는 게이트 충전 금속(gate fill metal)을 포함한다. 금속 게이트의 하부 코너에 근접한 배리어 층은 계단 프로파일(stair profile)을 포함한다.
어떤 실시예들에서, 계단 프로파일의 높이는 약 2 Å 내지 약 20 Å이다.
어떤 실시예들에서, 배리어 층은 일함수 금속 층과 하이-k 유전체 층 사이의 이중층이다.
어떤 실시예들에서, 배리어 층의 두께는 약 2 Å 내지 약 40 Å이다.
어떤 실시예들에서, 일함수 금속 층의 두께는 약 1 Å 내지 약 20 Å이다.
어떤 실시예들에서, 일함수 금속 층은 알루미늄을 포함한다.
어떤 실시예들에서, 반도체 구조물은 N-MOSFET 또는 N-FinFET이다.
본 개시 내용의 어떤 실시예들은 반도체 구조물을 제조하는 방법을 제공한다. 이 방법은 층간 유전체(ILD)에 금속 게이트 트렌치를 형성하는 단계; 금속 게이트 트렌치의 하부 및 측벽에 배리어 층을 형성하는 단계; 금속 게이트 트렌치의 측벽에서의 배리어 층의 제1 부분을 제거하는 단계; 배리어 층에 따르는 일함수 금속 층을 형성하는 단계; 및 게이트 트렌치를 레벨링(level)하기 위해 게이트 충전 금속을 과충전(overfill)시키는 단계를 포함한다.
어떤 실시예들에서, 반도체 구조물을 제조하는 방법에서의 금속 게이트 트렌치의 측벽에서의 배리어 층의 제1 부분을 제거하는 단계는 금속 게이트 트렌치에 에칭가능 물질을 채우는 단계; 배리어 층의 제1 부분을 노출시키기 위해 금속 게이트 트렌치 내의 에칭가능 물질을 미리 결정된 높이까지 에치백(etch back)하는 단계; 배리어 층의 제1 부분을 제거하는 단계; 및 잔여 에칭가능 물질을 제거하는 단계를 포함한다.
어떤 실시예들에서, 금속 게이트 트렌치에 채워진 에칭가능 물질은 SOG(spin-on glass), 포토레지스트, 산화물, 및 BPSG(boro-phospho-silicate-glass)로 이루어진 그룹 중의 적어도 하나로부터 선택된다.
어떤 실시예들에서, 반도체 구조물을 제조하는 방법에서의 배리어 층의 제1 부분을 노출시키기 위해 금속 게이트 트렌치 내의 에칭가능 물질을 미리 결정된 높이까지 에치백(etch back)하는 단계는 에칭가능 물질을 약 2 Å 내지 약 20 Å의 높이까지 에치백하는 단계를 포함한다.
어떤 실시예들에서, 반도체 구조물을 제조하는 방법에서의 배리어 층의 제1 부분을 제거하는 단계는 질화물과 산화물 간에 선택적인 습식 에칭 동작 또는 건식 에칭 동작을 수행하는 단계를 포함한다.
어떤 실시예들에서, 반도체 구조물을 제조하는 방법은 ILD의 상부 표면으로부터 과충전된 게이트 충전 금속 및 일함수 금속 층을 제거하는 단계를 추가로 포함한다.
어떤 실시예들에서, 반도체 구조물을 제조하는 방법은 일함수 금속 층의 형성 후의 이온 주입 동작을 추가로 포함한다.
본 개시 내용의 측면들은 첨부 도면들과 함께 읽어볼 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 강조할 점은, 업계에서의 표준 관행에 따라, 다양한 특징부들이 축척대로 그려져 있지 않다는 것이다. 사실, 다양한 특징부들의 치수들이 논의의 명확함을 위해 임의적으로 증가 또는 감소될 수 있다.
도 1은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트를 갖는 반도체 구조물의 단면도.
도 2는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트를 갖는 반도체 구조물의 단면도.
도 3은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트를 갖는 반도체 구조물의 단면도.
도 4는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트를 갖는 반도체 구조물의 단면도.
도 5는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 6은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 7은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 8은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 9는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 10은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 11은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 12는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 13은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 14는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 15는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 16은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 17은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 18은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 1은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트를 갖는 반도체 구조물의 단면도.
도 2는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트를 갖는 반도체 구조물의 단면도.
도 3은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트를 갖는 반도체 구조물의 단면도.
도 4는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트를 갖는 반도체 구조물의 단면도.
도 5는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 6은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 7은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 8은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 9는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 10은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 11은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 12는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 13은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 14는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 15는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 16은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 17은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
도 18은 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작을 나타낸 도면.
이하의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 구체적인 상세들이 기재되어 있다. 그렇지만, 당업자라면 본 발명이 이 구체적인 상세들 없이 실시될 수 있다는 것을 잘 알 것이다. 다른 경우들에서, 본 발명을 모호하게 하지 않기 위해 공지의 방법들, 절차들, 구성요소들 및 회로들에 대해서는 상세히 기술하지 않았다. 이하의 개시 내용이 다양한 실시예들의 상이한 특징들을 구현하는 많은 상이한 실시예들 또는 예들을 제공한다는 것을 잘 알 것이다. 본 개시 내용을 간략화하기 위해 구성요소들 및 배열들의 구체적인 예들이 이하에서 기술된다. 이들은, 물론, 예들에 불과하고, 제한하기 위한 것이 아니다.
실시예들의 제조 및 사용에 대해 이하에서 상세히 논의한다. 그렇지만, 본 발명이 아주 다양한 특정의 상황에서 구현될 수 있는 많은 적용가능한 발명 개념을 제공한다는 것을 잘 알 것이다. 논의되는 특정의 실시예는 본 발명을 제조하고 사용하는 특정의 방식을 예시한 것에 불과하고, 본 발명의 범위를 제한하지 않는다.
트랜지스터의 채널 영역에 가까운 금속 게이트(MG) 구조물의 평탄 대역 전압(flatband voltage)(VFB) 및 유효 일함수를 감소시키기 위해 알루미늄 주입이 사용된다. N형 트랜지스터의 채널 영역에 음전하 캐리어들(negative carriers)을 유인하고 따라서 문턱 전압을 낮출 수 있기만 하다면, 알루미늄과 같은 금속 원소들이 N형 트랜지스터의 문턱 전압을 조절하는 중요 수단으로서 사용되어 왔다. MG 구조물에서, 알루미늄 이온들이 N-일함수 금속 층 내에 주입되고, 이는 알루미늄 원자들이 N형 트랜지스터의 채널 영역에 더 가깝게 배치된 아래에 있는 배리어 층 또는 유전체 층 쪽으로 확산할 수 있게 한다.
앞서 논의한 바와 같이, 알루미늄 원자들은 채널 길이(즉, 금속 게이트 구조물 아래에 있는 소스 영역과 드레인 영역 사이의 거리)가 충분히 길다(예를 들어, 40nm 초과)는 조건 하에서 N형 트랜지스터의 문턱 전압을 감소시킨다. 그렇지만, 무어의 법칙에 따라 채널 길이가 축소됨에 따라, WCTO(weak corner turn on) 효과가 문턱 전압이 감소되는 것을 방해하는 문제로 된다. N-일함수 금속 층과 금속 게이트의 하부 코너 사이의 거리가 N-일함수 금속 층과 금속 게이트의 중앙 하부 사이의 거리보다 실질적으로 더 크기 때문에, 금속 게이트의 하부 코너에 근접한 배리어 층 또는 유전체 층은 금속 게이트의 중앙 하부에 근접한 배리어 층 또는 유전체 층에 비해 더 적은 알루미늄 원자들을 받는다. 따라서, 금속 게이트의 하부 코너에 가까운 곳에서의 문턱 전압이 금속 게이트의 중앙 하부에 가까운 곳에서의 문턱 전압과 동일한 정도로 감소될 수 없다.
WCTO 효과는 단채널 길이 금속 게이트에서 특히 심각한데, 그 이유는 하부 코너 부분이 장채널 길이 금속 게이트에서보다 단채널 길이 금속 게이트에서 더 중요하기 때문이다. N-일함수 금속 층에서의 알루미늄 농도가 동일한 경우, 채널 길이가 감소할 때 측정된 문턱 전압이 증가하는 것으로 밝혀졌다. 여러 채널 길이들이 섞여 있는 금속 게이트들이 동일한 웨이퍼 상에 함께 제조될 때 WCTO 효과가 관찰될 수 있다. 동일한 알루미늄 농도가 N-일함수 금속 층에 주입되거나 증착되지만, 결과는 보다 긴 채널 길이를 갖는 트랜지스터에서 보다 낮은 문턱 전압을 나타내는 반면, 보다 짧은 채널 길이를 갖는 트랜지스터에서 보다 높은 문턱 전압을 보여준다.
본 개시 내용의 어떤 실시예들은 금속 게이트를 갖는 반도체 구조물을 제공한다. 금속 게이트에서의 N-일함수 금속 층은, 보다 많은 알루미늄 원자들이 금속 게이트의 하부 코너로 확산할 수 있게 하는 방식으로 설계된 아래의 배리어 층(engineered underlying barrier layer)에 컨포멀(conformal)하고, 따라서 WCTO 효과에 의해 야기된 문제점들을 해결한다.
본 개시 내용의 어떤 실시예들은, 보다 많은 알루미늄 원자들이 금속 게이트의 하부 코너로 확산할 수 있게 하는 방식으로 설계된 아래의 배리어 층에 따르는(conform to) N-일함수 금속 층을 가지는 금속 게이트를 갖는 반도체 구조물을 제조하는 방법을 제공한다.
도 1은 금속 게이트(103)를 갖는 반도체 구조물(10)의 단면도를 나타낸 것이다. 반도체 구조물(10)은 반도체 층(100)을 가지며, 여기서 반도체 층(100)의 상부에 금속 게이트(103) 및 금속 게이트(103)를 정의하고 그를 둘러싸고 있는 층간 유전체 층(ILD)(101)이 배치되어 있다. 반도체 층(100)은 트랜지스터의 채널 영역에 근접해 있는 제1 표면(100A)을 가진다. 금속 게이트(103) 및 ILD(101)는 반도체 층(100)의 제1 표면(100A) 상부에 배치된다. 어떤 실시예들에서, 본 명세서에서 언급되는 반도체 층(100)은 다양한 층들 및 디바이스 구조물이 형성되는 벌크 반도체 기판이다. 어떤 실시예들에서, 벌크 기판은 실리콘 또는 화합물 반도체(GaAs, InP, Si/Ge, 또는 SiC 등)를 포함한다. 다양한 층들이 반도체 층(100) 상에 형성될 수 있다. 예를 들어, 유전체 층들, 도핑된 층들, 폴리실리콘 층들 또는 전도성 층들. 다양한 디바이스들이 반도체 층(100) 상에 형성될 수 있다. 예를 들어, 상호연결 층을 통해 부가의 집적 회로들에 상호 연결될 수 있는 트랜지스터들, 저항기들, 및/또는 커패시터들.
어떤 실시예들에서, 반도체 구조물(10)은 평면 또는 비평면 트랜지스터 구조물일 수 있다. 예를 들어, 반도체 층(100)에 다양한 특징부들을 가지는 MOSFET 또는 FinFET 구조물. 다양한 특징부들은 저농도로 도핑된 소스/드레인 영역들(n-형 및 p-형 LDD), 소스/드레인(S/D) 영역들, 실리사이드 특징부들, CESL(contact etch stop layer)을 포함하지만, 이들로 제한되지 않는다. 유의할 점은, 실리콘 게르마늄(SiGe) 및 실리콘 카바이드(SiC) 스트레서(stressor)와 같은 반도체 층(100) 내의 변형된 구조물들이, 각각, P-형 및/또는 N형 트랜지스터에 형성될 수 있다는 것이다.
도 1을 참조하면, 금속 게이트(103)는 측벽(103B)에서의 ILD(101)에 의해 둘러싸여 있다. 금속 게이트(103)의 하부(103A)는 반도체 층(100) 상부에 배치되어 있다. 어떤 실시예들에서, 본 명세서에서 언급되는 금속 게이트(103)는 반도체 층(100)과 하이-k 유전체 층(1031)의 수평 부분 사이에 선택적인 중간층(1030)을 포함한다. 어떤 실시예들에서, 본 명세서에서 언급되는 금속 게이트(103)는 하이-k 유전체 층(1031)의 수직 부분과 접촉하는 선택적인 측벽 스페이서(1037)를 포함한다.
도 1에서, 금속 게이트(103)는 하이-k 유전체 층(1031), 하이-k 유전체 층(1031)의 표면 윤곽선에 따르는, 하이-k 유전체 층(1031)의 개방된 표면에 형성되는 배리어 층(1033), 및 배리어 층(1033)의 표면 윤곽선에 따르는 일함수 금속 층(1035)을 포함한다. 반도체 구조물(10)에서의 하이-k 유전체 층(1031)은 금속 게이트(103)의 하부(103A) 및 측벽(103B)에 따른다. 금속 게이트(103)의 측벽(103B)에서, 배리어 층(1033)은 두께(T1)를 갖는 제1 부분(105A) 및 두께(T3)를 갖는 제2 부분(105B)을 가진다. 금속 게이트(103)의 하부(103A)에서, 배리어 층(1033)은 두께(T2)를 가진다. 어떤 실시예들에서, 금속 게이트(103)의 하부(103A)의 두께(T2)는 배리어 층(1033)의 제1 부분(105A)의 두께(T2)보다 더 크다. 그렇지만, 어떤 실시예들에서, 금속 게이트(103)의 하부(103A)의 두께(T2)는 배리어 층(1033)의 제1 부분(105A)의 두께(T1) 및 제2 부분(105B)의 두께(T3) 둘 다보다 더 크다. 어떤 실시예들에서, 일함수 금속 층(1035)의 두께(T4)는 약 1Å 내지 약 20Å의 범위에 있다.
도 1에서, 금속 게이트(103)의 배리어 층(1033)은 두께(T1)를 갖는 제1 부분(105A) 및 제1 부분(105A)의 두께(T1)보다 더 큰 두께(T3)를 갖는 제2 부분(105B)을 가진다. 그에 따라, 배리어 층(1033)의 제1 부분(105A)과 접촉하는 일함수 금속 층(1035)은 배리어 층(1033)의 제2 부분(105B)과 접촉하는 일함수 금속 층(1035)보다 금속 게이트(103)의 측벽(103B)에 더 가깝다. 따라서, 제1 부분(105A) 및 제2 부분(105B)에 따르는 일함수 금속 층(1035)을 연결시키는 결합부(A)는, 제1 부분의 두께(T1) 및 제2 부분의 두께(T3)가 동일한(도시 생략) 조건과 비교하여, 금속 게이트(103)의 하부 코너(C)에 더 가깝다.
어떤 실시예들에서, ILD(101)는 유전체 물질을 포함한다. 어떤 실시예들에서, 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, SOG(spin-on glass), FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물(예컨대, SiCOH), BLACK DIAMOND®(미국 캘리포니아주 산타 클라라 소재의 Applied Materials), XEROGEL®, AEROGEL®, 비정질 플루오르화 탄소, 파릴렌, BCB(bis-benzocyclobutenes), FLARE®, SILK®(미국 미시간주 미들랜드 소재의 Dow Chemical), 폴리이미드, 다른 적당한 다공성 중합체성 물질들, 다른 적당한 유전체 물질들, 및/또는 이들의 조합들을 포함한다. 어떤 실시예들에서, ILD(101)는 HDP(high density plasma) 유전체 물질(예컨대, HDP 산화물) 및/또는 HARP(high aspect ratio process) 유전체 물질(예컨대, HARP 산화물)을 포함한다. ILD(101)가 하나 이상의 유전체 물질들 및/또는 하나 이상의 유전체 층들을 포함할 수 있다는 것을 잘 알 것이다. ILD(101)는 도 1에 예시된 바와 같이 금속 게이트(103)의 상부 부분이 노출될 때까지 CMP(chemical-mechanical-polishing) 공정에 의해 평탄화된다. CMP 공정은 금속 게이트(103), 선택적인 측벽 스페이서들(1037) 및 ILD(101)에 대해 실질적으로 평면인 표면을 제공하기 위해 높은 선택성을 포함한다. 어떤 실시예들에서, CMP 공정은 낮은 디싱(dishing) 및/또는 금속 부식 효과를 가진다.
본 개시 내용의 어떤 실시예들에서, 하이-k 유전체 층(1031)은 ALD, CVD, MOCVD(metalorganic CVD), PVD, PECVD(plasma enhanced CVD), PEALD(plasma enhance ALD), 열 산화, 이들의 조합들, 또는 다른 적당한 기법에 의해 형성된다. 어떤 실시예들에서, 하이-k 유전체 층(1031)은 약 5 내지 약 30 Å의 범위에 있는 두께를 포함한다. 하이-k 유전체 층(103)은 2원(binary) 또는 3원(ternary) 하이-k 막을 포함한다. 어떤 실시예들에서, 하이-k 유전체 층(103)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물들, 또는 다른 적당한 물질들을 포함한다.
어떤 실시예들에서, 배리어 층(1033)은 TiN, TaN과 같은 금속 질화물들, 또는 티타늄 탄질화물과 같은 금속 탄질화물 또는 일반식 (M1, M2) (C, N)(단, M1 및 M2는 IVa 또는 Va족의 상이한 금속들임)을 가지는 다른 4원 층(quaternary layer)을 포함한다. 어떤 실시예들에서, 배리어 층(1033)은 약 2 내지 약 40 Å의 범위에 있는 두께를 가진다. 배리어 층(1033)은 하이-k 유전체 층(1031)을 보호하는 배리어으로서 기능한다. 배리어 층(1033)은 ALD, PVD, CVD, PECVD, 또는 다른 적당한 기법과 같은 다양한 증착 기법들에 의해 형성된다. 도 1에 도시된 것과 같은 어떤 실시예들에서, 배리어 층(1033)은 2개의 물질 층들을 포함하는 이중층(bilayer)이다. 예를 들어, 하이-k 유전체 층(1031)에 근접한 배리어 층들 중 하나는 제1 조성의 금속 질화물들 또는 금속 탄질화물로 이루어져 있는 반면, 일함수 금속 층(1035)에 근접한 다른 배리어 층은 제2 조성의 금속 질화물들 또는 금속 탄질화물로 이루어져 있다. 예를 들어, 이중층을 구성하는 물질들이 동일할 수 있지만, 화합물의 상대 원자 농도에 대해 그렇다. 예를 들어, 이중층을 구성하는 물질들이 상이할 수 있다. 예를 들어, 이중층을 구성하는 물질들이 동일할 수 있지만, 상이한 증착 동작들에 의해 형성된다. 어떤 실시예들에서, 일함수 금속 층(1035)에 근접한 배리어 층은 캡핑 층이라고 불리운다. 어떤 실시예들에서, 하이-k 유전체 층(1031)에 근접한 배리어 층들의 두께는 약 1 내지 약 20 Å이고, 일함수 금속 층(1035)에 근접한 배리어 층들의 두께는 약 1 내지 약 20 Å이다.
어떤 실시예들에서, 일함수 금속 층(1035)은 TiN과 같은 금속 탄질화물, TiSiN과 같은 금속 실리콘 질화물, 또는 금속 알루미나이드(metal aluminide)를 포함한다. 어떤 실시예들에서, 일함수 금속 층(1035)이 금속 탄질화물 또는 금속 실리콘 질화물로 이루어져 있을 때, 알루미늄 원자들이 일함수 금속 층(1035)의 증착 후의 주입 동작을 통해 일함수 금속 층(1035) 내에 추가로 유입된다. 다른 실시예들에서, 일함수 금속 층(1035)은 TiAlN, TiAl, 또는 TaAl을 포함한다. 일함수 금속 층(1035)은 ALD, PVD, CVD, PECVD, 또는 다른 적당한 기법과 같은 다양한 증착 기법들에 의해 증착될 수 있다. 어떤 실시예들에서, 일함수 금속 층(1035)의 두께는 약 1 Å 내지 약 20 Å의 범위 내에 있다.
어떤 실시예들에서, 게이트 충전 금속(107)이 금속 게이트(103)에 배치된다. 게이트 충전 금속(107)은 4.2 내지 4.8 eV인 단독 일함수(stand alone work function)를 가지는 금속들을 포함한다. 어떤 실시예들에서, 게이트 충전 금속은 W, Al, Co, 및 그의 합금들을 포함한다. 본 개시 내용의 일 실시예에서, 게이트 충전 금속(107)의 두께는 500 내지 3000 Å이고, 이는 일함수 금속 층(1035) 및 배리어 층(1033)의 총 두께보다 약 5 내지 30배 더 두껍다.
도 1을 참조하면, 금속 게이트(103)의 하부 코너(C)에 근접한 배리어 층의 일부분에서 계단 프로파일이 관찰될 수 있다. 도 1에 도시된 바와 같이, 계단 프로파일은 수직으로 배치된 2개의 표면들을 포함한다. 계단 프로파일의 수직 부분은 금속 게이트(103)의 하부에 증착된 배리어 층의 상부 표면과 계단 프로파일의 수평 부분까지의 거리로서 정의되는 높이(H1)를 갖는다. 어떤 실시예들에서, 계단 프로파일의 수직 부분의 높이(H1)는 2 Å 초과이다. 어떤 실시예들에서, 계단 프로파일의 수평 부분의 폭(W1)은 배리어 층(1033)의 원래의 두께 미만이다. 예를 들어, 배리어 층(1033)의 원래의 두께는 금속 게이트(103)의 하부에서의 두께(T3)로서 정의될 수 있다. 도 1에서, 일함수 금속 층(1035)이 아래의 배리어층(1033)에 따르기 때문에, 계단 프로파일은 따라서 일함수 금속 층(1035)으로 전사되고, 일함수 금속 층(1035)에 의해 정해지는 계단 프로파일이 관찰될 수 있다.
도 1의 반도체 구조물(10)에 도시된 바와 같이, 설계된 배리어 층(1033)은 계단 프로파일을 포함하고, 따라서 배리어 층(1033)의 제1 부분(105A)에 근접한 일함수 금속 층(1035)의 일부분은 배리어 층(1033)이 계단 프로파일을 갖지 않는 경우에 비해 금속 게이트(103)의 하부 코너(C)에 더 가깝다. 배리어 층의 제1 부분(105A) 및 제2 부분(105B)이 그의 두께에 의해 구별될 수 있을 때, 일함수 금속 층(1035)의 일부분은 측벽(103B)에 수직인 방향 쪽으로의 수평 이동(horizontal shift)을 발생시킨다. 수평 이동은 일함수 금속 층(1035)을 금속 게이트(103)의 하부 코너(C)에 더 가까운 위치로 전사시킨다. 어떤 실시예들에서, 수평 이동의 거리는 대략 계단 프로파일의 수평 이동의 폭(W1)이다. 일함수 금속 층(1035)에서의 알루미늄 원자들은 배리어 층(1033)이 계단 프로파일을 갖도록 설계될 때 N형 트랜지스터의 채널 영역의 2개의 단부들에 더 가까이 배치된 하이-k 유전체 층(1031) 또는 아래의 배리어 층(1033)에 더 효과적으로 도달할 수 있다.
도 2는 금속 게이트(103)를 갖는 반도체 구조물(20)의 단면도를 나타낸 것이다. 도 1에서의 동일한 참조 번호들을 갖는 요소들은 동일한 구조물 또는 물질들을 가리키고, 간략함을 위해 여기서 반복하지 않는다. 도 1과 비교하여, 도 2에서 배리어 층(1033)의 제1 부분(105A)의 두께(T1)는 0이다. 환언하면, 배리어 층(1033)은 금속 게이트(103)의 하부(103A)에 그리고 그의 측벽(103B)의 제2 부분(105B)에만 남아 있다. 도 2는 결합부(A)에서의 계단 프로파일을 나타내고 있으며, 계단 프로파일의 수평 부분의 폭(W1)은 대략 배리어 층(1033)의 원래의 두께(T2)이다.
도 2에서, 일함수 금속 층(1035)의 수평 이동은 도 1에 도시된 일함수 금속 층(1035)의 수평 이동보다 더 크고, 여기서 배리어 층(1033)은, 도 2에서의 반도체 구조물(20)에 도시된 바와 같이, 완전히 제거되는 대신에 제1 부분(105A)에서만 박형화된다. 도 1과 비교하여, 일함수 금속 층(1035)의 수평 이동이 더 크기 때문에, 일함수 금속 층(1035)에서의 알루미늄 원자들은 배리어 층(1033)이 계단 프로파일을 갖도록 설계될 때 N형 트랜지스터의 채널 영역의 2개의 단부들에 더 가까이 배치된 하이-k 유전체 층(1031) 또는 아래의 배리어 층(1033)에 더 효과적으로 도달할 수 있다. 그에 부가하여, 반도체 구조물(20)의 금속 게이트(103)는 측벽 스페이서(1037)을 둘러싸고 있는 선택적인 질화물 층(1039)을 추가로 포함한다.
어떤 실시예들에서, 반도체 구조물(20)은 약 20 내지 약 40 nm의 채널 길이(Lg)를 갖는 평면 N-MOSFET이다. 다른 실시예들에서, 반도체 구조물(20)은 약 10 내지 약 20 nm의 채널 길이(Lg)를 갖는 비평면 N-FinFET이다.
도 3은 금속 게이트(103)를 갖는 반도체 구조물(30)의 단면도를 나타낸 것이다. 도 1 및 도 2에서의 동일한 참조 번호들을 갖는 요소들은 동일한 구조물 또는 물질들을 가리키고, 간략함을 위해 여기서 반복하지 않는다. 도 1과 비교하여, 도 3에서의 배리어층(1033)의 제1 부분(105A)의 두께(T1) 및 제2 부분의 두께(T3)는 둘 다 0이다. 환언하면, 금속 게이트(103)의 측벽(103B)에 배리어 층(1033)이 존재하지 않는다. 반도체 구조물(30)에서 어떤 계단 프로파일도 관찰되지 않을 수 있다.
도 3에서, 일함수 금속 층(1035)의 수평 이동은 도 2에 도시된 것과 거의 동일하고, 여기서 배리어 층(1033)의 제1 부분(105A)은 완전히 제거되어 있다. 그에 부가하여, 도 3에서는 금속 게이트(103)의 하부(103A)에 수직인 방향 쪽으로의 수직 이동이 관찰될 수 있다. 도 3에서, 금속 게이트(103)의 측벽(103B)에서 그리고 하부(103A) 상에서 일함수 금속 층(1035)을 연결시키는 결합부(A)는 금속 게이트(103)의 하부 코너(C)에 훨씬 더 가깝게 배치된다. 도 2에서의 결합부(A)와 비교하여, 도 3에 도시된 결합부(A)는 하부(103A) 쪽으로의 하향 수직 이동을 추가로 가지며, 따라서 일함수 금속 층(1035)에서의 알루미늄 원자들은 N형 트랜지스터의 채널 영역의 2개의 단부들에 더 가까이 배치된 하이-k 유전체 층(1031) 또는 아래의 배리어 층(1033)에 더 효과적으로 도달할 수 있다. 그에 부가하여, 반도체 구조물(30)의 금속 게이트(103)는 측벽 스페이서(1037)을 둘러싸고 있는 선택적인 질화물 층(1039)을 추가로 포함하고, 선택적인 질화물 층(1039)은 반도체 층(100)의 제1 표면(100A) 상부에 배치된다.
어떤 실시예들에서, 반도체 구조물(30)은 약 20 내지 약 40 nm의 채널 길이(Lg)를 갖는 평면 N-MOSFET이다. 다른 실시예들에서, 반도체 구조물(30)은 약 10 내지 약 20 nm의 채널 길이(Lg)를 갖는 비평면 N-FinFET이다.
도 4는 금속 게이트(103)를 갖는 반도체 구조물(40)의 단면도를 나타낸 것이다. 도 1, 도 2 및 도 3에서의 동일한 참조 번호들을 갖는 요소들은 동일한 구조물 또는 물질들을 가리키고, 간략함을 위해 여기서 반복하지 않는다. 도 3과 유사하게, 도 4에서의 배리어층(1033)의 제1 부분(105A)의 두께(T1) 및 제2 부분의 두께(T3)는 둘 다 0이다. 환언하면, 금속 게이트(103)의 측벽(103B)에 배리어 층(1033)이 존재하지 않는다. 반도체 구조물(40)에서 어떤 계단 프로파일도 관찰되지 않을 수 있다.
도 4에서, 일함수 금속 층(1035)의 수평 이동은 도 3에 도시된 것과 거의 동일하고, 여기서 배리어 층(1033)의 제1 부분(105A) 및 제2 부분(105B)은 완전히 제거되어 있다. 그에 부가하여, 도 4에서는 금속 게이트(103)의 하부(103A)에 수직인 방향 쪽으로의 수직 이동이 관찰될 수 있다. 도 4에서, 금속 게이트(103)의 하부 코너(C)에 대해 일함수 금속 층(1035)의 가장 근접한 부분은 금속 게이트(103)의 측벽(103B)에서 그리고 하부(103A) 상에서 일함수 금속 층(1035)을 연결시키는 결합부(A)로부터 돌출하는 테일(tail)(1035A)이다. 도 3에서의 일함수 금속 층(1035)과 비교하여, 도 4에 도시된 일함수 금속 층(1035)은 하부(103A) 쪽으로의 수직 이동을 효과적으로 생성하는 테일(1035A)을 추가로 가지며, 따라서 일함수 금속 층(1035)에서의 알루미늄 원자들은 N형 트랜지스터의 채널 영역의 2개의 단부들에 더 가까이 배치된 하이-k 유전체 층(1031) 또는 아래의 배리어 층(1033)에 더 효과적으로 도달할 수 있다. 그에 부가하여, 반도체 구조물(30)의 금속 게이트(103)는 측벽 스페이서(1037)을 둘러싸고 있는 선택적인 질화물 층(1039)을 추가로 포함한다.
어떤 실시예들에서, 반도체 구조물(40)은 약 20 내지 약 40 nm의 채널 길이(Lg)를 갖는 평면 N-MOSFET이다. 다른 실시예들에서, 반도체 구조물(40)은 약 10 내지 약 20 nm의 채널 길이(Lg)를 갖는 비평면 N-FinFET이다.
여러 채널 길이들이 섞여 있는 트랜지스터들이 동일한 웨이퍼 상에 함께 제조되는 어떤 실시예들에서, WCTO 효과를 제거하기 위해, 금속 게이트의 하부 코너로의 알루미늄 원자들의 확산 효력을 증가시키기 위해 도 1 내지 도 4에 도시된 것들을 포함하는 상이한 실시예들이 구현될 수 있다. 예를 들어, 비교적 더 긴 채널 길이를 갖는 웨이퍼 상의 하나의 N형 트랜지스터는 도 1 또는 도 2에 도시된 금속 게이트 구조물들을 채택할 수 있는 반면, 비교적 더 짧은 채널 길이를 갖는 동일한 웨이퍼 상의 다른 N형 트랜지스터는 도 3 또는 도 4에 도시된 금속 게이트 구조물들을 채택할 수 있다.
도 5 내지 도 14는 본 개시 내용의 어떤 실시예들에 따른 금속 게이트 구조물에 대한 반도체 구조물 제조 방법의 동작들을 나타낸 것이다. 금속 게이트 트렌치(103C)는 도 5 내지 도 7에 기술된 동작들에서 형성된다. 도 5에서, 희생 게이트 전극(201)이 ILD(101) 내에 캡핑된다. 중간층(1030), 스페이서(1037), 및 질화물 층(1039)이 현재의 기술에 따라 반도체 층(100) 상에 형성된다. 어떤 실시예들에서, 중간층(1030)은, 이상적으로는, 희생 게이트 전극(201)이 나중에 제거될 때 아래의 반도체 층(100)을 보호할 수 있도록 희생 게이트 전극(201)의 제거 또는 에칭 동안 충분히 에칭되지 않을 물질로 형성된다. 중간층(1030)이 성장된 유전체인 경우, 이는 반도체 층(100)의 노출된 표면들 상에만 형성될 것이다. 중간층(1030)이 증착된 막인 경우, 이는 반도체 층(100) 아래에는 물론 반도체 층(100) 위에도 있는 절연 기판(도시 생략) 상에 블랭킷 증착(blanket deposite)될 것이다.
도 5에서, 스페이서(1037) 및 질화물 층(1039)은 희생 게이트 전극(201)의 측벽들 상에 형성된다. 스페이서들(1037) 및 질화물 층(1039)은 희생 게이트 전극(201)의 상부 표면 및 측벽을 덮는 컨포멀 유전체 막(conformal dielectric film)을 블랭킷 증착하는 것에 의해 형성될 수 있다. 블랭킷 증착된 스페이서들(1037)은 또한 반도체 층(100)의 제1 표면(100A) 상에 형성된다. 스페이서(1037) 및 질화물 층(1039)을 형성하는 물질들은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 이들의 조합을 포함하지만, 이들로 제한되지 않는다. 본 개시 내용의 어떤 실시예에서, 스페이서(1037)는 열벽(hot wall) LPCVD(low pressure chemical vapor deposition) 동작에 의해 형성된 실리콘 질화물 막이다. 그 다음에, 스페이서(1037) 및 질화물 층(1039)은, 예를 들어, 플라즈마 에칭 또는 반응성 이온 에칭(RIE)에 의해 이방성 에칭된다. 스페이서(1037) 및 질화물 층(1039)의 이방성 에칭은 희생 게이트 전극(201)의 상부는 물론 반도체 층(100)의 제1 표면(100A)과 같은 수평 표면들로부터 유전체 막을 제거한다. 어떤 실시예들에서, 스페이서(1037) 및 질화물 층(1039)을 모든 수평 표면들로부터 제거하기 위해 RIE 에칭이 충분한 기간 동안 계속된다.
도 6에서, 스페이서(1037), 질화물 층(1039), 및 ILD(101)의 형성 후에 CMP(chemical mechanical polishing) 동작과 같은 평탄화 동작이 수행된다. 희생 게이트 전극(201)이 ILD(101)로부터 노출될 때까지 희생 게이트 전극(201)의 상부 표면 상의 과도한 ILD(101)를 제거하기 위해 평탄화 동작이 수행된다. 도 7에서, 희생 게이트 전극(201) 및 중간층(1030)을 제거하는 것에 의해 금속 게이트 트렌치(103C)가 형성된다. 어떤 실시예들에서, 희생 게이트 전극(201)이 폴리실리콘으로 형성된다. 폴리실리콘 희생 게이트 전극(201)은 테트라메틸암모늄 수산화물 및 물을 포함하는 습식 에칭제를 이용하여 제거된다. 본 개시 내용의 일 실시예에서, 테트라메틸암모늄 수산화물은 용액의 10 내지 35 체적%를 포함한다. 본 개시 내용의 일 실시예에서, 에칭 동안 테트라메틸암모늄 수산화물 용액이 60 내지 95 ℃의 온도로 가열된다. 본 개시 내용의 일 실시예에서, 에칭 공정 동안, 초음파 또는 메가소닉(megasonic) 에너지와 같은 음파 에너지가 인가된다. 음파 에너지는 에칭제에 교반을 제공하고, 이는 에칭 잔류물이 변경된 희생 게이트 전극(201)으로부터 제거될 수 있게 하고 희생 게이트 전극(201)을 에칭하기 위해 새로운 에칭제가 트렌치에 들어갈 수 있게 한다.
본 개시 내용의 어떤 실시예들에서, 희생 게이트 전극(201)에 대한 에칭제는, 중간층(1030)이 희생 게이트 전극(201) 에칭에 대한 에치 스톱(etch stop)으로서 기능하도록, 중간층(1030)에 대해 선택적이다(즉, 중간층(1030)을 에칭하지 않거나 단지 약간만 에칭함). 이러한 방식으로, 반도체 층(100)의 아래의 채널 영역들이 에칭제로부터 보호된다. 어떤 실시예들에서, 적어도 10:1의 희생 게이트 전극 대 층간 유전체의 에칭 선택도가 요망된다.
그 다음에, 중간층(1030)이 제거된다. 본 개시 내용의 일 실시예에서, 중간층(1030)은 산화물이고, 액상 플루오르화수소산을 포함하는 에칭제에 의해 제거될 수 있다. 본 개시 내용의 일 실시예에서, 에칭 수용액(water etchant) 중에 1 내지 2 체적% HF가 사용된다.
도 8을 참조하면, 중간층(1030), 하이-k 유전체 층(1031), 및 배리어 층(1033)이 금속 게이트 트렌치(103C) 내부 및 ILD(101)의 상부에 컨포멀 방식으로 형성된다. 어떤 실시예들에서, 중간층(1030)이 제거되고, 하이-k 유전체 층(1031)이 반도체 층(100)의 채널 영역에 바로 근접하여 형성된다. 본 개시 내용의 일 실시예에서, 하이-k 유전체 층(1031)은 5 내지 50 Å의 두께로 성장된다. 본 개시 내용의 일 실시예에서, 하이-k 유전체 층(1031)은 오산화탄탈(Ta2O5) 및 산화티타늄(TiO2), 탄탈 산화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물와 같은 금속 산화물 유전체 및 그의 실리케이트 또는 다른 하이-k 유전체(PZT 및 BST)와 같은 증착된 유전체이지만, 이들로 제한되지 않는다. 고 유전 상수 막이 화학적 기상 증착(CVD) 또는 원자층 증착(ALD)(이들로 제한되지 않음)와 같은 임의의 공지된 기법에 의해 형성될 수 있다. 어떤 실시예들에서, 배리어 층(1033)은 하이-k 유전체 층(103) 상부에 형성된다. 어떤 실시예들에서, 배리어 층(1033)은 약 5 내지 약 30 Å의 범위에 있는 두께를 가지는 TiN 또는 TaN을 포함한다. 배리어 층(1033)은 하이-k 유전체 층(103)을 보호하는 배리어으로서 기능한다. 배리어 층(1033)은 ALD, PVD, CVD, PECVD, 또는 다른 적당한 기법들과 같은 다양한 증착 기법들에 의해 형성된다.
어떤 실시예들에서, 배리어 층(1033)은 이중층 구조물을 포함한다. 예를 들어, 이중층 구조물은 금속 탄질화물 층, TiN 및 TaN 중 임의의 2개로 이루어져 있을 수 있다. 어떤 실시예들에서, 이중층 구조물에서의 제1 층(하이-k 유전체 층(1031)에 가까움)은 약 1 내지 약 20 Å의 두께를 가지는 TiN 막을 증착하는 것에 의해 형성된다. 이중층 구조물에서의 제2 층(일함수 금속 층(1035)에 가까움)은 약 1 내지 약 20 Å의 두께를 가지는 TaN 막을 증착하는 것에 의해 형성된다.
도 9 내지 도 12는 금속 게이트 트렌치(103C)의 측벽(103B)에서 배리어 층(103)의 제1 부분(105A)을 제거하는 동작들을 나타내고 있다. 도 9에 도시된 바와 같이, 에칭가능 물질(201)이 금속 게이트 트렌치(103C) 내부에 그리고 ILD(101) 상부에 과충전되어 있다. 간극 충전을 달성할 수 있고 에칭 동작에 의해 제거될 수 있는 임의의 물질이 에칭가능 물질(201)로서 사용될 수 있다. 어떤 실시예들에서, 에칭가능 물질(201)은 SOG(spin-on glass)이다. 가장 흔히 사용되는 SOG 물질들은 2가지 유형이다: 무기 유형의 실리케이트 기반 SOG 및 유기 유형의 실록산 기반 SOG. 어떤 실시예들에서, 실리콘 산화물 기반 폴리실록산이 금속 게이트 트렌치(103C)를 채우기 위한 액체로서 웨이퍼에 도포된다. 분배된 SOG가 이어서 스핀되고 약 400 ℃의 온도에서 경화된다.
도 10에서, 에칭가능 물질(202)이 금속 게이트 트렌치(103C)에서 미리 결정된 높이(H1)로 에치백(etch back)되고, 에치백 동작 후에 배리어 층(1033)의 제1 부분(105A)이 노출된다. 어떤 실시예들에서, 에칭가능 물질(202)이 SOG일 때, SOG를 제거하기 위해 습식 또는 건식 에칭 동작이 사용될 수 있다. 예를 들어, 에칭 속도 제어 BOE(buffer oxide etch) 또는 희석된 HF 에칭을 비롯한 습식 에칭 동작이 원하는 양의 SOG를 제거하기 위해 사용된다. 다른 예로서, 건식 에칭 동작은 플루오르카본 가스(CF4 등, CHF3), 또는 SF6, Ar 및 O2에 의한 플라즈마 또는 반응성 이온 에칭을 포함한다. 원하는 양의 SOG를 제거하기 위해 RF 전력, 가스 유량 및 상대 가스 비율이 조절된다. 어떤 실시예들에서, 미리 결정된 높이(H1)는 약 2 Å 내지 약 20 Å의 범위에 있다. 배리어 층(1033)이 ILD(101)의 상부 표면 상에 증착되기 때문에, SOG 에치백이 수행될 때, 아래의 하이-k 유전체 층(1031)이 플루오르화물 함유 에칭제에 의해 에칭되지 않는다. 환언하면, 금속 질화물로 이루어진 배리어 층(1033)은 산화물 기반 에칭가능 물질이 제거되는 동안 하이-k 유전체 층(1031)을 에칭되지 않도록 보호하는 하드 마스크로서 기능한다.
본 개시 내용에서 SOG가 에칭가능 물질로서 사용될 수 있지만, 금속 질화물의 존재 시에 에칭제가 포토레지스트, 증착된 산화물, 또는 BPSG(boro-phospho-silicate-glass)를 선택적으로 제거할 수 있는 한(즉, 금속 질화물을 에칭하지 않거나 단지 약간만 에칭하는 한), 포토레지스트, 증착된 산화물, 또는 BPSG와 같은 다른 물질들이 에칭가능 물질로서 사용될 수 있다.
도 11에서, 배리어 층(1033)의 제1 부분(105A)은 건식 또는 습식 에칭 동작에 의해 제거된다. 어떤 실시예들에서, 배리어 층(1033)의 제1 부분(105A)은 도 10에 도시된 바와 같이 에칭가능 물질의 에치백 후에 노출되는 부분으로서 정의된다. 어떤 실시예들에서, 배리어 층(1033)(예컨대, 금속 탄질화물)을 제거하기 위한 습식 에칭제는 30 내지 40 분량(portions)(단위: 중량)의 질산, 10 분량의 플루오르화수소산 및 10 분량의 물을 포함한다. 배리어 층(133)(예를 들어, TiN 또는 TaN과 같은 금속 질화물)을 제거하기 위한 다른 습식 에칭제는 인산(H3PO4, 80%), 아세트산(CH3COOH, 5%), 질산(HNO3, 5%), 및 물(H2O, 10%)의 혼합물을 포함한다. 어떤 실시예들에서, 배리어 층(1033)을 제거하기 위한 건식 에칭 동작은 Cl2 또는 BCl3를 포함하는 에칭 가스에 의한 플라즈마 또는 RIE 동작을 포함한다. 에칭가능 물질(202)의 높이(H1)는 배리어 층(1033)의 제1 부분(105A)을 제거하는 건식 에칭 동작에 견딜 정도로 충분히 두껍고, 배리어 층(1033)의 제2 부분(105B)을 여전히 측방으로 차폐하고 금속 게이트(103)의 하부(103A)에 있는 배리어 층을 덮고 있다. 어떤 실시예들에서, 미리 결정된 높이(H1)는 약 2 Å 내지 약 20 Å의 범위에 있다.
어떤 실시예들에서, 배리어 층(1033)의 제1 부분(105A)의 제거는 배리어 층(1033)을 완전히 제거하지 않고, 배리어 층(1033)의 유한한 두께는 금속 게이트(103)의 측벽(103B) 상에 잔류물로서 남아 있다. 차후에 증착된 일함수 금속 층(1035)의 수평 이동을 가져오는 배리어 층(1033)의 제1 부분(105A)의 임의의 부분적 제거는 본 개시 내용의 범위 내에서 생각되고 있다.
도 12에서, 도 11에 도시된 잔여 에칭가능 물질(202)은 제2 에칭에 의해 제거된다. 어떤 실시예들에서, 사용되는 에칭제는, 배리어 층이 잔여 에칭가능 물질(202) 에칭에 대한 에치 스톱으로서 기능하도록, 배리어 층(1033)에 대해 선택적이다(즉, 배리어 층을 에칭하지 않거나 단지 약간만 에칭함). 이러한 방식으로, 반도체 층(100)의 아래의 채널 영역들이 에칭제로부터 보호된다. 어떤 실시예들에서, 적어도 10:1의 에칭가능 물질 대 배리어 층 에칭 선택도가 요망된다. 배리어 층(1033)의 제1 부분(105A)가 완전히 제거되는 어떤 실시예들에서, 하이-k 유전체 층(1031)의 일부분이 노출되고, 따라서 산화물 기반 에칭가능 물질을 제거하는 에칭제는 불가피하게도 ILD(101)의 상부 표면에 그리고 금속 게이트(103)의 측벽(103B)에 배치된 하이-k 유전체 층(1031)을 에칭할 수 있다. 그렇지만, 금속 게이트의 하부에 있는 하이-k 유전체 층(1031)은 배리어 층(1033)으로부터 보호되고 따라서 손상되지 않는다. 잔여 에칭가능 물질(202)이 SGO일 때, 잔여 SOG를 제거하기 위해 건식 에칭 동작이 사용될 수 있다. 예를 들어, 건식 에칭 동작은 CF4, CHF3, Ar 및 O2의 에칭 가스에 의한 플라즈마 또는 반응성 이온 에칭을 포함한다. 잔여 SOG를 제거하기 위해 RF 전력, 가스 유량 및 상대 가스 비율이 조절된다.
배리어 층(1033)의 제1 부분(105A)이 완전히 제거되기보다는 박형화되고, 잔여 에칭가능 물질(202)이 SOG인 어떤 실시예들에서, 잔여 SOG를 제거하기 위해 습식 에칭 또는 건식 에칭 동작이 사용될 수 있다. 이 동작에 적당한 건식 에칭 동작은 도 12를 참조하여 이전에 기술되었다. 에칭 속도 제어 BOE(buffer oxide etch) 또는 희석된 HF 에칭을 비롯한 습식 에칭 동작이 잔여 SOG를 제거하기 위해 사용된다. 배리어 층(1033)의 제1 부분(105A)이 박형화된 배리어 층(1033)에 의해 덮여 있기 때문에, 습식 에칭제는 배리어 층(1033)에 대해 선택적이고(즉, 배리어 층을 에칭하지 않거나 단지 약간만 에칭함), 더 높은 에칭 속도로 SOG를 제거한다.
도 13에서, 일함수 금속 층(1035)은 배리어 층(1033) 및 하이-k 유전체 층(1031) 상에 따르는 방식으로 형성된다. 어떤 실시예들에서, 일함수 층(1035)이 원자층 증착, 물리적 기상 증착, 화학적 기상 증착, 스퍼터링, 또는 다른 적당한 동작들에 의해 배리어 층(1033) 상부에 형성된다. 어떤 실시예들에서, 일함수 금속 층(1035)은 n-형 트랜지스터에서 적절히 동작하는 금속 탄질화물, 금속 알루미나이드, 금속 실리콘 질화물, TiN, TiSiN, TiAlN, TiAl, TaAl, TaN, 또는 Ru와 같은 적당한 금속들을 포함한다. 어떤 실시예들에서, N 일함수 층(1035)은 TiN/WN과 같은 다중 금속층 구조물을 포함한다. 어떤 실시예들에서, ALD 동작을 통해 일함수 금속 층(1035) 내에 알루미늄 원자가 도핑된다. 다른 실시예들에서, n-형 트랜지스터에 대한 금속 게이트 전극의 문턱 전압 또는 일함수를 조절하기 위해 일함수 금속 층(1035)의 형성 후에 알루미늄 이온 주입 동작이 수행된다.
도 10, 도 14 및 도 15를 참조하면, 도 11을 참조하여 이전에 기술된 배리어 층(1033)의 제1 부분(105A)의 제거가 과다 에칭 방식으로 수행될 때, 금속 게이트(103)의 측벽(103B)에서의 배리어 층(1033)의 제2 부분(105B)은 물론 제1 부분(105A)은 실질적으로 제거된다. 어떤 실시예들에서, 도 10을 참조하여 원래 결정된 에칭가능 물질(202)의 두께(H1)는 측벽(103B)에서의 배리어 층(1033)에 가해진 과다 에칭 동작을 견딜 정도로 충분히 두껍고, 하부(103A)에 있는 배리어 층(1033)을 에칭제로부터 여전히 보호한다. 어떤 실시예들에서, 높이(H1)는 약 2 Å 내지 약 20 Å의 범위에 있다. 도 15에 도시된 바와 같이, 일함수 금속 층(1035)은 배리어 층(1033) 및 하이-k 유전체 층(1031) 상에 따르는 방식으로 형성된다. 일함수 금속 층(1035)의 형성은 도 13을 참조하여 이전에 기술되었으며, 간략함을 위해 여기서 반복하지 않는다.
도 10, 도 16 및 도 17을 참조하면, 배리어 층(1033)의 제1 부분(105A)의 제거가 과다 에칭 방식으로 수행될 때, 측벽(103B)에서의 배리어 층(1033)의 제2 부분(105B), 제1 부분(105A), 그리고 제2 부분(105B) 아래쪽에 있지만 에칭가능 물질(202)에 의해 덮여 있지 않은 배리어 층(1033)이 실질적으로 제거된다. 어떤 실시예들에서, 도 10을 참조하여 원래 결정된 에칭가능 물질(202)의 두께(H1)는 측벽(103B)에서의 배리어 층(1033)에 가해진 과다 에칭 동작을 견딜 정도로 충분히 두껍고, 하부(103A)에 있는 배리어 층(1033)을 에칭제로부터 여전히 보호한다. 어떤 실시예들에서, 높이(H1)는 약 2 Å 내지 약 20 Å의 범위에 있다. 도 17에 도시된 바와 같이, 일함수 금속 층(1035)은 배리어 층(1033) 및 하이-k 유전체 층(1031) 상에 따르는 방식으로 형성된다. 어떤 실시예들에서, 일함수 금속 층(1035)의 일부분(1035A)은 금속 게이트(103)의 하부(103A)에서 하이-k 유전체 층(1031)과 접촉하고 있다. 일함수 금속 층(1035)의 형성은 도 13을 참조하여 이전에 기술되었으며, 간략함을 위해 여기서 반복하지 않는다.
도 18을 참조하면, 게이트 충전 금속(302)이 금속 게이트 트렌치(103C) 내에 과충전된다. 어떤 실시예들에서, W, WN, TaN, 또는 Ru를 비롯한 단일 금속이 금속 게이트 트렌치(103C) 내에 스퍼터링되고, 이어서 ILD(101)의 상부 표면 상의 일함수 금속 층(1035) 및 과충전된 게이트 충전 금속(302)을 제거하기 위해 CMP 동작이 뒤따른다. 어떤 실시예들에서, 게이트 충전 금속(302)은 TaN, TiN, W, WN, 및 WCN, 또는 이들의 임의의 조합과 같은 다중 금속층 구조물을 포함한다.
또한, 본 출원의 범위가 본 명세서에 기술된 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계의 특정의 실시예로 한정되는 것으로 보아서는 안된다. 당업자라면 본 발명의 개시 내용으로부터 잘 알 것인 바와 같이, 본 명세서에 기술된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 나중에 개발될 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계가 본 개시 내용에 따라 이용될 수 있다.
그에 따라, 첨부된 특허청구범위는 이러한 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 그의 범위 내에 포함하는 것으로 보아야 한다. 그에 부가하여, 각각의 청구항은 개별적인 실시예를 구성하고, 다양한 청구항 및 실시예의 조합이 본 개시 내용의 범위 내에 속한다.
Claims (10)
- 반도체 구조물에 있어서,
제1 표면을 가지는 반도체 층; 및
상기 반도체 층의 상기 제1 표면 위에 금속 게이트를 정의하는 층간 유전체(ILD, interlayer dielectric)
를 포함하고, 상기 금속 게이트는,
상기 금속 게이트의 하부 및 측벽에 따르는(conform to) 하이-k(high-k) 유전체 층;
상기 하이-k 유전체 층에 따르는 배리어 층; 및
상기 배리어 층 및 상기 하이-k 유전체 층에 따르는 일함수 금속 층(work function metal layer)
을 포함하며, 상기 금속 게이트의 측벽에서의 상기 배리어 층의 제1 부분의 두께는 상기 금속 게이트의 하부에서의 상기 배리어 층의 두께보다 더 얇은 것인, 반도체 구조물. - 제1항에 있어서,
상기 금속 게이트의 측벽에서의 상기 배리어 층의 제1 부분의 두께는 0인 것인, 반도체 구조물. - 제2항에 있어서,
상기 금속 게이트의 측벽에 배리어 층이 없는 것인, 반도체 구조물. - 제1항에 있어서,
상기 배리어 층은 이중층(bilayer)을 포함하는 것인, 반도체 구조물. - 제4항에 있어서,
상기 배리어 층의 제1 부분의 두께는 상기 배리어 층의 제2 부분의 두께보다 더 얇은 것인, 반도체 구조물. - 반도체 구조물에 있어서,
금속 게이트의 하부 및 측벽에 따르는 하이-k 유전체 층;
상기 하이-k 유전체 층에 따르는 배리어 층;
상기 배리어 층 및 상기 하이-k 유전체 층에 따르는 일함수 금속 층; 및
상기 일함수 금속 층에 의해 둘러싸여 있는 게이트 충전 금속(gate fill metal)
을 포함하고, 상기 금속 게이트의 하부 코너에 근접한 상기 배리어 층은 계단 프로파일(stair profile)을 포함하는 것인, 반도체 구조물. - 반도체 구조물을 제조하는 방법에 있어서,
층간 유전체(ILD)에 금속 게이트 트렌치를 형성하는 단계;
상기 금속 게이트 트렌치의 하부 및 측벽에 배리어 층을 형성하는 단계;
상기 금속 게이트 트렌치의 측벽에서 상기 배리어 층의 제1 부분을 제거하는 단계;
상기 배리어 층에 따르는 일함수 금속 층을 형성하는 단계; 및
상기 게이트 트렌치를 레벨링(level)하기 위해 게이트 충전 금속을 과충전(overfill)시키는 단계
를 포함하는, 반도체 구조물 제조 방법. - 제7항에 있어서, 상기 금속 게이트 트렌치의 측벽에서 상기 배리어 층의 제1 부분을 제거하는 단계는,
상기 금속 게이트 트렌치에 에칭가능 물질을 채우는 단계;
상기 배리어 층의 제1 부분을 노출시키기 위해 상기 금속 게이트 트렌치 내에서 상기 에칭가능 물질을 미리 결정된 높이까지 에치백(etch back)하는 단계;
상기 배리어 층의 제1 부분을 제거하는 단계; 및
잔여 에칭가능 물질을 제거하는 단계
를 포함하는 것인, 반도체 구조물 제조 방법. - 제7항에 있어서,
상기 ILD의 상부 표면으로부터 상기 과충전된 게이트 충전 금속 및 상기 일함수 금속 층을 제거하는 단계를 더 포함하는, 반도체 구조물 제조 방법. - 제7항에 있어서,
상기 일함수 금속 층의 형성 후의 이온 주입 동작을 더 포함하는, 반도체 구조물 제조 방법.
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