KR102184027B1 - 비평면형 반도체 디바이스용 금속 레일 전도체 - Google Patents
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
본 개시내용은 하나 이상의 금속 레일 전도체를 갖는 예를 제공하기 위한 핀 전계 효과 트랜지스터(fin field-effect transistors: finFETs)와 같은 다양한 비평면형 반도체 디바이스 및 이들 비평면형 반도체를 제조하기 위한 다양한 방법을 설명한다. 몇몇 상황에서, 하나 이상의 금속 레일 전도체는 이들 다양한 비평면형 반도체 디바이스의 게이트, 소스, 및/또는 드레인 영역에 전기적으로 접속될 수 있다. 이들 상황에서, 하나 이상의 금속 레일 전도체는 다양한 비평면형 반도체 디바이스의 게이트, 소스, 및/또는 드레인 영역을 다양한 비평면형 반도체 디바이스 및/또는 다른 반도체 디바이스의 다른 게이트, 소스, 및/또는 드레인 영역에 전기적으로 접속하는 데 이용될 수 있다. 그러나, 다른 상황에서, 하나 이상의 금속 레일 전도체는 이들 다양한 비평면형 반도체 디바이스의 게이트, 소스, 및/또는 드레인 영역으로부터 격리될 수 있다. 이 격리는 하나 이상의 금속 레일 전도체와 이들 다양한 비평면형 반도체 디바이스의 게이트, 소스, 및/또는 드레인 영역 사이의 전기 접속을 방지한다.
Description
관련 출원의 상호 참조
본 출원은 2017년 11월 30일 출원된 미국 가특허 출원 제62/592,744호, 및 2017년 11월 30일 출원된 미국 가특허 출원 제62/592,922호의 이익을 청구하고, 이들 출원의 각각은 본 명세서에 그 전체가 참조로서 통합되어 있다.
반도체 집적 회로(integrated circuit: IC) 산업은 급격한 성장을 경험해 왔다. IC 재료 및 디자인에서의 기술적 진보는 각각의 세대가 이전의 세대보다 더 소형이고 더 복잡한 회로를 갖는 IC의 세대를 생성해 왔다. IC 진화 중에, 기능 밀도(예를 들어, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가되어 왔고, 반면에 기하학적 크기(예를 들어, 제조 프로세스를 사용하여 생성될 수 있는 최소 구성요소 또는 라인)는 감소되어 왔다. 이 소규모화(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 연계된 비용을 절감함으로써 이익을 제공한다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축척대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1a는 본 개시내용의 예시적인 실시예에 따른 예시적인 비평면형 반도체 디바이스의 등각도(isometric view)를 도시한다.
도 1b는 본 개시내용의 예시적인 실시예에 따른 예시적인 비평면형 반도체 디바이스 내의 유전체 영역의 등각도를 도시한다.
도 1c는 본 개시내용의 예시적인 실시예에 따른 예시적인 비평면형 반도체 디바이스 내의 유전체 영역의 등각도를 도시한다.
도 1d 및 도 1e는 본 개시내용의 예시적인 실시예에 따른 비평면형 반도체 디바이스를 각각 갖는 제1 예시적인 집적 회로 및 제2 예시적인 집적 회로 각각의 등각도를 도시한다.
도 2는 본 개시내용의 예시적인 실시예에 따른 전자 디자인 플랫폼의 블록도를 도시한다.
도 3a 내지 도 12b는 본 개시내용의 예시적인 실시예에 따른 층간 유전체 재료 내에 형성된 금속 전도체 레일 구조체가 finFET 어레이의 다수의 게이트/소스/드레인 단자 사이의 전기 접속을 제공하는 데 사용될 수 있는 부분 제조된 반도체 구조체의 다양한 도면을 도시한다.
도 13 내지 도 15c는 층간 유전체 재료 내에 형성된 금속 전도체 레일 구조체가 finFET 어레이의 다수의 게이트 구조체 사이의 전기 접속을 제공하는 데 사용될 수 있는 부분 제조된 반도체 구조체의 등각도이다.
도 16은 본 개시내용의 예시적인 실시예에 따른, ILD 층 내에 금속 레일 전도체를 형성하는 예시적인 방법의 흐름도이다.
도 17 내지 도 20은 본 개시내용의 예시적인 실시예에 따른 금속 전도체 레일 구조체가 finFET 어레이의 다수의 게이트/소스/드레인 단자 사이에 전기 접속을 제공하는 데 사용될 수 있는 반도체 구조체의 셀 레이아웃 도면이다.
도 1a는 본 개시내용의 예시적인 실시예에 따른 예시적인 비평면형 반도체 디바이스의 등각도(isometric view)를 도시한다.
도 1b는 본 개시내용의 예시적인 실시예에 따른 예시적인 비평면형 반도체 디바이스 내의 유전체 영역의 등각도를 도시한다.
도 1c는 본 개시내용의 예시적인 실시예에 따른 예시적인 비평면형 반도체 디바이스 내의 유전체 영역의 등각도를 도시한다.
도 1d 및 도 1e는 본 개시내용의 예시적인 실시예에 따른 비평면형 반도체 디바이스를 각각 갖는 제1 예시적인 집적 회로 및 제2 예시적인 집적 회로 각각의 등각도를 도시한다.
도 2는 본 개시내용의 예시적인 실시예에 따른 전자 디자인 플랫폼의 블록도를 도시한다.
도 3a 내지 도 12b는 본 개시내용의 예시적인 실시예에 따른 층간 유전체 재료 내에 형성된 금속 전도체 레일 구조체가 finFET 어레이의 다수의 게이트/소스/드레인 단자 사이의 전기 접속을 제공하는 데 사용될 수 있는 부분 제조된 반도체 구조체의 다양한 도면을 도시한다.
도 13 내지 도 15c는 층간 유전체 재료 내에 형성된 금속 전도체 레일 구조체가 finFET 어레이의 다수의 게이트 구조체 사이의 전기 접속을 제공하는 데 사용될 수 있는 부분 제조된 반도체 구조체의 등각도이다.
도 16은 본 개시내용의 예시적인 실시예에 따른, ILD 층 내에 금속 레일 전도체를 형성하는 예시적인 방법의 흐름도이다.
도 17 내지 도 20은 본 개시내용의 예시적인 실시예에 따른 금속 전도체 레일 구조체가 finFET 어레이의 다수의 게이트/소스/드레인 단자 사이에 전기 접속을 제공하는 데 사용될 수 있는 반도체 구조체의 셀 레이아웃 도면이다.
이하의 개시내용은 제공된 요지의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
개요
본 개시내용은 하나 이상의 금속 레일 전도체를 갖는 예를 제공하기 위한 핀 전계 효과 트랜지스터(fin field-effect transistors: finFETs)와 같은 다양한 비평면형 반도체 디바이스 및 이들 비평면형 반도체를 제조하기 위한 다양한 방법을 설명한다. 몇몇 상황에서, 하나 이상의 금속 레일 전도체는 이들 다양한 비평면형 반도체 디바이스의 게이트, 소스, 및/또는 드레인 영역에 전기적으로 접속될 수 있다. 이들 상황에서, 하나 이상의 금속 레일 전도체는 다양한 비평면형 반도체 디바이스의 게이트, 소스, 및/또는 드레인 영역을 다양한 비평면형 반도체 디바이스 및/또는 다른 반도체 디바이스의 다른 게이트, 소스, 및/또는 드레인 영역에 전기적으로 접속하는 데 이용될 수 있다. 그러나, 다른 상황에서, 하나 이상의 금속 레일 전도체는 이들 다양한 비평면형 반도체 디바이스의 게이트, 소스, 및/또는 드레인 영역으로부터 격리될 수 있다. 이 격리는 하나 이상의 금속 레일 전도체와 이들 다양한 비평면형 반도체 디바이스의 게이트, 소스, 및/또는 드레인 영역 사이의 전기 접속을 방지한다.
예시적인 비평면형 반도체 디바이스
도 1a는 본 개시내용의 예시적인 실시예에 따른 예시적인 비평면형 반도체 디바이스의 등각도를 도시하고 있다. 도 1a에 도시되어 있는 예시적인 실시예에서, 핀 전계 효과 트랜지스터(finFET)(100)는 하나 이상의 금속 레일 전도체를 갖는 유전체 영역 상에 위치된 비평면형 반도체 디바이스를 표현하고 있다. 몇몇 상황에서, 하나 이상의 금속 레일 전도체는 예를 들어, finFET(100)의 게이트, 소스, 및/또는 드레인 영역과 같은 전도성 구조체에 전기적으로 접속될 수 있다. 이들 상황에서, 하나 이상의 금속 레일 전도체는 finFET(100)의 게이트, 소스, 및/또는 드레인 영역을 finFET(100) 및/또는 다른 반도체 디바이스의 다른 게이트, 소스, 및/또는 드레인 영역에 전기적으로 접속하는 데 이용될 수 있다. 그러나, 다른 상황에서, 유전체 영역은 finFET(100)의 게이트, 소스, 및/또는 드레인 영역으로부터 하나 이상의 금속 레일 전도체를 격리할 수 있다. 이 격리는 하나 이상의 금속 레일 전도체와 finFET(100)의 게이트, 소스, 및/또는 드레인 영역 사이의 전기 접속을 방지한다. 몇몇 실시예에서, 금속 레일 전도체는 예를 들어, 도핑된 반도체 재료와 같은 다른 적합한 전도성 재료를 사용하여 형성될 수 있다. 도 1a에 도시되어 있는 바와 같이, finFET(100)는 반도체 기판(102), 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 드레인 영역(110), 유전체 영역(112), 및 하나 이상의 금속 레일 전도체(114)를 포함한다. 그러나, finFET(100)는 본 개시내용의 사상 및 범주로부터 벗어나지 않고, 몇몇 예를 제공하기 위해 다른 유전체 영역 및/또는 짧은 트렌치 격리(short trench isolation: STI) 영역과 같은 다른 영역을 포함할 수 있다. 이어지는 설명은 finFET의 견지에서 하나 이상의 금속 레일 전도체(114)를 설명하고 있지만, 하나 이상의 금속 레일 전도체(114)는 본 개시내용의 사상 및 범주로부터 벗어나지 않고 다른 비평면형 반도체 디바이스 뿐만 아니라 평면형 반도체 디바이스에 사용될 수 있다.
도 1a에 도시되어 있는 바와 같이, 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 드레인 영역(110), 유전체 영역(112), 및 하나 이상의 금속 레일 전도체(114)는 반도체 기판(102) 상에 위치된다. 도 1a에 도시되어 있는 예시적인 실시예에서, 반도체 기판(102)은 게르마늄(Ge), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 갈륨 포스파이드(GaP), 인듐 포스파이드(InP), 인듐 비소(InAs), 갈륨 비소 포스파이드(GaAsP), 알루미늄 인듐 비소(AlInAs), 알루미늄 갈륨 비소(AlGaAs), 갈륨 인듐 비소(GaInAs), 갈륨 인듐 포스파이드(GaInP), 갈륨 인듐 비소 포스파이드(GaInAsP), 인듐 안티모나이드(InSb), 실리콘 게르마늄(SiGe), 및/또는 임의의 다른 적합한 반도체 재료와 같은 하나 이상의 반도체 재료를 포함할 수 있다.
도 1a에 도시되어 있는 예시적인 실시예에서, 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 및 드레인 영역(110)은 핀 전계 효과 트랜지스터(finFET)를 형성하도록 배열된다. 도 1a에 도시되어 있는 바와 같은 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 및 드레인 영역(110)의 구성은 단지 예시를 위한 것이다. 몇몇 실시예에서, 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 및 드레인 영역(110)을 위한 다른 구성이 포함될 수 있다. 도 1a에 도시되어 있는 바와 같이, 핀 구조체(104)는 소스 영역(106)과 드레인 영역(110) 사이에서 수평 방향으로, 즉 직교 좌표계의 x-축을 따라 게이트 영역(108)을 통과한다. 핀 구조체(104)는 전술된 바와 같은 하나 이상의 반도체 재료를 포함할 수 있다. 예시적인 실시예에서, 핀 구조체(104)는 반도체 기판(102)과 실질적으로 유사한 반도체 재료를 포함한다. 여기서, 직교 좌표계의 y-축을 따른, 핀 구조체(104)의 폭은 핀 폭이라 칭하고, 직교 좌표계의 y-축을 따른, 특정 기술 노드에서 리소그래피에 의해 허용된 인접한 핀들 사이의 최소 피치는 핀 피치라 칭한다. finFET(100)는 도 1a의 핀 구조체(104)를 포함하는 것으로서 도시되어 있지만, finFET(100)는 몇몇 실시예에 따라, 하나 초과의 핀 구조체(104)를 포함할 수 있다.
예시적인 실시예에서, 소스 영역(106) 및/또는 드레인 영역(110)은 에피택셜 실리콘(Si), 에피택셜 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 및/또는 임의의 다른 적합한 에피택셜 재료와 같은 하나 이상의 에피택셜 재료를 포함할 수 있다. 대안적으로, 또는 추가하여, 다른 예시적인 실시예에서, 게이트 영역(108)은 하나 이상의 p형 일함수 금속(work function metals) 및/또는 하나 이상의 n형 일함수 금속을 포함할 수 있다. p형 일함수 금속은 몇몇 실시예에 따르면, 티타늄 니트라이드(TiN), 탄탈 니트라이드(TaN), 루테늄(Ru), 몰리브덴(Mo), 알루미늄(Al), 텅스텐 니트라이드(WN), 지르코늄 디실리사이드(ZrSi2), 몰리브덴 디실리사이드(MoSi2), 탄탈 디실리사이드(TaSi2), 니켈 디실리사이드(NiSi2), 플래티늄(Pt), 및/또는 임의의 다른 적합한 p형 일함수 금속을 포함할 수 있다. n형 일함수 금속은 몇몇 실시예에 따르면, 알루미늄(Al), 티타늄(Ti), 은(Ag), 탄탈 알루미늄(TaAl), 탄탈 알루미늄 탄소(TaAlC), 탄탈 알루미늄 니트라이드(TiAlN), 탄탈 카바이드(TaC), 탄탈 카바이드 니트라이드(TaCN), 탄탈 실리사이드 니트라이드(TaSiN), 망간(Mn), 지르코늄(Zr), 및/또는 임의의 다른 적합한 n형 일함수 금속을 포함할 수 있다. 대안적으로, 또는 추가하여, 다른 예시적인 실시예에서, 게이트 영역(108)은 예를 제공하기 위한 다결정질 실리콘과 같은 하나 이상의 다결정질 재료를 포함할 수 있다. 도 1a에 부가적으로 도시되어 있는 바와 같이, 소스 영역(106), 게이트 영역(108), 및 드레인 영역(110)은 핀 구조체(104)가 유전체 영역(112)을 통해 반도체 기판(102) 상에 횡단하는 상태로 유전체 영역(112) 상에 위치된다. 층간 유전체(interlayer dielectric: ILD) 영역이라 또한 칭하는 유전체 영역(112)은 몇몇 실시예에 따르면, 실리콘 산화물, 스핀-온-글래스(spin-on-glass), 실리콘 니트라이드, 실리콘 카바이드, 실리콘 탄소 니트라이드, 실리콘 옥시니트라이드, 실리콘 옥시카바이드, 불소-도핑된 실리케이트 글래스(fluorine-doped silicate glass: FSG), 저-k 유전체 재료, 및/또는 임의의 다른 적합한 유전체 재료를 포함할 수 있다. 도 1a에는 도시되어 있지 않지만, 몇몇 실시예에 따르면, 다른 유전체 영역은 반도체 기판(102)과 유전체 영역(112) 사이에 위치될 수 있다.
더욱이, 하나 이상의 금속 레일 전도체(114)는 도 1a에 도시되어 있는 바와 같은 유전체 영역(112) 내에 위치된다. 하나 이상의 금속 레일 전도체(114)는 몇몇 실시예에 따르면, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 및/또는 임의의 다른 적합한 전도성, 또는 반도체성 재료를 포함할 수 있다. 예를 들어, 하나 이상의 금속 레일 전도체(114)는 고농도 도핑된 실리콘 재료를 사용하여 형성될 수 있다. 도 1a에 도시되어 있는 예시적인 실시예에서, 하나 이상의 금속 레일 전도체(114)는 유전체 영역(112) 내에 위치된 2개의 금속 레일 전도체를 포함한다. 그러나, 몇몇 실시예에 따르면, 하나 이상의 금속 레일 전도체(114)의 레일 전도체의 수는 용례에 따라 상이할 수 있다.
도 1a에 도시되어 있는 바와 같이, 하나 이상의 금속 레일 전도체(114)는 소스 영역(106)과 드레인 영역(110) 사이에서 수평 방향으로, 즉 직교 좌표계의 x-축을 따라 반도체 기판(102)의 길이를 횡단한다. 도 1a에 도시되어 있는 예시적인 실시예에서, 하나 이상의 금속 레일 전도체(114)는 핀 구조체(104)에 평행하도록(예를 들어, 동일 방향으로 연장함) 위치된다. 그러나, 몇몇 실시예에 따르면, 하나 이상의 금속 레일 전도체(114)는 핀 구조체(104)에 수직이 되도록 위치될 수 있다. 이들 상황에서, 하나 이상의 금속 레일 전도체(114)는 핀 구조체(104)를 통해 횡단한다.
도 1b에서 이하에 더 상세히 설명되는 바와 같이, 유전체 영역(112)은 소스 영역(106), 게이트 영역(108), 및/또는 드레인 영역(110)과 하나 이상의 금속 레일 전도체(114) 사이의 전기 접속을 방지하기 위해 소스 영역(106), 게이트 영역(108), 및/또는 드레인 영역(110) 및 하나 이상의 금속 레일 전도체(114)를 격리하도록 구성될 수 있다. 그리고, 도 1c에서 이하에 더 상세히 설명되는 바와 같이, 소스 영역(106), 게이트 영역(108), 및/또는 드레인 영역(110)은 소스 영역(106), 게이트 영역(108), 및/또는 드레인 영역(110)과 하나 이상의 금속 레일 전도체(114) 사이의 전기 접속을 제공하도록 하나 이상의 금속 레일 전도체(114)에 전기적으로 접속될 수 있다. 예시적인 실시예에서, 하나 이상의 금속 레일 전도체(114)의 좌표계의 y-축을 따른 폭은 핀 폭의 대략 0.8배 내지 대략 2.2배이다. 본 예시적인 실시예에서, 하나 이상의 금속 레일 전도체(114) 중에서 인접한 금속 레일 전도체들 사이의 간격은 핀 피치의 대략 0.8배 내지 대략 1.2배이다. 또한, 본 예시적인 실시예에서, 하나 이상의 금속 레일 전도체(114)의 직교 좌표계의 z-축을 따른 높이는 게이트 피치, 즉 직교 좌표계의 x-축 및/또는 y-축을 따른 특정 기술 노드에서 리소그래피에 의해 허용된 인접한 게이트 영역들 사이의 최소 피치의 대략 0.8배 내지 대략 1.2배이다.
도 1a에 도시되어 있는 예시적인 실시예에서, 하나 이상의 금속 레일 전도체(114)는 직교 좌표계의 x-축을 따른 실질적으로 유사한 길이를 갖는다. 그러나, 몇몇 실시예에 따르면, 하나 이상의 금속 레일 전도체(114)의 길이는 상이할 수 있다. 예시적인 실시예에서, 하나 이상의 금속 레일 전도체(114)는 직교 좌표계의 x-축을 따른, 반도체 기판(102)과 실질적으로 유사한 길이를 갖는다. 본 예시적인 실시예에서, 하나 이상의 금속 레일 전도체(114)는 금속 레일 전도체의 상호접속된 네트워크를 형성하기 위해 하나 이상의 다른 finFET의 다른 금속 레일 전도체에 전기적으로 그리고/또는 기계적으로 접속될 수 있다. 금속 레일 전도체의 이 상호접속된 네트워크는 예를 들어, 하나 이상의 집적 회로를 형성하기 위해 이들 finFET의 게이트, 소스, 및/또는 드레인 영역과 같은 다양한 전도성 구조체를 전기적으로 접속하는 데 사용될 수 있다. 이들 집적 회로는 몇몇 예를 제공하기 위한 논리 AND 게이트, 논리 OR 게이트, 논리 XOR 게이트, 논리 XNOR 게이트, 또는 논리 NOT 게이트와 같은 기본 논리 게이트, 뿐만 아니라 다른 더 복잡한 논리 회로를 포함할 수 있다. 금속 레일 전도체의 이 상호접속된 네트워크는 신호를 라우팅하기 위해 통상적으로 이용 가능한 통상의 금속층을 통해 횡단하지 않고, 이들 finFET의 다양한 게이트, 소스, 및/또는 드레인 영역 사이에 이들 전기적 접속이 형성되게 한다. 이와 같이, 금속 레일 전도체의 상호접속된 네트워크는, 이들 finFET의 다양한 소스 영역 및/또는 드레인 영역 사이에 이들 전기적 접속을 형성하기 위해 통상의 금속층을 사용하는 것에 비교할 때, 하나 이상의 집적 회로를 형성하는 데 필요한 리얼 에스테이트(real estate)의 견지에서 면적을 감소시킨다.
도 1b는 본 개시내용의 예시적인 실시예에 따른 예시적인 비평면형 반도체 디바이스 내의 유전체 영역의 제1 구성의 등각도를 도시하고 있다. 도 1a에 도시되어 있는 바와 같이, finFET(100)는 반도체 기판(102) 상에 위치된 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 드레인 영역(110), 유전체 영역(112), 및 하나 이상의 금속 레일 전도체(114)를 포함한다. 도 1b에 도시되어 있는 바와 같은 금속 레일 전도체(120) 및 유전체 영역(122)은 도 1a에서 전술된 바와 같이, 하나 이상의 금속 레일 전도체(114) 및 유전체 영역(112) 중 하나 및 각각의 예시적인 실시예를 표현할 수 있다. 유사하게, 도 1b에 도시되어 있는 바와 같은 단자 영역(124)이 도 1a에서 전술된 바와 같은 소스 영역(106), 게이트 영역(108), 및/또는 드레인 영역(110)의 예시적인 실시예를 표현할 수 있다.
도 1b를 참조하면, 유전체 영역(122)은 금속 레일 전도체(120)와 단자 영역(124) 사이의 전기적 접속을 방지하도록 구성된다. 도 1b에 도시되어 있는 예시적인 실시예에서, 유전체 영역(122)은 전기적 접속을 방지하기 위해 단자 영역(124)으로부터 금속 레일 전도체(120)를 효과적으로 격리한다.
도 1c는 본 개시내용의 예시적인 실시예에 따른 예시적인 비평면형 반도체 디바이스 내의 유전체 영역의 제2 구성의 등각도를 도시하고 있다. 도 1a에 도시되어 있는 바와 같이, finFET(100)는 반도체 기판(102) 상에 위치된 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 드레인 영역(110), 유전체 영역(112), 및 하나 이상의 금속 레일 전도체(114)를 포함한다. 도 1c에 도시되어 있는 바와 같은 금속 레일 전도체(120) 및 유전체 영역(126)은 도 1a에서 전술된 바와 같이, 하나 이상의 금속 레일 전도체(114) 및 유전체 영역(112) 중 하나 및 각각의 예시적인 실시예를 표현할 수 있다. 유사하게, 도 1c에 도시되어 있는 바와 같은 단자 영역(128)이 도 1a에서 전술된 바와 같은 소스 영역(106), 게이트 영역(108), 및/또는 드레인 영역(110)의 예시적인 실시예를 표현할 수 있다.
도 1c를 참조하면, 소스 영역(106), 금속 레일 전도체(120)는 금속 레일 전도체(120)와 단자 영역(128) 사이의 전기 접속을 제공하기 위해 단자 영역(128)에 전기적으로 접속될 수 있다. 도 1b에 도시되어 있는 예시적인 실시예에서, 금속 레일 전도체(120)는 전기 접속을 제공하기 위해 단자 영역(128)에 전기적으로 접속하도록 유전체 영역(126) 내에 충분히 노출된다. 이하에 더 상세히 설명되는 바와 같이, 유전체 영역(126)의 부분은 유전체 영역(126)의 부분을 노출시키기 위해 제조 중에, 몇몇 예를 제공하도록 건식 에칭 또는 습식 에칭과 같은, 패터닝 프로세스를 통해 제거될 수 있다. 그 후에, 단자 영역(128)은 재료가 성장되고, 코팅되고, 또는 다른 방식으로 전사되는 증착을 통해 유전체 영역(126)의 부분 상에 증착될 수 있다. 예시적인 실시예에서, 도 1c에 도시되어 있는 바와 같은 단자 영역(128)의 도 1a에 도시되어 있는 바와 같은 직교 좌표계의 z-축을 따른 높이는 도 1b에 도시되어 있는 바와 같은 단자 영역(124)의 높이보다 크다. 본 예시적인 실시예에서, 단자 영역(124)과 단자 영역(128) 사이의 높이의 이 차이는 금속 레일 전도체(120)와 단자 영역(128) 사이의 전기 접속을 허용하기 위해 금속 레일 전도체(120)를 노출하도록 유전체 영역(126)의 충분한 부분을 제거하는 것으로부터 발생한다.
도 1d 및 도 1e는 본 개시내용의 예시적인 실시예에 따른 비평면형 반도체 디바이스를 각각 갖는 제1 예시적인 집적 회로 및 제2 예시적인 집적 회로 각각의 등각도를 도시하고 있다.
도 1d에 도시되어 있는 예시적인 실시예에서, 집적 회로(129)는 내부에 위치된 다수의 금속 레일 전도체를 갖는 유전체 영역 상에 위치된 비평면형 반도체 디바이스를 포함한다. 유전체 영역은 다수의 금속 레일 전도체와 비평면형 반도체 디바이스의 게이트, 소스, 및/또는 드레인 영역 사이의 전기적 접속을 허용하도록, 또는 다수의 금속 레일 전도체와 비평면형 반도체 디바이스의 게이트, 소스, 및/또는 드레인 영역 사이의 전기적 접속을 방지하도록 선택적으로 구성될 수 있다. 도 1d에 도시되어 있는 예시적인 실시예에서, 집적 회로(129)는 반도체 기판(140) 상에 위치된 소스 영역(134.1), 게이트 영역(136.1), 및 드레인 영역(138.1)을 갖는 제1 finFET(130), 및 소스 영역(134.2), 게이트 영역(136.2), 및 드레인 영역(138.2)을 갖는 제2 finFET(132), 및 반도체 기판(140) 상에 위치된 유전체 영역(142)을 포함한다. 도 1d에 도시되어 있는 바와 같은 집적 회로(129)는 단지 예시를 위한 것이고, 집적 회로(129)는 제1 finFET(130) 및 제2 finFET(132)와 실질적으로 유사한 방식으로 구성된 더 많은 finFET를 포함할 수 있다는 것이 주목되어야 한다. 도 1d에 도시되어 있는 예시적인 실시예에서, 제1 finFET(130) 및 제2 finFET(132)는 도 1a에서 전술된 바와 같은 finFET(100)의 예시적인 실시예를 표현할 수 있다. 이와 같이, 소스 영역(134.1) 및 소스 영역(134.2)은 도 1a에서 전술된 바와 같은 소스 영역(106)의 예시적인 실시예를 표현할 수 있고, 게이트 영역(136.1) 및 게이트 영역(136.2)은 도 1a에서 전술된 바와 같은 게이트 영역(108)의 예시적인 실시예를 표현할 수 있고, 드레인 영역(138.2) 및 드레인 영역(138.2)은 도 1a에서 전술된 바와 같은 드레인 영역(110)의 예시적인 실시예를 표현할 수 있다. 도 1d에 도시되어 있는 바와 같이, 드레인 영역(138.1) 및 드레인 영역(138.2)은 제1 finFET(130)와 제2 finFET(132) 사이에 공유된 공통 드레인 영역인 것으로서 특징화될 수 있다.
도 1d에 도시되어 있는 바와 같이, 집적 회로(129)는 유전체 영역(142) 내에 위치된 금속 레일 전도체(144.1, 144.2)를 더 포함한다. 금속 레일 전도체(144.1, 144.2)는 도 1a에 전술된 바와 같은 하나 이상의 금속 레일 전도체(114)의 예시적인 실시예를 표현할 수 있다. 도 1d에 도시되어 있는 예시적인 실시예에서, 금속 레일 전도체(144.1, 144.2)는 소스 영역(134.1)과 소스 영역(134) 사이에서 수평 방향으로, 즉 도 1a에 도시되어 있는 바와 같은 직교 좌표계의 x-축을 따라 반도체 기판(140)의 길이를 횡단한다. 도 1d에 도시되어 있는 예시적인 실시예에서 그리고 도 1d에서 원(146.1)에 도시되어 있는 바와 같이, 금속 레일 전도체(144.1)는 도 1c에서 전술된 바와 같이, 소스 영역(134.2)과 금속 레일 전도체(144.1) 사이의 전기 접속을 제공하기 위해 소스 영역(134.2)에 전기적으로 접속될 수 있다. 본 예시적인 실시예에서, 금속 레일 전도체(144.1)는 도 1c에서 전술된 바와 같이, 소스 영역(134.1)과 금속 레일 전도체(144.1) 사이의 전기 접속을 제공하기 위해 소스 영역(134.1)에 전기적으로 접속될 수 있다. 이와 같이, 금속 레일 전도체(144.1)는 소스 영역(134.1)과 소스 영역(134.2) 사이에 전기 접속을 제공한다. 그러나, 도 1d에 도시되어 있는 예시적인 실시예에서 그리고 도 1d에서 원(146.2)에 도시되어 있는 바와 같이, 유전체 영역(142)은 도 1b에서 전술된 바와 같이 금속 레일 전도체(144.2)와 소스 영역(134.1) 사이의 전기 접속을 방지하도록 구성된다. 이 상황에서, 유전체 영역(142)은 금속 레일 전도체(144.2)와 소스 영역(134.1) 사이의 전기 접속을 방지하기 위해 소스 영역(134.2)으로부터 금속 레일 전도체(144.2)를 효과적으로 격리한다. 단지 소스 영역(134.2)만이 도 1d에서 금속 레일 전도체(144.1)에 전기적으로 접속되어 있는 것으로 도시되어 있지만, 다른 소스/드레인 단자가 또한 회로 디자인 및 디바이스 구성의 요구에 따라 금속 레일 전도체에 접속될 수 있다는 것이 주목되어야 한다. 금속 레일 전도체는 유전체 영역(142) 내에 형성되기 때문에, 이들은 부가의 디바이스 공간을 점유하지 않고 다수의 소스/드레인 단자를 전기적으로 접속할 수 있다.
도 1e에 도시되어 있는 바와 같이, 집적 회로(150)는 m개의 행과 n개의 열의 어레이로 배열된 finFET(152.1.1 내지 152.m.n)를 포함한다. 그러나, finFET(152.1.1 내지 152.m.n)를 위한 다른 배열이 본 개시내용의 사상 및 범주로부터 벗어나지 않고 가능하다. 본 예시적인 실시예에서, m개의 행의 각각은 하나 이상의 금속 레일 전도체(154.1 내지 154.a) 중에서 하나 이상의 금속 레일 전도체를 포함한다. 도 1e에 도시되어 있는 예시적인 실시예에서, finFET(152.1.1 내지 152.m.n)의 각각은 도 1a에서 전술된 바와 같은 finFET(100)의 그리고/또는 도 1d에서 전술된 바와 같은 제1 finFET(130) 및 제2 finFET(132)의 예시적인 실시예를 표현할 수 있다. finFET(152.m.n)의 하나의 소스 영역이 도 1e에서 금속 레일 전도체(154.1)에 전기적으로 접속되어 있는 것으로 도시되어 있지만, 다른 소스/드레인 단자가 또한 회로 디자인 및 디바이스 구성의 요구에 따라 금속 레일 전도체에 접속될 수 있다는 것이 주목되어야 한다. 금속 레일 전도체는 유전체 영역 내에 형성되기 때문에, 이들은 부가의 디바이스 공간을 점유하지 않고 다수의 소스/드레인 단자를 전기적으로 접속할 수 있다.
예시적인
비평면형
반도체
디바이스를
갖는 집적 회로를 형성하기 위한 전자 디자인 플랫폼
도 2는 본 개시내용의 예시적인 실시예에 따른 전자 디자인 플랫폼의 블록도를 도시하고 있다. 도 2에 도시되어 있는 바와 같이, 전자 디자인 플랫폼(200)은, 본 개시내용의 사상 및 범주로부터 벗어나지 않고 당 기술 분야의 숙련자(들)에게 명백할 것인 하나 이상의 컴퓨팅 디바이스, 프로세서, 제어기, 또는 다른 디바이스에 의해 실행될 때, 전자 디바이스용 아날로그 및/또는 디지털 회로의 하나 이상의 고레벨 소프트웨어 레벨 기술(high-level software level descriptions)을 설계하고, 시뮬레이팅하고, 분석하고, 그리고/또는 검증할 수 있는 하나 이상의 전자 디자인 소프트웨어 애플리케이션을 포함하는 디자인 흐름을 표현한다. 예시적인 실시예에서, 하나 이상의 고레벨 소프트웨어 레벨 기술은 예를 들어, C, System C, C++, LabVIEW, 및/또는 MATLAB과 같은 그래픽 디자인 애플리케이션과 같은 고레벨 소프트웨어 언어, SysML, SMDL 및/또는 SSDL과 같은 범용 시스템 디자인 언어, 또는 본 개시내용의 사상 및 범주로부터 벗어나지 않고 당 기술 분야의 숙련자(들)에게 명백할 것인 임의의 다른 고레벨 소프트웨어 또는 범용 시스템 디자인 언어, 또는 공통 파워 포맷(Common Power Format: CPF), 통합 파워 포맷(Unified Power Formant: UPF), 또는 본 개시내용의 사상 및 범주로부터 벗어나지 않고 당 기술 분야의 숙련자(들)에 명백할 것인 임의의 다른 적합한 고레벨 소프트웨어 포맷과 같은 고레벨 소프트웨어 포맷을 사용하여 구현될 수 있다. 도 2에 도시되어 있는 예시적인 실시예에서, 전자 디자인 플랫폼(200)은 합성 애플리케이션(202), 배치 및 라우팅 애플리케이션(204), 시뮬레이션 애플리케이션(206), 및 검증 애플리케이션(208)을 포함한다.
더욱이, 본 개시내용의 실시예는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 본 개시내용의 실시예는 하나 이상의 프로세서에 의해 판독되고 실행될 수 있는 기계-판독가능 매체 상에 저장된 명령어로서 또한 구현될 수 있다. 기계-판독가능 매체는 기계(예를 들어, 컴퓨팅 디바이스)에 의해 판독가능한 형태로 정보를 저장하거나 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계-판독가능 매체는 판독 전용 메모리(read only memory: ROM); 랜덤 액세스 메모리(random access memory: RAM); 자기 디스크 저장 매체; 광학 저장 매체; 플래시 메모리 디바이스; 및 기타 등등과 같은 비일시적 기계-판독가능 매체를 포함할 수 있다. 다른 예로서, 기계-판독가능 매체는 전기, 광학, 음향, 또는 다른 형태의 전파된 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호 등)와 같은 일시적 기계-판독가능 매체를 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령어는 특정 동작을 수행하는 것으로서 본 명세서에 설명될 수 있다. 그러나, 이러한 설명은 단지 편의상일 뿐이고, 이러한 동작은 실제로 컴퓨팅 디바이스, 프로세서, 제어기, 또는 펌웨어, 소프트웨어, 루틴, 명령어 등을 실행하는 다른 디바이스로부터 발생한다는 것이 이해되어야 한다. 예시적인 실시예에서, 합성 애플리케이션(202), 배치 및 라우팅 애플리케이션(204), 시뮬레이션 애플리케이션(206), 및 검증 애플리케이션(208)은, 하나 이상의 컴퓨팅 디바이스, 프로세서, 제어기, 또는 본 개시내용의 사상 및 범주로부터 벗어나지 않고 당 기술 분야의 숙련자(들)에 명백할 것인 다른 디바이스에 의해 실행될 때, 이하에 더 상세히 설명되는 바와 같이 이들 애플리케이션 중 하나 이상을 실행하도록 하나 이상의 컴퓨팅 디바이스, 프로세서, 제어기, 또는 범용 전자 디바이스로부터 특수 용도 전자 디바이스까지 다른 디바이스를 구성하는 하나 이상의 전자 디자인 소프트웨어 애플리케이션을 표현한다.
합성 애플리케이션(202)은 전자 디바이스의 하나 이상의 특성, 파라미터, 또는 속성을 하나 이상의 논리 연산, 하나 이상의 산술 연산, 하나 이상의 제어 연산, 및/또는 본 개시내용의 사상 및 범주로부터 벗어나지 않고 당 기술 분야의 숙련자(들)에게 명백할 것인 임의의 다른 적합한 연산 또는 연산들로 전자 디바이스의 아날로그 회로 및/또는 디지털 회로의 견지에서 하나 이상의 고레벨 소프트웨어 레벨 기술로 변환한다. 합성 애플리케이션(202)은 전자 디자인 사양에 개략 설명된 바와 같은 하나 이상의 특성, 파라미터, 또는 속성에 따라 하나 이상의 논리 연산, 하나 이상의 산술 연산, 하나 이상의 제어 연산, 및/또는 다른 적합한 연산을 수행하는 것을 검증하도록 하나 이상의 논리 연산, 하나 이상의 산술 연산, 하나 이상의 제어 연산, 및/또는 다른 적합한 연산 또는 연산들을 시뮬레이팅하기 위해 시뮬레이션 알고리즘을 이용할 수 있다.
배치 및 라우팅 애플리케이션(204)은 전자 디바이스의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인을 형성하도록 하나 이상의 고레벨 소프트웨어 레벨 기술을 변환한다. 배치 및 라우팅 애플리케이션(204)은, 하나 이상의 고레벨 소프트웨어 레벨 기술의 하나 이상의 논리 연산, 하나 이상의 산술 연산, 하나 이상의 제어 연산, 및/또는 다른 적합한 연산 및 연산들을 기하학적 형상 및/또는 기하학적 형상 사이의 상호접속으로 변환하여 전자 디바이스의 아날로그 회로 및/또는 디지털 회로용 전자 아키텍처 디자인을 형성하도록 표준 셀의 라이브러리 내의 하나 이상의 표준 셀들 중에서 선택적으로 선택한다. 예시적인 실시예에서, 하나 이상의 표준 셀 중 적어도 하나는 예를 제공하기 위해 finFET(100)와 같은 하나 이상의 비평면형 반도체 디바이스를 포함한다. 본 예시적인 실시예에서, 예를 들어, 하나 이상의 비평면형 반도체 디바이스의 소스 영역, 게이트 영역, 및/또는 드레인 영역과 같은 다양한 전도성 구조체는, 도 1에서 전술된 바와 같은 하나 이상의 비평면형 반도체 디바이스 내에서, 예를 제공하기 위해 하나 이상의 금속 레일 전도체(114)와 같은 하나 이상의 금속 레일 전도체에 전기적으로 접속될 수 있다.
표준 셀의 라이브러리 중에서 하나 이상의 표준 셀을 선택한 후에, 배치 및 라우팅 애플리케이션(204)은 하나 이상의 선택된 표준 셀을 전자 디바이스 디자인 리얼 에스테이트 상에 배치한다. 그 후에, 배치 및 라우팅 애플리케이션(204)은, 하나 이상의 고레벨 소프트웨어 레벨 기술의 하나 이상의 논리 연산, 하나 이상의 산술 연산, 하나 이상의 제어 연산, 및/또는 다른 적합한 연산 및 연산들에 따라 하나 이상의 선택된 표준 셀들 사이의 다양한 상호접속을 라우팅하여 전자 디바이스의 아날로그 회로 및/또는 디지털 회로용 전자 아키텍처 디자인을 형성한다. 예시적인 실시예에서, 배치 및 라우팅 애플리케이션(204)은 하나 이상의 선택된 표준 셀 중에서 인접한 표준 셀들 사이에 하나 이상의 금속 레일 전도체를 전기적으로 접속할 수 있다.
시뮬레이션 애플리케이션(206)은 전자 디바이스의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인의 하나 이상의 특성, 파라미터, 또는 속성을 복제하도록 전자 디바이스의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인을 시뮬레이팅한다. 예시적인 실시예에서, 시뮬레이션 애플리케이션(206)은 정적 타이밍 분석(static timing analysis: STA), IREM 분석이라 또한 칭하는 전압 강하 분석, 클럭 도메인 크로싱 검증(Clock Domain Crossing Verification: CDC 검사), 모델 검사라 또한 칭하는 형식 검증, 등가성 검증, 또는 임의의 다른 적합한 분석을 제공할 수 있다. 다른 예시적인 실시예에서, 시뮬레이션 애플리케이션(206)은 선형 소형-신호 주파수 도메인 분석과 같은 교류(AC) 분석, 및/또는 STA, IREM 분석, 또는 다른 적합한 분석을 수행하기 위해 전압, 전류, 및/또는 파라미터를 스위프하면서 계산된 비선형 정지점(quiescent point) 계산 또는 비선형 동작점(operating point)의 시퀀스와 같은 직류(DC) 분석을 수행할 수 있다.
검증 애플리케이션(208)은 시뮬레이션 애플리케이션(206)에 의해 복제된 바와 같은 전자 디바이스의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인의 하나 이상의 특성, 파라미터, 또는 속성이 전자 디자인 사양을 만족하는지를 검증한다. 검증 애플리케이션(208)은, 전자 디바이스의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인이 전자 디바이스를 제조하기 위한 반도체 파운드리(semiconductor foundry) 및/또는 반도체 기술 노드에 의해 규정된 바와 같이, 디자인 규칙이라 칭하는 하나 이상의 추천된 파라미터를 만족하는지 여부를 검사하기 위해, 디자인 규칙 검사(design rule check: DRC)라 또한 칭하는 물리적 검증을 또한 수행할 수 있다.
비평면형 반도체 디바이스의 예시적인 제조
도 3a 내지 도 15c는 본 개시내용의 예시적인 실시예에 따른 층간 유전체 재료 내에 형성된 금속 전도체 레일 구조체가 예를 들어, finFET 어레이의 게이트/소스/드레인 단자와 같은, 다수의 전도성 구조체에 그리고/또는 이들 사이에 전기 접속을 제공하는 데 사용될 수 있는 부분 제조된 반도체 구조체의 다양한 도면을 도시하고 있다. 이하의 설명은 몇몇 예를 제공하기 위해, 도 1a에서 전술된 바와 같은 finFET(100)와 같은 비평면형 반도체 디바이스, 및/또는 도 1d에서 전술된 바와 같은 집적 회로(129), 및/또는 도 1e에서 전술된 바와 같은 집적 회로(150)와 같은 하나 이상의 비평면형 반도체 디바이스를 갖는 집적 회로를 제조하는 데 사용될 수 있다.
도 3a는 본 개시내용의 예시적인 실시예에 따른 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(300)는 finFET의 부분을 포함한다. 도 3a에 도시되어 있는 바와 같이, 부분 제조된 반도체 구조체(300)는 반도체 기판(302), 핀 구조체(304), 하드 마스크(306), 유전체 스페이서(308), 및 시드층 구조체(310)를 포함한다.
도 3a에 도시되어 있는 예시적인 실시예에서, 반도체 기판(302)은 실리콘 기판일 수 있다. 그러나, 반도체 기판(302)은 대안적으로 (i) 게르마늄과 같은 다른 반도체; (ii) 실리콘 카바이드, 갈륨 비소, 갈륨 포스파이드, 인듐 포스파이드, 인듐 비소, 갈륨 비소 포스파이드(GaAsP), 알루미늄 인듐 비소(AlInAs), 알루미늄 갈륨 비소(AlGaAs), 갈륨 인듐 비소(GaInAs), 갈륨 인듐 포스파이드(GaInP), 갈륨 인듐 비소 포스파이드(GaInAsP), 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; (iii) 실리콘 게르마늄(SiGe)을 포함하는 합금 반도체; 또는 (iv) 이들의 조합일 수 있다. 예시적인 실시예에서, 반도체 기판(302)은 반도체 온 절연체(semiconductor on insulator: SOI)일 수 있다. 예시적인 실시예에서, 반도체 기판(302)은 에피택셜 재료일 수 있다.
도 3a에 도시되어 있는 바와 같이, 핀 구조체(304)는 기판으로부터 돌출하는 핀형 반도체 재료를 포함할 수 있고, 서로 평행할(예를 들어, 동일한 방향으로 연장함) 수 있다. 핀 구조체(304)는 하나 이상의 트랜지스터가 형성되는 능동 영역을 포함한다. 핀 구조체(304)는 (i) 실리콘(Si) 또는 게르마늄과 같은 다른 원소 반도체; (ii) 실리콘 카바이드, 갈륨 비소, 갈륨 포스파이드, 인듐 포스파이드, 인듐 비소, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; (iii) SiGe를 포함하는 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 핀 구조체(304)는 패터닝 및 에칭 프로세스를 포함하는 적합한 프로세스를 사용하여 제조될 수 있다. 패터닝 프로세스는 기판 위에 놓이는(예를 들어, 실리콘층 상에) 포토레지스트층을 형성하는 것, 패턴에 레지스트를 노출하는 것, 노출후 베이킹 프로세스를 수행하는 것, 및 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 것을 포함할 수 있다. 마스킹 요소는 이어서 기판의 영역을 보호하는 데 사용될 수 있고, 반면에 에칭 프로세스는 반도체 기판(302) 내에 리세스를 형성하여, 돌출 핀을 남겨둔다. 리세스는 반응성 이온 에칭(reactive ion etch: RIE) 및/또는 다른 적합한 프로세스를 사용하여 에칭될 수 있다. 반도체 기판(302) 상에 핀 구조체(304)를 형성하기 위한 수많은 다른 방법이 적합할 수도 있다. 예를 들어, 몇몇 실시예에 따르면, 핀 구조체(304)는 에피택셜 재료를 포함할 수 있다.
하드 마스크(306)는 예로서 에칭에 의해, 핀 구조체(304)를 패터닝하는 데 사용될 수 있다. 하드 마스크(306)는 또한 후속의 처리 단계 중에 핀 구조체(304)를 보호하는 데 사용될 수 있다. 예시적인 실시예에서, 하드 마스크(306)는 핀 구조체(304)의 상부면 상에 형성된다. 하드 마스크(306)는 또한 핀 구조체(304) 사이 및 반도체 기판(302)의 상부면 상에 형성될 수 있다. 하드 마스크(306)는 실리콘 니트라이드, 실리콘 산화물, 실리콘 카바이드, 실리콘 탄소 니트라이드, 실리콘 옥시카바이드, 티타늄 산화물, 다른 적합한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료로 제조될 수 있다. 예시적인 실시예에서, 하드 마스크(306)는 반도체 기판(302)의 상부면 상에 형성되지 않는다.
도 3a에 도시되어 있는 바와 같이, 격리 스페이서(308)는 핀 구조체(304) 사이의 리세스를 부분적으로 충전하고 핀 구조체(304)의 측벽 상에 형성될 수 있다. 예시적인 실시예에서, 격리 스페이서(308)는 예를 들어, 실리콘 산화물, 스핀-온-글래스, 실리콘 니트라이드, 실리콘 카바이드, 실리콘 탄소 니트라이드, 실리콘 옥시니트라이드, 실리콘 옥시카바이드, 불소-도핑된 실리케이트 글래스(FSG), 저-k 유전체 재료, 다른 적합한 절연성 재료, 및/또는 이들의 조합과 같은 유전체 재료로 제조될 수 있다. 예시적인 실시예에서, 격리 스페이서(308)는 노출된 표면 위에 격리 재료를 블랭킷 증착하고 이방성 에칭 프로세스를 사용하여 증착된 격리층의 수평부를 제거함으로써 형성될 수 있다. 격리 스페이서(308)는 화학적 기상 증착(chemical vapor deposition: CVD), 플라즈마-향상 CVD(plasma-enhanced CVD: PECVD), 물리적 기상 증착(physical vapor deposition: PVD), 원자층 증착(atomic layer deposition: ALD), 다른 적합한 프로세스, 및/또는 이들의 조합에 의해 증착될 수 있다. 격리 스페이서(308) 및/또는 핀 구조체(304)를 위한 다른 제조 기술이 가능하다. 격리 스페이서(308)는 예를 들어, 하나 이상의 서브-스페이서 또는 유전체 라이너층을 갖는 구조체와 같은 다층 구조체를 포함할 수 있다. 격리 스페이서(308)는 또한 스페이서 재료 내의 공극(void) 및 시임(seam)을 제거하기 위해 다단 증착 및 처리 프로세스를 사용하여 향상된 스페이서층을 증착함으로써 형성될 수 있다. 예시적인 실시예에서, 격리 스페이서(308)는 층간 유전막 재료일 수 있다. 예시적인 실시예에서, 격리 스페이서(308)는 도 3a에 도시되어 있는 바와 같이, 하드 마스크(306) 상에 그리고 핀 구조체(304)의 측벽 상에 직접 형성된다. 예시적인 실시예에서, 격리 스페이서(308)는 반도체 기판(302) 상에 그리고 핀 구조체(304)의 측벽 상에 직접 형성된다.
도 3a에 도시되어 있는 바와 같이, 시드층 재료(309)가 격리 스페이서(308)의 측벽 상에 형성된다. 예시적인 실시예에서, 시드층 재료(309)는 예를 들어, 실리콘, 실리콘 화합물, 티타늄 니트라이드(TiN), 텅스텐, 코발트, 다른 적합한 재료, 및/또는 이들의 조합과 같은 실리콘 재료로 형성될 수 있다. 예시적인 실시예에서, 시드층 재료(309)는 격리 스페이서(308)와는 상이한 에칭 선택도를 가질 수 있다. 예시적인 실시예에서, 시드층 재료(309)는 반도체 기판(302) 상에 그리고 격리 스페이서(308)의 측벽 상에 직접 형성된다. 예시적인 실시예에서, 시드층 재료(309)는 노출된 표면 위에 반도체 재료를 블랭킷 증착하고, 증착된 반도체 재료를 패터닝하고, 이방성 에칭 프로세스를 사용하여 포토레지스트에 의해 보호되지 않은 증착된 시드층 재료의 노출된 부분을 제거함으로써 형성될 수 있다. 몇몇 실시예에서, 패터닝 및 에칭 프로세스는 도 3a에 도시되어 있는 바와 같이, 균일한 길이(L)로 핀(304)의 측벽 상에 시드층 재료(309)를 형성한다.
도 3b에 도시되어 있는 바와 같이, 시드층 재료(309)는 마스킹층(320)을 사용하여 시드층 구조체(310)를 형성하도록 패터닝되고 에칭된다. 예시적인 패터닝 프로세스는 증착된 시드층 재료의 노출된 표면 위에 포토레지스트층을 형성하는 것, 그 위에 패턴을 갖는 마스크 또는 레티클에 포토레지스트층을 노출하는 것, 노출후 베이킹 프로세스를 수행하는 것, 및 레지스트를 현상하여 마스크층(320)을 형성하는 것을 포함할 수 있다. 예시적인 실시예에서, 마스킹층(320)은 예를 들어, 실리콘 니트라이드층, 다른 적합한 층, 및/또는 이들의 조합과 같은 하드 마스크일 수 있다. 마스킹층(320)에 의해 보호되지 않는 시드층 재료의 표면 구역(area)은 예를 들어, 반응성 이온 에칭(RIE) 프로세스, 습식 에칭 프로세스, 다른 적합한 프로세스, 및/또는 이들의 조합을 사용하여 에칭된다. 예시적인 실시예에서, 에칭 선택도는 예를 들어 에칭제 가스 유형, 가스 유량, 에칭 온도, 플라즈마 파워, 챔버 압력, 다른 적합한 파라미터, 및/또는 이들의 조합과 같은, 에칭 프로세스의 에칭 파라미터를 제어함으로써 부분 제조된 반도체 구조체(300)의 다른 구조체와 시드층 재료 사이에서 실질적으로 상이할 수 있다. 예를 들어, 에칭 프로세스는 CF4, 플루오로폼(CHF3), 옥타플루오로프로판(C3F8), 다른 적합한 에칭제 가스, 및/또는 이들의 조합과 같은 플루오로카본 가스를 사용하는 RIE 프로세스일 수 있다. 에칭 프로세스는 이방성 에칭 프로세스일 수 있다. 시드층 구조체(310)를 위한 다른 제조 기술이 가능하다. 시드층 구조체(310)는 예를 들어, 하나 이상의 라이너층을 갖는 구조체와 같은 다층 구조체를 포함할 수 있다. 몇몇 실시예에서, 시드층 재료의 블랭킷 증착 후에, 시드층 구조체(310)는 단일 패터닝/에칭 프로세스를 사용하여 형성될 수 있다.
핀 길이를 따라 측정된 시드층 구조체(310)의 길이는 디바이스 요구, 예를 들어 이후에 형성된 금속 드레인 채널의 길이에 기초하여 다양할 수 있다. 도 3b는 예를 들어, 길이(L1, L2)와 같은 상이한 길이를 갖는 시드층 구조체(310)를 도시하고 있다. 도 3b에 도시되어 있는 바와 같이, 하드 마스크(306), 격리 스페이서(308), 및 시드층 구조체(310)의 상부면들은 이들 구조체의 상부면 상에 적합한 평탄화 프로세스를 수행함으로써 실질적으로 동일한 레벨에 있을 수 있다. 평탄화 프로세스는 예를 들어, 화학 기계적 연마(chemical mechanical polishing: CMP) 프로세스일 수 있다.
도 3c는 포토레지스트 제거 프로세스 후에 부분 제조된 반도체 구조체(300)를 도시하고 있다. 포토레지스트(320)는 습식 화학 프로세스, 건식 에칭 프로세스, 및/또는 이들의 임의의 조합과 같은 임의의 적합한 프로세스를 사용하여 제거될 수 있다. 제거 프로세스 후에, 하드마스크(306), 격리 스페이서(308), 및 시드층 구조체(310)의 상부면들은 노출된다.
도 4는 본 개시내용의 예시적인 실시예에 따라 간극 충전부가 개구 내에 형성되고 시드층 구조체가 부분적으로 제거된 후에 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(400)는 반도체 기판(302), 핀 구조체(304), 하드 마스크(306), 유전체 스페이서(308), 시드층 구조체(410), 및 간극 충전 구조체(402)를 포함한다.
도 4에 도시되어 있는 바와 같이, 간극 충전 구조체(402)는 상기에서 도 3c에서 설명된 바와 같이 부분 제조된 반도체 구조체(300) 내의 개구를 충전할 수 있다. 간극 충전 구조체(402)는 예를 들어, 인접한 핀 구조체(304) 사이, 대향하는 핀 구조체(304)와 시드층 구조체(310) 사이, 대향하는 시드층 구조체(310) 사이와 같은 임의의 인접한 구조체들 사이에 형성된 개구, 및/또는 구조체들 사이의 다른 개구를 충전할 수 있다. 예시적인 실시예에서, 간극 충전 구조체(402)는 예를 들어, 실리콘 산화물, 스핀-온-글래스, 실리콘 니트라이드, 실리콘 카바이드, 실리콘 탄소 니트라이드, 실리콘 옥시니트라이드, 실리콘 옥시카바이드, FSG, 저-k 유전체 재료, 다른 적합한 절연성 재료, 및/또는 이들의 조합과 같은 격리 스페이서(308)와 유사한 유전체 재료로 제조될 수 있다. 예시적인 실시예에서, 간극 충전 구조체(402)는 노출된 표면 위에 그리고 개구 내에 간극 충전 재료를 블랭킷 증착하고 부분 제조된 반도체 구조체(400)의 상부면이 실질적으로 동일한 레벨에 있도록 하드 마스크(306) 및 시드층 구조체(310)의 상부면들 위에 형성된 과잉의 간극 충전 재료를 제거하기 위해 평탄화 프로세스를 수행함으로써 형성될 수 있다. 예시적인 평탄화 프로세스는 CMP 프로세스를 포함할 수 있다. 간극 충전 구조체(402)는 CVD, PECVD, PVD, ALD, 다른 적합한 프로세스, 및/또는 이들의 조합에 의해 증착될 수 있다. 간극 충전 구조체(402)를 위한 다른 제조 기술이 가능하다. 간극 충전 구조체(402)는 예를 들어, 하나 이상의 라이너층을 갖는 구조체와 같은 다층 구조체를 포함할 수 있다. 간극 충전 구조체(402)는 또한 스페이서 재료 내의 공극 및 시임을 제거하기 위해 다단 증착 및 처리 프로세스를 사용하여 향상된 간극 충전층을 증착함으로써 형성될 수 있다.
간극 충전 구조체(402)가 형성된 후에, 시드층 구조체(310)는 에치백되어(etched back) 시드층 구조체(410)를 형성한다. 시드층 구조체(310)는 예를 들어, RIE 프로세스, 습식 에칭 프로세스, 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 임의의 적합한 에칭 프로세스에 의해 에칭될 수 있다. 예시적인 실시예에서, 에칭 프로세스는 이방성 에칭 프로세스일 수 있다. 예시적인 실시예에서, 에칭 선택도는 에칭 프로세스의 에칭 파라미터를 제어함으로써 부분 제조된 반도체 구조체(400)의 다른 구조체와 시드층 재료 사이에서 실질적으로 상이할 수 있다. 에칭 프로세스는 부분 제조된 반도체 구조체(400)의 공칭 두께가 증가할 때까지 계속될 수 있다. 예시적인 실시예에서, 시드층 구조체(410)의 두께는 양 5 Å 내지 약 15 Å(예를 들어, 5 Å 내지 15 Å)의 범위일 수 있다. 예시적인 실시예에서, 시드층 구조체(410)는 약 10 Å의 두께를 가질 수 있다. 시드층 구조체(410)의 두께는 이들에 한정되는 것은 아니지만, 두께 균일성 및 전도도에 대한 영향을 포함하는 몇몇 인자에 의해 결정될 수 있다. 예를 들어, 감소된 시드층 두께는 시드층 두께의 균일성에 영향을 미칠 수도 있고, 반면에 더 큰 두께는 이후에 형성된 금속 레일 전도체의 전체 전도도에 영향을 미칠 수도 있다.
도 5a 및 도 5b는 본 개시내용의 예시적인 실시예에 따른 금속 레일 전도체 및 층간 유전체 충전부가 형성된 후에 부분 제조된 반도체 구조체의 등각도이다. 도 5a에 도시되어 있는 바와 같이, 부분 제조된 반도체 구조체(500)는 반도체 기판(302), 핀 구조체(304), 하드 마스크(306), 유전체 스페이서(308), 간극 충전 구조체(402), 시드층 구조체(410), 금속 레일 전도체(502), 및 유전체 충전부(504)를 포함한다. 예시적인 실시예에서, 유전체 스페이서(308), 간극 충전 구조체(402), 및 유전체 충전부(504)는 동일한 재료로 형성될 수 있다. 간단화를 위해, 이들은 조합되고, 도 5b에 도시되어 있는 바와 같이 층간 유전막(ILD)(506)으로서 도시되어 있다.
도 5a에 도시되어 있는 바와 같이, 금속 레일 전도체(502)는 시드층 구조체(410) 상에 형성될 수 있다. 예시적인 실시예에서, 금속 레일 전도체(502)는 텅스텐, 코발트, 구리, 알루미늄, 다른 적합한 재료, 및/또는 이들의 조합과 같은 임의의 적합한 재료로 형성될 수 있다. 예시적인 실시예에서, 금속 레일 전도체(502)는 상기에 열거된 재료의 금속 합금을 사용하여 형성될 수 있다. 금속 레일 전도체(502)의 상부면은 실질적으로 평활한 표면일 수 있다. 금속 레일 전도체(502)는 금속 레일 전도체(502)의 성장이 시작되는 시드층으로서 시드층 구조체(410)를 사용하여 형성될 수 있다. 예를 들어, 금속 레일 전도체(502)는, 금속 레일 전도체의 공칭 두께가 성취될 때까지 시드층 구조체(410)의 상부면으로부터 형성을 시작할 수 있다. 예시적인 실시예에서, 금속 레일 전도체 재료의 성장은 CVD, 전해도금, 무전해 도금, 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 적합한 프로세스를 사용하여 완료될 수 있다. 예를 들어, 텅스텐 재료는 시드층으로서 실리콘 재료를 사용하여 형성될 수 있다. 금속 레일 전도체(502)의 높이는 finFET 디바이스의 게이트 피치의 약 0.8배 내지 약 1.2배의 범위일 수 있다. 예시적인 실시예에서, 금속 레일 전도체의 폭은 핀 구조체(304)의 폭의 약 0.8배 내지 약 2.2배의 범위일 수 있다. 예시적인 실시예에서, 금속 레일 전도체의 피치(즉, 인접한 금속 레일 전도체의 중심들 사이의 거리)는 핀 구조체(304)의 핀 피치의 약 0.8배 내지 약 1.2배의 범위일 수 있다. 예시적인 실시예에서, 각각의 금속 레일 전도체(502)는 실질적으로 유사한 폭 또는 높이를 가질 수 있다. 예시적인 실시예에서, 폭 또는 높이는 각각의 금속 레일 전도체(502) 사이에서 상이할 수 있다.
금속 레일 전도체(502)가 형성된 후에, 유전체 충전부(504)는 금속 레일 전도체(502) 위에 형성되고 간극 충전 구조체(402) 내의 개구를 충전한다. 예시적인 실시예에서, 유전체 충전부(504)는 간극 충전 구조체(402) 내의 개구가 완전히 충전될 때까지 구조체 상에 유전체 충전 재료의 블랭킷 증착을 수행함으로써 형성될 수 있다. 평탄화 프로세스가 이후에 수행되어 과도한 유전체 충전 재료를 제거하고, 유전체 충전 재료의 상부면이 하드 마스크(306)와 실질적으로 동일한 레벨이 될 때까지 유전체 충전 재료를 평탄화한다. 평탄화 프로세스 후에, 평탄화된 유전체 충전 재료는 유전체 충전부(504)를 형성한다. 예시적인 실시예에서, 유전체 충전부(504)는 유전체 스페이서(308) 및 간극 충전 구조체(402)와 동일한 재료를 사용하여 형성될 수 있다. 예를 들어, 유전체 충전부(504)는 실리콘 산화물, 스핀-온-글래스, 실리콘 니트라이드, 실리콘 카바이드, 실리콘 탄소 니트라이드, 실리콘 옥시니트라이드, FSG, 저-k 유전체 재료, 다른 적합한 절연성 재료, 및/또는 이들의 조합을 사용하여 형성될 수 있다. 몇몇 상황에서, 유전체 스페이서(308), 간극 충전 구조체(402), 및 유전체 충전부(504)는 단순화를 위해 도 5b에 ILD(506)로서 도시되어 있는 것과 동일한 재료를 사용하여 형성될 수 있다. 후속의 제조 단계는 도 5b에 도시되어 있는 구조체 기초할 것이다.
도 6은 본 개시내용의 예시적인 실시예에 따른 ILD 층을 에치백하고 핀 위에 폴리 게이트를 형성한 후에 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(600)는 반도체 기판(302), 핀 구조체(304), 하드 마스크(306), 시드층 구조체(410), 금속 레일 전도체(502), 부분 에칭된 ILD(602), 및 폴리 게이트 구조체(604)를 포함한다.
도 6에 도시되어 있는 예시적인 실시예에서, 도 5b의 부분 제조된 반도체 구조체(500)로부터의 ILD(506)는 공칭 깊이가 성취될 때까지 균일하게 에칭된다. 에칭 프로세스는 ILD(506)의 에칭된 두께가 반도체 구조체를 가로질러 균일한 등방성 에칭 프로세스일 수 있다. ILD(506)는 에칭 프로세스 후에 부분 에칭된 ILD(602)를 형성한다. 에칭 프로세스 후에, 핀 구조체(304)의 부분은 부분 에칭된 ILD(602)의 상부면으로부터 돌출할 수 있다. 제거된 ILD(506)의 양은 새로운 인자에 의존할 수 있다. 첫째로, 핀 구조체(304)의 돌출부는 후속의 제조 단계에서 finFET 디바이스의 능동부를 형성하는 데 사용된다. 예를 들어, 핀 구조체(304)의 돌출부는 finFET 디바이스의 채널 및 소스/드레인 영역을 형성하는 데 사용되는 핀의 능동부를 표현한다. 따라서, 핀 구조체(304)를 위한 충분한 높이가 부분 에칭된 ILD(602)의 상부면을 초과할 수 있다. 둘째로, 금속 레일 전도체(502)는 노출되지 않고 에칭 프로세스 후에 부분 에칭된 ILD(602) 아래에 잔류해야 한다.
부분 에칭된 ILD(602)가 형성된 후에, 폴리 게이트 구조체(604)는 부분 에칭된 ILD(602)에 의해 커버되지 않은 상부면 및 측벽면을 포함하여 핀 구조체(304)의 노출된 표면 상에 형성될 수 있다. 예시적인 실시예에서, 하드 마스크(306)의 부분은 폴리 게이트 구조체(604)가 핀 구조체(304)의 상부면 상에 직접 형성될 수 있도록 폴리 게이트 재료를 증착하기 전에 패터닝되어 제거될 수 있다. 예시적인 실시예에서, 하드 마스크층을 제거하는 것은 실리콘 니트라이드를 에칭하는 인산(H3PO4)으로 습식 화학 프로세스를 수행하는 것을 포함한다. 폴리 게이트 구조체(604)는 반도체 재료를 블랭킷 증착하고 패터닝 및 에칭 프로세스를 수행함으로써 형성될 수 있다. 폴리 게이트 구조체(604)는 몇몇 실시예에 따라, 게이트 유전층, 게이트 전극 구조체, 및/또는 하나 이상의 부가의 층을 포함할 수 있다. 예시적인 실시예에서, 폴리 게이트 구조체(604)는 게이트 전극 구조체로서 폴리실리콘을 사용한다. 예시적인 실시예에서, 폴리 게이트 구조체(604)는 게이트 전극 구조체로서 비정질 실리콘을 사용한다. 예시적인 실시예에서, 폴리 게이트 구조체(604)는 금속 게이트 구조체를 형성하는 데 사용된 게이트 교체 프로세스에서 형성된 것과 같은 희생 게이트 구조체일 수 있다. 예시적인 실시예에서, 하드 마스크(도 6에는 도시되어 있지 않음)는 폴리 게이트 구조체(604)의 상부면 상에 배치된다. 하드 마스크는 예로서 에칭에 의해 반도체 재료를 패터닝하여 폴리 게이트 구조체(604)를 형성하는 데 사용될 수 있다. 예시적인 실시예에서, 하드 마스크는 실리콘 니트라이드와 같은 유전체 재료로 제조될 수 있다. 예시적인 실시예에서, 폴리 게이트 피치[즉, 인접한 폴리 게이트 구조체(604)의 중심들 사이의 거리]는 약 10 nm 내지 약 300 nm의 범위일 수 있다. 예시적인 실시예에서, 폴리 게이트 길이(Lg)는 약 3 nm 내지 약 80 nm의 범위일 수 있다.
도 7a 및 도 7b는 본 개시내용의 예시적인 실시예에 따른, 금속 레일 전도체의 부분을 노출하기 위해 부분 에칭된 ILD 내에 트렌치를 개방하기 위한 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(700)는 반도체 기판(302), 핀 구조체(304), 하드 마스크(306), 시드층 구조체(410), 금속 레일 전도체(502), 부분 에칭된 ILD(602), 폴리 게이트 구조체(604), 및 부분 에칭된 ILD(602) 내에 형성된 트렌치(702)를 포함한다.
하나 이상의 패터닝 및 에칭 프로세스가 금속 레일 전도체의 부분을 노출하는 데 사용될 수 있다. 예를 들어, 도 7a에 도시되어 있는 바와 같이, 패터닝 프로세스는 기판 위에 놓이는(예를 들어, 폴리 게이트 구조체 상에) 포토레지스트층을 형성하는 것, 패턴에 레지스트를 노출하는 것, 노출후 베이킹 프로세스를 수행하는 것, 및 레지스트를 현상하여 마스킹층(704)을 형성하는 것을 포함할 수 있다. 인접한 폴리 게이트 구조체(604) 사이의 작은 최소 배선폭(feature size) 및 피치에 기인하여, 패터닝된 마스킹층은 인접한 폴리 게이트 구조체들 사이에 현수되거나 또는 폴리 게이트 구조체의 에지 위에 레지로서 걸리도록 충분한 기계적 강도를 가질 수 있다.
도 7b는 금속 레일 전도체의 부분을 노출하기 위한 에칭 프로세스 및 마스킹층을 제거하기 위한 제거 프로세스 후에 부분 제조된 반도체 구조체를 도시하고 있다. 패터닝된 마스킹층(704)이 형성된 후에, 하나 이상의 에칭 프로세스가 노출된 부분 에칭된 ILD(602)를 제거하고 선택된 아래에 놓인 금속 레일 전도체(502)를 노출하도록 수행될 수 있다. 도 7b에 도시되어 있는 예시적인 실시예에서, 트렌치(702)는 인접한 폴리 게이트 구조체(604) 사이에 그리고 부분 에칭된 ILD(602) 내에 형성된다. 트렌치(702)는, 후속의 구조체(예를 들어, 예로서 소스/드레인 접점 및/또는 게이트 접점과 같은 전도성 구조체)가 금속 레일 전도체(502)와 직접 전기적 접점을 형성할 수 있도록 인접한 폴리 게이트 구조체(604) 사이에 형성된 금속 레일 전도체(502) 중 하나 이상의 부분을 노출하는 데 사용된다. 노출될 특정 금속 레일 전도체(502)는 회로 디자인에 의존하고, 금속 레일 전도체(502) 중 하나 이상일 수 있다. 선택된 금속 레일 전도체(502)를 노출하기 위한 제조 프로세스는 선택된 금속 레일 전도체(502) 위에 형성된 부분 에칭된 ILD(602)의 부분을 패터닝 및 제거하는 것을 포함할 수 있다. 예시적인 실시예에서, 대향하는 인접한 핀 구조체(304) 및 대향하는 인접한 폴리 게이트 구조체(604)에 의해 둘러싸인 부분 에칭된 ILD(602)의 전체 구역(area)은 아래에 놓인 금속 레일 전도체(502)를 노출하도록 에칭된다. 전술된 전체 구역을 노출하는 것은 금속 레일 전도체(502)로의 접촉 구역을 최대화하고, 따라서 금속 레일 전도체(502)로의 접촉 저항을 최소화하는 이익을 제공한다. 예시적인 실시예에서, 구역의 단지 일부만이 노출된다. 예를 들어, 금속 레일 전도체(502)의 금속 레일 전도체 영역(502A, 502B)은 도 7b에 도시되어 있는 바와 같이 노출된다. 구역의 부분을 패터닝 및 노출하는 것은, 오정렬이 발생하는 경우에 이것이 부분 에칭된 ILD(602)의 원하지 않는 인접한 구역을 노출하는 가능성을 감소시키기 때문에, 리소그래피 정렬에 대한 더 큰 공차의 이익을 제공한다. 예시적인 실시예에서, 노출된 구역은 회로 및 디바이스 요구 및 고려사항에 의존한다. 도 8은 본 개시내용의 예시적인 실시예에 따른 소스/드레인 단자가 형성된 후의 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(800)는 반도체 기판(302), 핀 구조체(304), 시드층 구조체(410), 금속 레일 전도체(502), 부분 에칭된 ILD(602), 폴리 게이트 구조체(604), 및 에피택셜 소스/드레인 단자(802)를 포함한다.
도 8에 도시되어 있는 예시적인 실시예에서, 각각의 finFET는 한 쌍의 소스/드레인 단자를 포함한다. 소스 및 드레인 단자는 상호교환 가능하고, 핀 구조체(304) 내에, 상에, 그리고/또는 주위에 형성된다. 소스 또는 드레인 단자는 폴리 게이트 구조체의 일측에 형성된다. 예시적인 실시예에서, 인접한 finFET 디바이스는 공통 소스/드레인 단자를 공유한다. 핀 구조체(304)의 채널 영역은 각각의 폴리 게이트 구조체(604) 아래에 놓인다. 하나 이상의 에피택셜 소스/드레인 단자(802)는 노출된 금속 레일 전도체에 직접 접촉하고 전기적으로 접속된다. 예를 들어, 에피택셜 소스/드레인 단자(802)의 에피택셜 소스/드레인 단자(802A, 802B)는 금속 레일 전도체 영역(502A, 502B)에 각각 접속된다. 단지 에피택셜 소스/드레인 단자(802A, 802B)만이 도 8에 접속된 것으로 도시되어 있지만, 다른 소스/드레인 단자가 또한 디자인 및 디바이스 요구에 따라 접속될 수 있다. 금속 레일 전도체는 부분 에칭된 ILD(602) 내에 형성되기 때문에, 이들은 부가의 디바이스 공간을 점유하지 않고 다수의 소스/드레인 단자를 전기적으로 접속할 수 있다.
도 8에 도시되어 있는 바와 같이, 에피택셜 소스/드레인 단자(802)는 부분 에칭된 ILD(602)의 상부면으로부터 돌출하는 핀 구조체(304)의 능동 핀 구조체 상에 형성될 수 있다. 예시적인 실시예에서, 에피택셜 소스/드레인 단자(802)는 핀(304)의 노출된 표면 위에 에피택셜층을 성장시킴으로써 형성된 에피택셜 소스/드레인 단자일 수 있다. 예시적인 실시예에서, 하드 마스크(306)는 에피택셜 소스/드레인 단자(802)의 형성에 앞서 핀 구조체(304)의 상부로부터 제거된다. 예시적인 실시예에서, 핀 구조체(304)는 에피택셜 실리콘, 에피택셜 실리콘 게르마늄(SiGe), 갈륨 비소, 다른 적합한 재료, 및/또는 이들의 조합과 같은 에피택셜 재료를 사용하여 형성된다. 핀 구조체(304)의 노출된 표면 상에 에피택시층을 성장하는 것은 핀 구조체(304)의 표면 상의 자연 산화막(native oxide)을 제거하도록 전세정 프로세스(pre-clean process)를 수행하는 것을 포함할 수 있다. 다음에, 에피택시 프로세스가 핀 구조체(304)의 노출된 표면 상에 에피택시층을 성장하도록 수행된다. 예시적인 실시예에서, 에피택시 프로세스는 약 400℃ 내지 약 500℃(예를 들어, 400℃ 내지 500℃)의 온도에서 수행된 SiGe 에피택시 프로세스이다. 에피택시 프로세스는 단지 능동 핀 구조체의 노출된 표면 상에만 에피택시층을 성장하는 선택적 프로세스이다. 에피택시 프로세스는 시드층으로서 핀 구조체(304)의 노출된 표면을 사용할 수 있고, 성장 프로세스는 소스/드레인 단자의 공칭 크기 및/또는 구조가 도달할 때까지 계속된다. 인시츄(in-situ) 도핑 프로세스가 에피택시 프로세스 중에 또한 수행될 수 있다. 예시적인 실시예에서, 에피택셜 소스/드레인 단자(802)는 SiGe 구조체이다. 예시적인 실시예에서, 에피택셜 소스/드레인 단자(802)는 실리콘 구조체이다. 예시적인 실시예에서, 에피택셜 소스/드레인 단자(802)의 두께는 약 10 nm 내지 약 20 nm(예를 들어, 10 nm 내지 20 nm)이다. 예시적인 실시예에서, 에피택셜 소스/드레인 단자(802)는 에피택시 프로세스 중에 p형 또는 n형 도펀트로 도핑된다. 예를 들어, 에피택셜 소스/드레인 단자(802)는 에피택시 프로세스 중에 붕소(B)로 도핑될 수 있다. 에피택셜 소스/드레인 단자(802)는 또한 예를 들어, 에피택시 프로세스 조건, 능동 핀 구조체의 결정질 배향, 및/또는 다른 적합한 인자와 같은 다양한 인자에 의존하여 상이한 형상을 취할 수 있다. 예시적인 실시예에서, 에피택셜 재료를 사용하는 에피택셜 소스/드레인 단자(802)의 형상은 실질적으로 다이아몬드형 단면을 갖는다. 예시적인 실시예에서, 에피택셜 소스/드레인 단자(802)의 상부면은 도 8에 도시되어 있는 바와 같이 폴리 게이트 구조체(604)의 상부면 아래로 함몰될 수 있다. 예시적인 실시예에서, 에피택셜 소스/드레인 단자(802)의 상부면은 폴리 게이트 구조체(604)의 상부면과 실질적으로 동일한 레벨에 있다.
도 9는 본 개시내용의 예시적인 실시예에 따른 얕은 트렌치 격리 구조체가 형성된 후의 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(900)는 반도체 기판(302), 핀 구조체(304), 시드층 구조체(410), 금속 레일 전도체(502), 부분 에칭된 ILD(602), 폴리 게이트 구조체(604), 및 얕은 트렌치 격리(STI) 구조체(902)를 포함한다.
도 9에 도시되어 있는 바와 같이, STI 구조체(902)는 도 8을 참조하여 전술된 부분 제조된 반도체 구조체(800)의 개구 내에 증착될 수 있다. STI 구조체(902)는 이후에 형성된 구조체를 위한 전기적 격리 및 기계적 지지를 제공하는 데 사용될 수 있다. STI 구조체(902)는 예를 들어, 실리콘 산화물, 스핀-온-글래스, 실리콘 니트라이드, 실리콘 옥시니트라이드, FSG, 저-k 유전체 재료, 다른 적합한 절연성 재료, 및/또는 이들의 조합과 같은 유전체 재료를 사용하여 형성될 수 있다. STI 구조체(902)는 개구를 충전하기 위해 절연성 유전체 재료를 증착하고 이어서 평탄화 프로세스(예를 들어, CMP 프로세스)에 의해 형성될 수 있다. STI 구조체(902)는 CVD, PECVD, PVD, ALD, 다른 적합한 프로세스, 및/또는 이들의 조합에 의해 증착될 수 있다. STI 구조체(902)를 위한 다른 제조 기술이 가능하다. STI 구조체(902)는 예를 들어, 하나 이상의 라이너층을 갖는 구조체와 같은 다층 구조체를 포함할 수 있다. STI 구조체(902)는 또한 유전체 재료 내의 공극 및 시임을 제거하기 위해 다단 증착 및 처리 프로세스를 사용하여 향상된 간극 충전층을 증착함으로써 형성될 수 있다. 평탄화 프로세스 후에, 폴리 게이트 구조체(604) 및 STI 구조체(902)의 상부면들은 실질적으로 동일한 레벨에 있다.
도 10은 본 개시내용의 예시적인 실시예에 따른 게이트 교체 프로세스 후에 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(1000)는 반도체 기판(302), 핀 구조체(304), 시드층 구조체(410), 금속 레일 전도체(502), 부분 에칭된 ILD(602), STI 구조체(902), 및 금속 게이트 구조체(1002)를 포함한다.
도 6을 참조하여 전술된 바와 같이, 폴리 게이트 구조체(604)는 폴리실리콘 또는 비정질 실리콘을 사용하는 것으로서 설명되었지만, 폴리 게이트 구조체(604)는 금속 게이트 구조체를 형성하는 데 사용된 교체 게이트 프로세스에서 형성된 것과 같은 희생 게이트 구조체일 수 있다. 예를 들어, 폴리 게이트 구조체(604)는 도 10에 도시되어 있는 바와 같이, 금속 게이트 구조체(1002)로 교체될 수 있다. 금속 게이트 구조체(1002)는 배리어층(들), 게이트 유전층(들), 일함수층(들), 충전 금속층(들), 및/또는 금속 게이트 구조체를 위한 다른 적합한 재료를 더 포함할 수 있다. 예시적인 실시예에서, 금속 게이트 구조체(1002)는 캡핑층, 에칭 정지층, 및/또는 다른 적합한 재료를 포함할 수 있다. 게이트 교체 프로세스는 정렬이 요구되지 않는 자체 정렬된 게이트 교체 프로세스일 수 있다. 예를 들어, 게이트 교체 프로세스는 예를 들어, 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 에칭 프로세스를 통해 폴리 게이트 구조체(604)를 제거함으로써 시작할 수 있다. 폴리 게이트 구조체(604)의 제거는 부분 제조된 반도체 구조체(1000) 내에 개구를 남겨둔다. 금속 게이트 구조체(1002)를 형성하는 데 사용된 전도성 재료는 이어서 개구 위에 블랭킷 증착될 수 있다. 후속의 평탄화 프로세스가 이어서 사용될 수 있어, STI 구조체(902) 및 금속 게이트 구조체(1002)의 상부면들이 실질적으로 동일한 레벨에 있게 된다. 평탄화 프로세스 후에, 증착된 금속 게이트 재료는 금속 게이트 구조체(1002)를 형성한다. 증착된 금속 게이트 재료는 정렬의 요구 없이 개구 내에 형성되기 때문에, 게이트 교체 프로세스는 자체 정렬된 프로세스이다.
도 11a는 본 개시내용의 예시적인 실시예에 따른 금속 소스/드레인 접점을 형성한 후에 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(1100)는 반도체 기판(302), 핀 구조체(304), 시드층 구조체(410), 금속 레일 전도체(502), 부분 에칭된 ILD(602), 금속 게이트 구조체(1002), 에칭된 STI 구조체(1102), 및 소스/드레인 접점(1104)을 포함한다. 도 11b는 도 11a에 도시되어 있는 A-A' 라인을 따른 부분 제조된 반도체 구조체(1100)의 단면도이다. 도 11a의 부분 제조된 반도체 구조체(1100)의 요소의 이하의 설명은 달리 언급되지 않으면, 동일한 주해를 갖고 도 11b의 요소에 적용된다. 부분 제조된 반도체 구조체(1100)의 도면들은 예시의 목적으로 도시되어 있고 실제 축척대로 도시되어 있지 않을 수도 있다는 것이 인식될 수 있을 것이다. 도 11a 및 도 11b에 도시되어 있는 바와 같이, 에피택셜 소스/드레인 단자(802A)는 금속 레일 전도체(502A)에 전기적으로 접속된다.
도 11a 및 도 11b에 도시되어 있는 예시적인 실시예에서, 소스/드레인 접점(1104)은 에피택셜 소스/드레인 단자(802) 상에 직접 형성되어 에피택셜 소스/드레인 단자(802)로의 전기적 접속을 제공하는 데 사용되는 금속 접점일 수 있다. 몇몇 실시예에서, 소스/드레인 접점(1104)은 에피택셜 소스/드레인 단자(802A) 상에 형성되고 금속 레일 전도체(502A)와 물리적으로 접촉할 수 있다. 이러한 시나리오에서, 소스/드레인 단자(802A)는 아래에 놓인 금속 레일 전도체(502A)의 부분을 노출하도록 에칭될 수 있고, 소스/드레인 접점(1104)은 금속 레일 전도체(502A) 상에 증착되어 접촉할 수 있다. 게다가, 비아 및 트랜지스터 디바이스와 같은, 다양한 전도성 구조체가 부분 제조된 반도체 구조체(1100) 내에 형성될 수 있다. 몇몇 실시예에서, 비아는 소스/드레인 단자(802 또는 802A)를 통한 에칭에 의해 금속 레일 전도체(502A) 상에 형성될 수 있다. 몇몇 실시예에서, 비아는 부분 에칭된 ILD(602) 내에 개구를 형성하고, 아래에 놓인 금속 레일 전도체(502 또는 502A)를 노출하고, 개구 내에 전도성 재료를 증착하여 비아를 형성함으로써 형성될 수 있다. 비아는 금속 레일 전도체(502 또는 502A)와 부분 제조된 반도체 구조체(1100)의 다른 구성요소 사이에 전기적 접속을 제공할 수 있다. 도 11b에 도시되어 있는 바와 같이, 핀 구조체(304)의 돌출부는 finFET 디바이스의 채널 및 소스/드레인 영역을 형성하는 데 사용되는 핀의 능동 핀부(1120)를 표현한다. 부분 에칭된 ILD(602) 내에 매립된 핀 구조체(304)의 부분은 핀의 비-능동 핀부(1130)를 표현한다. 소스/드레인 접점(1104)은 핀 구조체(304)의 능동 핀 영역(1120) 상에 그리고 비-능동 핀 영역(1130) 위에 형성될 수 있다. 패터닝 및 에칭 프로세스가 소스/드레인 접점 재료의 증착을 위해 STI 구조체(902) 내에 개구를 형성하는 데 사용될 수 있다. 예시적인 실시예에서, STI 재료는 대향하는 금속 게이트 구조체(1002) 사이로부터 제거되어 아래에 놓인 에피택셜 소스/드레인 단자(802)를 노출할 수 있다. 예시적인 실시예에서, 이 STI 재료는 인접한 핀 구조체(304) 사이에 잔류하여 전기 격리를 제공할 수 있다. 에칭된 STI 구조체(1102)는 아래에 놓인 에피택셜 소스/드레인 단자(802)를 노출하도록 STI 재료를 패터닝 및 에칭함으로써 형성된다. 예시적인 실시예에서, 소스/드레인 접점(1104)은 ALD 프로세스, CVD 프로세스, PVD 프로세스, 또는 이들의 조합을 사용하여 블랭킷 증착에 의해 형성된다. 예시적인 실시예에서, 소스/드레인 접점(1104)은 예를 들어, 코발트(Co), 텅스텐(W), 구리(Cu), 니켈(Ni), 루테늄(Ru), 또는 다른 적합한 재료와 같은 금속으로 제조될 수 있다. 예시적인 실시예에서, 평탄화 프로세스(예를 들어, CMP 프로세스)가 수행되어 STI 구조체(902) 및 금속 게이트 구조체(1002)의 상부면들 위에 형성된 소스/드레인 접점(1104)의 과잉의 소스/드레인 접점 재료를 제거한다. 소스/드레인 접점(1104)은 평탄화 프로세스 후에 형성될 수 있고, 소스/드레인 접점(1104), 에칭된 STI 구조체(1102), 및 금속 게이트 구조체(1002)의 상부면들은 실질적으로 동일한 레벨에 있다. 예시적인 실시예에서, 소스/드레인 접점(1104)은 소스/드레인 접점(1104)으로부터 에칭된 STI 구조체(1102) 내로의 재료의 확산을 회피하기 위해 소스/드레인 접점과 STI 구조체(1102) 사이에 형성된 배리어층을 더 포함할 수 있다.
예시적인 실시예에서, 소스/드레인 접점(1104)을 형성하는 것은 소스/드레인 접점(1104)과 에피택셜 소스/드레인 단자(802) 사이에 실리사이드층을 형성하는 것을 더 포함할 수 있다. 예시적인 실시예에서, 에칭 프로세스가 수행되어 에피택셜 소스/드레인 단자(802)의 상부면들을 함몰하여 소스/드레인 접점을 위한 편평한 표면을 형성한다. 예시적인 실시예에서, 에피택셜 소스/드레인 단자(802)를 함몰하는 것은 소스/드레인 접점(1104)과 에피택셜 소스/드레인 단자(802) 사이의 접촉 면적을 증가시키는 데, 이는 접촉 저항을 감소시킬 수 있다. 예시적인 실시예에서, 실리사이드층을 형성하는 것은 금속층을 증착하는 것, 금속이 에피택시층 또는 능동 핀 구조체와 반응하게 하는 것, 및 미반응된 금속층을 제거하는 것을 포함하는 실리사이드화 프로세스에 의해 수행된다. 예시적인 실시예에서, 실리사이드층은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 다른 적합한 실리사이드층, 및/또는 이들의 조합을 포함할 수 있다.
도 12a는 본 개시내용의 예시적인 실시예에 따른 금속 소스/드레인 접점을 형성한 후에 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(1200)는 도 11a의 부분 제조된 반도체 구조체(1100)와 유사한 구조체를 포함한다. 도 12b는 도 12a에 도시되어 있는 B-B' 라인을 따른 부분 제조된 반도체 구조체(1200)의 단면도이다. 도 12a의 부분 제조된 반도체 구조체(1200)의 요소의 이하의 설명은 달리 언급되지 않으면, 동일한 주해를 갖고 도 12b의 요소에 적용된다. 부분 제조된 반도체 구조체(1200)의 도면들은 예시의 목적으로 도시되어 있고 실제 축척대로 도시되어 있지 않을 수도 있다는 것이 인식될 수 있을 것이다. 도 12a 및 도 12b에 도시되어 있는 바와 같이, 에피택셜 소스/드레인 단자(802A)는 부분 에칭된 ILD(602) 내에 매립된 금속 레일 전도체(502A)에 전기적으로 접속된다.
도 12a 및 도 12b에 도시되어 있는 바와 같이, 부분 제조된 반도체 구조체(1200)는 핀 구조체(304)의 일측에 형성된 금속 레일 전도체(502)를 포함한다. 도 12a 및 도 12b에 도시되어 있는 금속 레일 전도체(502)는 도 3 내지 도 11b를 참조하여 전술된 프로세스와 유사한 프로세스를 사용하여 형성될 수 있지만, 금속 레일 전도체(502)를 형성하기 위한 프로세스는 핀 구조체(304)의 일측에서 발생할 수 있다. 예를 들어, 각각의 핀 구조체(304)에 대해, 제조 프로세스는 양 스페이서 상에보다는 스페이서(308) 중 하나 상에 시드층 구조체(310)를 형성할 수 있다. 따라서, 후속의 제조 프로세스는 각각의 핀 구조체(304)를 위한 하나의 금속 레일 전도체(502)를 형성할 것이다. 예시적인 실시예에서, 하나의 금속 레일 전도체(502A)는 예를 들어, 소스/드레인 단자(802A)와 같은 finFET 어레이의 소스/드레인 단자를 접속하는 데 사용될 수 있다. finFET는 단지 예로서 제공된 것이고, 그러나 금속 레일 구조체는 본 개시내용의 범주로부터 벗어나지 않고 임의의 다른 반도체 구조체 내에 또한 형성될 수 있다는 것이 주목되어야 한다.
도 13 내지 도 15a는 층간 유전체 재료 내에 형성된 금속 전도체 레일 구조체가 finFET 어레이의 다수의 게이트 구조체 사이의 전기 접속을 제공하는 데 사용될 수 있는 부분 제조된 반도체 구조체의 등각도이다.
도 13은 본 개시내용의 예시적인 실시예에 따른 폴리 게이트 재료를 제거한 후에 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(1300)는 도 3 내지 도 9에 형성된 구조체와 유사한 구조체를 포함한다. 예를 들어, 부분 제조된 반도체 구조체(1300)는 도 3 내지 도 9의 이들의 각각의 구조체와 유사한 기판(1302), 핀 구조체(1304), 부분 제거된 시드층 구조체(1306), 금속 레일 전도체(1308), 부분 에칭된 ILD(1310), 에피택셜 소스/드레인 단자(1312), 및 STI 구조체(1314)를 포함한다. 예시적인 실시예에서, 부분 제조된 반도체 구조체(1300)는 도 9의 폴리 게이트 구조체(604)를 제거한 후에 형성될 수 있다. 예시적인 실시예에서, 부분 제조된 반도체 구조체(1300)를 형성하기 위한 다른 프로세스 및 방법이 사용될 수 있다. 폴리 게이트 구조체는 예를 들어, 건식 RIE 에칭 프로세스, 습식 에칭 프로세스, 다른 적합한 제거 프로세스, 및/또는 이들의 조합과 같은 임의의 적합한 제거 프로세스에 의해 제거될 수 있다. 예시적인 실시예에서, 제거 프로세스는 패터닝 프로세스가 요구되지 않는 자체 정렬된 제거 프로세스일 수 있다. 예를 들어, 제거 프로세스는 다른 노출된 구조체에 비해 높은 폴리 게이트 재료의 에칭 선택도를 가질 수 있고, 따라서 마스크 재료가 다른 노출된 구조체를 차폐하도록 요구되지 않는다. 예시적인 실시예에서, 폴리 게이트 구조체 이외의 노출된 구조체는 제거 프로세스로부터 추가의 보호를 제공하도록 커버될 수 있다. 제거 프로세스는 도 13에 도시되어 있는 바와 같이, 폴리 게이트 재료가 완전히 제거되고 아래에 놓인 핀 구조체(1304) 및 부분 에칭된 ILD(1310)가 노출될 때까지 계속될 수 있다. 제거 프로세스 후에, 금속 레일 전도체(1308)는 부분 에칭된 ILD(1310) 아래에 잔류한다. 예를 들어, 금속 레일 전도체(1308A, 1308B)는 부분 에칭된 ILD(1310)에 의해 보호되고 에칭 프로세스에 노출되지 않는다.
도 14는 본 개시내용의 예시적인 실시예에 따른, 금속 레일 전도체의 부분을 노출하기 위해 부분 에칭된 ILD 내에 트렌치를 개방한 후에 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(1400)는 기판(1302), 핀 구조체(1304), 부분 제거된 시드층 구조체(1306), 금속 레일 전도체(1308), 부분 에칭된 ILD(1310), 에피택셜 소스/드레인 단자(1312), STI 구조체(1314), 및 부분 에칭된 ILD(1310) 내에 형성된 트렌치(1402)를 포함한다.
도 14에 도시되어 있는 예시적인 실시예에서, 트렌치(1402)는 폴리 게이트 재료가 제거되어 있는 선택적 개구 내에 형성된다. 트렌치(702)와 유사하게, 트렌치(1402)는 후속의 구조체(예를 들어, 게이트 전극)가 금속 레일 전도체(1308)와 직접 전기적 접점을 형성할 수 있도록 하나 이상의 금속 레일 전도체(1308)의 부분을 노출하는 데 사용된다. 노출될 특정 금속 레일 전도체(1308)는 회로 디자인에 의존하고, 부분 제조된 반도체 구조체의 하나 이상의 금속 레일 전도체(1308)일 수 있다. 예시적인 실시예에서, 선택된 금속 레일 전도체(1308)를 노출하기 위한 제조 프로세스는 도 7을 참조하여 전술된 제조 프로세스와 유사할 수 있다. 도 14에 도시되어 있는 바와 같이, 금속 레일 전도체(1308A, 1308B)의 부분은 트렌치(1402)를 형성함으로써 노출된다. 트렌치 형성 프로세스는 도 7a 및 도 7b를 참조하여 전술된 트렌치 형성 프로세스와 유사할 수 있고, 예를 들어 트렌치 형성 프로세스는 부분 에칭된 ILD(1310)의 부분을 패터닝하여 제거하는 것을 포함할 수 있다.
도 15a는 본 개시내용의 예시적인 실시예에 따른 금속 게이트 재료를 증착하고 금속 소스/드레인 접점을 형성한 후에 부분 제조된 반도체 구조체의 등각도이다. 부분 제조된 반도체 구조체(1500)는 기판(1302), 핀 구조체(1304), 부분 제거된 시드층 구조체(1306), 금속 레일 전도체(1308), 부분 에칭된 ILD(1310), STI 구조체(1314), 금속 게이트 구조체(1502), 및 소스/드레인 접점(1504)을 포함한다. 도 15b는 부분 제조된 반도체 구조체(1500)의 단면도이다. 몇몇 실시예에서, 금속 게이트 구조체(1502A)는 부분 에칭된 ILD(602) 내에 매립된 하나 이상의 금속 레일 전도체(1308A)에 전기적으로 접속될 수 있다. 도 15c는 각각의 핀 구조체에 인접하여 형성된 단일의 금속 레일 전도체를 갖는 부분 제조된 반도체 구조체를 도시하고 있다.
도 15a 및 도 15b에 도시되어 있는 예시적인 실시예에서, 금속 게이트 구조체(1502)를 형성하는 데 사용된 전도성 재료는 블랭킷 증착되고, 이어서 평탄화 프로세스가 실시될 수 있다. 예시적인 실시예에서, 전도성 재료의 증착 및 금속 게이트 구조체(1502)의 형성은 도 10을 참조하여 전술된 바와 같은 금속 게이트 구조체(1002)의 형성과 유사할 수 있다. 예시적인 실시예에서, 다른 형성 프로세스가 사용될 수 있다. 금속 게이트 구조체(1502)가 형성된 후에, 하나 이상의 금속 게이트 구조체(1502)는 금속 레일 전도체에 직접 전기적으로 접속될 수 있다. 예를 들어, 금속 게이트 구조체(1502A)는 핀 구조체(1304) 중 하나 주위에 그리고 또한 트렌치(1402) 내에 형성되어, 아래에 놓인 금속 레일 전도체(1308A, 1308B)에 직접 접속한다. 도 15b에 도시되어 있는 바와 같이, 핀 구조체(1304)의 돌출부는 finFET 디바이스의 채널 및 소스/드레인 영역을 형성하는 데 사용되는 핀의 능동 핀부(1520)를 표현한다. 부분 에칭된 ILD(602) 내에 매립된 핀 구조체(304)의 부분은 핀의 비-능동 핀부(1530)를 표현한다. 금속 게이트 구조체(1502)는 핀 구조체(1304)의 능동 핀 영역(1520) 상에 그리고 비-능동 핀 영역(1530) 위에 형성될 수 있다. 몇몇 실시예에서, 도 15c에 도시되어 있는 바와 같이, 단일의 금속 레일 전도체(1308A)가 핀 구조체(1304)에 인접하여 형성되고, 금속 게이트 구조체(1502A)는 금속 레일 전도체(1308A)에 전기적으로 접속된다. 예시적인 실시예에서, 다른 금속 게이트 구조체(1502)가 금속 레일 전도체(1308A, 1308B)에 접속될 수 있다. 금속 레일 전도체는 ILD 층 내에 형성되기 때문에, 이들은 부가의 디바이스 공간을 점유하지 않고 다수의 금속 게이트 구조체를 전기적으로 접속할 수 있다.
도 15a에 도시되어 있는 예시적인 실시예에서, 소스/드레인 접점(1504)은 에피택셜 소스/드레인 단자(1312) 상에 직접 형성되어 에피택셜 소스/드레인 단자(1312)로의 전기적 접속을 제공하는 데 사용되는 금속 접점일 수 있다. 도 11a 및 도 11b를 참조하여 전술된 소스/드레인 접점(1104)을 형성하는 것에 유사하게, 패터닝 및 에칭 프로세스가 소스/드레인 접점 재료의 증착을 위해 STI 구조체(1314) 내에 개구를 형성하는 데 사용될 수 있다. 예시적인 실시예에서, STI 재료의 부분은 대향하는 금속 게이트 구조체(1502) 사이로부터 제거되어 아래에 놓인 에피택셜 소스/드레인 단자(1312)를 노출할 수 있다. 예시적인 실시예에서, STI 재료는 인접한 핀들 사이에 잔류하여 전기 격리를 제공한다.
도 16은 본 개시내용의 예시적인 실시예에 따른, ILD 층 내에 금속 레일 전도체를 형성하는 예시적인 방법의 흐름도이다. 방법(1600)의 다른 동작이 수행될 수 있고, 방법(1600)의 동작은 상이한 순서로 수행되고 그리고/또는 변동할 수 있다.
동작 1602에서, 몇몇 실시예에 따라, 구조체 및 층이 반도체 구조체 상에 그리고/또는 내에 형성된다. 반도체 구조체는 finFET의 부분을 포함한다. 예를 들어, 반도체 구조체는 반도체 기판, 핀 구조체, 하드 마스크, 유전체 스페이서, 및 시드층 구조체를 포함한다. 반도체 기판은 몇몇 실시예에 따르면, 실리콘 반도체 기판일 수 있다. 예시적인 실시예에서, 반도체 기판은 반도체 온 절연체(SOI)일 수 있다. 예시적인 실시예에서, 반도체 기판은 에피택셜 재료일 수 있다. 반도체 기판의 예는 도 3에 설명된 반도체 기판(302)이다. 핀 구조체는 하나 이상의 트랜지스터가 형성되는 능동 영역을 표현한다. 핀 구조체는 실리콘 또는 다른 원소 반도체를 포함할 수 있다. 핀 구조체는 패터닝 및 에칭 프로세스를 포함하는 적합한 프로세스를 사용하여 제조될 수 있다. 핀 구조체는 몇몇 실시예에 따르면, 에피택셜 재료를 포함할 수 있다. 핀 구조체는 도 3에서 전술된 바와 같은 핀 구조체(304)의 예시적인 실시예를 표현할 수 있다. 하드 마스크는 핀 구조체를 형성하는 데 사용될 수 있다. 하드 마스크는 또한 후속의 처리 단계 중에 핀 구조체를 보호하는 데 사용될 수 있다. 예시적인 실시예에서, 하드 마스크는 핀 구조체의 상부면 상에 형성된다. 하드 마스크는 또한 핀 구조체 사이 및 반도체 기판의 상부면 상에 형성될 수 있다. 하드 마스크는 유전체 재료로 제조될 수 있다. 하드 마스크의 예는 도 3을 참조하여 전술된 하드 마스크(306)이다. 격리 스페이서는 핀 구조체 사이의 리세스를 부분적으로 충전하고 핀 구조체의 측벽 상에 형성될 수 있다. 예시적인 실시예에서, 격리 스페이서는 유전체 재료로 제조될 수 있다. 예시적인 실시예에서, 격리 스페이서는 노출된 표면 위에 격리 재료를 블랭킷 증착하고 이방성 에칭 프로세스를 사용하여 증착된 격리층의 수평부를 제거함으로써 형성될 수 있다. 격리 스페이서의 예는 도 3을 참조하여 설명된 격리 스페이서(308)이다. 시드층 구조체는 격리 스페이서의 측벽 상에 형성된다. 예시적인 실시예에서, 시드층 구조체는 실리콘 재료로 형성될 수 있다. 시드층 구조체는 격리 스페이서와는 상이한 에칭 선택도를 가질 수 있다. 시드층 구조체의 예는 도 3을 참조하여 전술된 시드층 구조체(310)일 수 있다. 핀 구조체의 길이를 따라 측정된 시드층 구조체의 길이는 디바이스 요구, 예를 들어 이후에 형성된 금속 드레인 채널의 길이에 기초하여 다양할 수 있다. 하드 마스크, 격리 스페이서, 및 시드층 구조체의 상부면들은 이들 구조체의 상부면 상에 적합한 평탄화 프로세스를 수행함으로써 실질적으로 동일한 레벨에 있을 수 있다.
동작 1604에서, 몇몇 실시예에 따라, 간극 충전부가 개구 내에 형성되고, 시드층 구조체는 부분적으로 제거된다. 간극 충전 구조체는 상기에서 동작 1602에서 설명된 구조체 내에 형성된 개구를 충전할 수 있다. 간극 충전 구조체는 예를 들어, 인접한 핀 구조체 사이, 대향하는 핀 구조체와 시드층 구조체 사이, 대향하는 시드층 구조체 사이와 같은 임의의 인접한 구조체들 사이에 형성된 개구, 및/또는 구조체들 사이의 다른 개구를 충전할 수 있다. 예시적인 실시예에서, 간극 충전 구조체는 격리 스페이서와 유사한 유전체 재료로 제조될 수 있다. 예시적인 실시예에서, 간극 충전 구조체는 노출된 표면 위에 그리고 개구 내에 간극 충전 재료를 블랭킷 증착하고 평탄화 프로세스를 수행하여 과잉의 간극 충전 재료를 제거함으로써 형성될 수 있다.
동작 1606에서, 몇몇 실시예에 따라, 금속 레일 전도체 및 층간 유전체 충전부가 형성된다. 금속 레일 전도체는 시드층 구조체 상에 형성될 수 있다. 예시적인 실시예에서, 금속 레일 전도체는 텅스텐, 코발트, 구리, 알루미늄, 다른 적합한 재료, 및/또는 이들의 조합과 같은 임의의 적합한 재료로 형성될 수 있다. 금속 레일 전도체는 금속 레일 전도체의 성장이 시작되는 시드층으로서 부분 제거된 시드층을 사용하여 형성될 수 있다. 예를 들어, 금속 레일 전도체는, 금속 레일 전도체의 공칭 두께가 성취될 때까지 부분 제거된 시드층의 상부면으로부터 형성을 시작할 수 있다. 예를 들어, 텅스텐 재료는 시드층으로서 실리콘 재료를 사용하여 형성될 수 있다. 예시적인 실시예에서, 금속 레일 전도체 재료의 성장은 CVD, 전해도금, 무전해 도금, 다른 적합한 프로세스, 및/또는 이들의 조합과 같은 적합한 프로세스를 사용하여 완료될 수 있다. 금속 레일 전도체의 높이는 finFET 디바이스의 게이트 피치의 약 0.8배 내지 약 1.2배의 범위일 수 있다. 예시적인 실시예에서, 금속 레일 전도체의 폭은 핀 구조체의 폭의 약 0.8배 내지 약 2.2배의 범위일 수 있다. 예시적인 실시예에서, 금속 레일 전도체의 피치(즉, 인접한 금속 레일 전도체의 중심들 사이의 거리)는 핀 피치의 약 0.8배 내지 약 1.2배의 범위일 수 있다. 금속 레일 전도체의 예는 도 5a 및 도 5b를 참조하여 전술된 금속 레일 전도체(502)일 수 있다. 금속 레일 전도체가 형성된 후에, 유전체 충전부는 금속 레일 전도체 위에 형성되고 간극 충전 구조체 내의 개구를 충전한다. 예시적인 실시예에서, 유전체 충전부는 유전체 충전 재료의 블랭킷 증착에 이어서 평탄화 프로세스를 수행함으로써 형성될 수 있다. 유전체 충전부의 예는 유전체 충전부(504)이다.
동작 1608에서, 몇몇 실시예에 따라, ILD 층은 에치백되고, 폴리 게이트는 핀 구조체 위에 형성된다. ILD 층은 공칭 깊이가 성취될 때까지 균일하게 에치백된다. 예시적인 실시예에서, 에칭 프로세스는 등방성 에칭 프로세스일 수 있다. 에칭 프로세스 후에, 핀 구조체의 부분은 나머지 ILD 층의 상부면으로부터 돌출할 수 있다. 제거된 ILD 층의 양은 능동 핀 구조체의 높이를 결정하고, 적어도 finFET 디바이스의 기능성 요구에 의존할 수 있다. 에치백 프로세스는 도 6을 참조하여 전술된 에치백 프로세스와 유사할 수 있다. ILD 층이 부분적으로 에칭된 후에, 폴리 게이트 구조체는 ILD 층에 의해 커버되지 않은 상부면 및 측벽면을 포함하여, 핀 구조체의 노출된 표면들 상에 형성된다. 폴리 게이트 구조체는 몇몇 실시예에 따라, 게이트 유전층, 게이트 전극 구조체, 및/또는 하나 이상의 부가의 층을 포함할 수 있다. 예시적인 실시예에서, 폴리 게이트 구조체는 게이트 전극 구조체로서 폴리실리콘을 사용한다. 예시적인 실시예에서, 폴리 게이트 피치(즉, 인접한 폴리 게이트 구조체의 중심들 사이의 거리)는 약 10 nm 내지 약 300 nm의 범위일 수 있다. 예시적인 실시예에서, 폴리 게이트 길이는 약 3 nm 내지 약 80 nm의 범위일 수 있다.
동작 1610에서, 몇몇 실시예에 따라, 트렌치가 ILD 층 내에 개방되어 금속 레일 전도체의 부분을 노출한다. 예시적인 실시예에서, 트렌치는 인접한 폴리 게이트 구조체들 사이에 그리고 ILD 층 내에 형성될 수 있어, 후속의 소스/드레인 단자가 금속 레일 전도체에 전기적으로 접촉할 수 있게 된다. 인접한 폴리 게이트 구조체 사이에 형성된 트렌치의 예는 도 7을 참조하여 전술된 트렌치(702)일 수 있다. 예시적인 실시예에서, 트렌치는 ILD 층 내에 형성될 수 있어, 후속의 금속 게이트 구조체가 금속 레일 전도체에 전기적으로 접촉할 수 있게 된다. 예를 들어, 트렌치는 폴리 게이트 구조체를 제거한 후에 그리고 금속 게이트 구조체를 형성하기 전에 형성될 수 있다. 소스/드레인 단자 및 STI 영역은 프로세스 중에 또한 형성되고, 상기에 도 11a 내지 도 13을 참조하여 설명된 프로세스와 유사하다. 금속 게이트 구조체 아래의 금속 레일 전도체를 노출하는 트렌치의 예는 도 14에서 전술된 트렌치(1402)일 수 있다.
동작 1612에서, 몇몇 실시예에 따라, 전도성 재료가 트렌치 내에 그리고 금속 레일 전도체의 노출부 상에 증착된다. 예시적인 실시예에서, 하나 이상의 소스 및 드레인 단자와 같은 전도성 재료는 노출된 금속 레일 전도체에 직접 접촉하고 전기적으로 접속된다. 예를 들어, 에피택셜 소스/드레인 단자(802)의 에피택셜 소스/드레인 단자(802A, 802B)는 금속 레일 전도체 영역(502A, 502B)에 각각 접속된다. 단지 에피택셜 소스/드레인 단자(802A, 802B)만이 도 8에 접속된 것으로 도시되어 있지만, 다른 소스/드레인 단자가 또한 디자인 및 디바이스 요구에 따라 접속될 수 있다. 예시적인 실시예에서, 하나 이상의 금속 게이트 구조체와 같은 전도성 재료는 노출된 금속 레일 전도체에 직접 접촉하고 전기적으로 접속된다. 예를 들어, 도 15a에서 전술된 금속 게이트 구조체(1502A)는 핀 구조체(1304) 중 하나 주위에 그리고 또한 트렌치(1402) 내에 형성되어, 아래에 놓인 금속 레일 전도체(1308A, 1308B)에 직접 접속한다. 금속 레일 전도체는 ILD 층 내에 형성되기 때문에, 이들은 부가의 디바이스 공간을 점유하지 않고 다수의 금속 게이트 구조체 또는 다른 소스/드레인 단자를 전기적으로 접속할 수 있다.
도 17 및 도 18은 본 개시내용의 예시적인 실시예에 따른, 듀얼 금속 레일 전도체 구조체가 게이트/소스/드레인 단자와 같은 다수의 전도성 구조체들 사이에 전기 접속을 제공하는 데 사용될 수 있는 반도체 finFET 어레이의 부분의 셀 레이아웃 도면이다.
도 17은 본 개시내용의 예시적인 실시예에 따른, 다수의 소스/드레인 단자 사이에 전기 접속을 제공하는 듀얼 금속 레일 전도체를 도시하고 있다. 셀 레이아웃 도면(1700)은 반도체 finFET 어레이를 도시하고 있고, 핀(1701A, 1701B), 폴리 게이트 구조체(1702), 접촉 개구(1704), 소스/드레인 접점(1706), 금속 레일 전도체(1708A 내지 1708D), 및 비아(1710)를 포함한다. 소스/드레인 접점은 반도체 finFET 어레이의 부분의 셀 레이아웃 도면에서 소스/드레인 영역 내에 각각 위치되어 있다. 다른 구조체가 finFET 어레이 내에 포함될 수 있고, 간단화를 위해 셀 레이아웃 도면에서 여기에 도시되어 있지 않다. 도 17에 도시되어 있는 바와 같이, 금속 레일 전도체(1708A, 1708B)는 핀(1701A)에 인접하여 그와 평행하게(예를 들어, 동일 방향으로 연장함) 형성된다. 유사하게, 금속 레일 전도체(1708C, 1708D)는 핀(1701B)에 인접하여 그와 평행하게 형성된다. 복수의 폴리 게이트 구조체(1702)가 핀(1701A, 1701B) 상에 그와 수직으로 형성된다. 소스/드레인 접점(1706)은 인접한 폴리 게이트 구조체(1702) 사이에 형성된다. 접촉 개구(1704)는 이후에 형성된 소스/드레인 접점(1706)이 전기적으로 접속될 수 있도록 유전층(도 17에는 도시되어 있지 않음)으로부터 금속 레일 전도체(1708A 내지 1708D)의 부분을 노출하는 데 사용될 수 있다. 유전층은 셀 레이아웃 도면에서 유전체 영역에 위치된다. 몇몇 실시예에서, 핀(1701A, 1701B)은 도 3a 내지 도 11b를 참조하여 전술된 핀(304)과 유사할 수 있다. 유사하게, 폴리 게이트 구조체(1702)는 폴리 게이트 구조체(1002)에 유사할 수 있다. 접촉 개구(1704)는 도 7b에 도시되어 있는 트렌치(702)와 유사할 수 있다. 금속 레일 전도체(1708A 내지 1708D)는 도 3 내지 도 11b에 도시되어 있는 바와 같은 금속 레일 전도체(502)와 유사할 수 있다. 비아(1710)는 finFET 어레이의 상이한 층들 사이에 전기 접속을 제공하는 데 사용될 수 있고, 예를 들어 비아(1710)는 소스/드레인 접점 또는 폴리 게이트 구조체를 반도체 구조체의 M0 층에 접속하는 데 사용될 수 있다. M0 금속 라인이 백엔드 오브 라인(back-end-of-line: BEOL) 상호접속 구조체의 금속 0 층 내의 금속 라인일 수 있다. 예를 들어, M0 금속 라인은 제1 상호접속 레벨을 표현하고 하나 이상의 비아를 통해 아래에 놓인 finFET 어레이에 전기적으로 접속하는 로컬 상호접속부일 수 있다.
도 18은 본 개시내용의 예시적인 실시예에 따른, 다수의 폴리 게이트 단자 사이에 전기 접속을 제공하는 듀얼 금속 레일 전도체를 도시하고 있다. 셀 레이아웃 도면(1800)은 반도체 finFET 어레이를 도시하고 있고, 핀(1801A, 1801B), 폴리 게이트 구조체(1802), 접촉 개구(1804), 소스/드레인 접점(1806), 금속 레일 전도체(1808A 내지 1808D), 및 비아(1810)를 포함한다. 다른 구조체가 finFET 어레이 내에 포함될 수 있고, 간단화를 위해 셀 레이아웃 도면에서 여기에 도시되어 있지 않다. 금속 레일 전도체(1808A, 1808B)는 핀(1801A)에 인접하여 그와 평행하게(예를 들어, 동일 방향으로 연장함) 형성되고, 금속 레일 전도체(1808C, 1808D)는 핀(1801B)에 인접하여 그와 평행하게 형성된다. 복수의 폴리 게이트 구조체(1802)가 핀(1801A, 1801B) 상에 그와 수직으로 형성된다. 소스/드레인 접점(1806)은 인접한 폴리 게이트 구조체(1802) 사이에 형성된다. 접촉 개구(1804)는 이후에 형성된 하나 이상의 특정 폴리 게이트 구조체가 금속 레일 전도체를 통해 전기적으로 접속될 수 있도록 유전층(도 18에는 도시되어 있지 않음)으로부터 금속 레일 전도체(1808A 내지 1808D)의 부분을 노출하는 데 사용될 수 있다.
도 19 및 도 20은 본 개시내용의 예시적인 실시예에 따른, 단일 금속 레일 전도체 구조체가 다수의 게이트/소스/드레인 단자 사이에 전기 접속을 제공하는 데 사용될 수 있는 반도체 finFET 어레이의 부분의 셀 레이아웃 도면이다.
셀 레이아웃 도면(1900)은 반도체 finFET 어레이를 도시하고 있고, 핀(1901A, 1901B), 폴리 게이트 구조체(1902), 접촉 개구(1904), 소스/드레인 접점(1906), 금속 레일 전도체(1908A, 1908B), 및 비아(1910)를 포함한다. 다른 구조체가 finFET 어레이 내에 포함될 수 있고, 간단화를 위해 셀 레이아웃 도면에서 여기에 도시되어 있지 않다. 도 19에 도시되어 있는 구조체는 도 17에서 상기에 예시되어 있는 대응 구조체와 유사할 수 있지만, 도 19에서 각각의 핀(1901A, 1901B)은 단일의 금속 레일 전도체(1908A, 1908B)를 각각 포함한다. 접촉 개구(1904)는 이후에 형성된 소스/드레인 접점(1906)이 전기적으로 접속될 수 있도록 유전층(도 19에는 도시되어 있지 않음)으로부터 금속 레일 전도체(1908A, 1908B)의 부분을 노출하는 데 사용될 수 있다.
도 20은 본 개시내용의 예시적인 실시예에 따른, 다수의 폴리 게이트 단자 사이에 전기 접속을 제공하는 단일 금속 레일 전도체를 도시하고 있다. 셀 레이아웃 도면(2000)은 반도체 finFET 어레이를 도시하고 있고, 핀(2001A, 2001B), 폴리 게이트 구조체(2002), 접촉 개구(2004), 소스/드레인 접점(2006), 금속 레일 전도체(2008A 내지 2008D), 및 비아(2010)를 포함한다. 다른 구조체가 finFET 어레이 내에 포함될 수 있고, 간단화를 위해 셀 레이아웃 도면에서 여기에 도시되어 있지 않다. 금속 레일 전도체(2008A, 2008B)는 핀(2001A)에 인접하여 그와 평행하게 형성되고, 금속 레일 전도체(2008C, 2008D)는 핀(2001B)에 인접하여 그와 평행하게 형성된다. 복수의 폴리 게이트 구조체(2002)가 핀(2001A, 2001B) 상에 그와 수직으로 형성된다. 소스/드레인 접점(2006)은 인접한 폴리 게이트 구조체(2002) 사이에 형성된다. 접촉 개구(2004)는 이후에 형성된 하나 이상의 특정 폴리 게이트 구조체가 금속 레일 전도체를 통해 전기적으로 접속될 수 있도록 유전층(도 20에는 도시되어 있지 않음)으로부터 금속 레일 전도체(2008A 내지 2008D)의 부분을 노출하는 데 사용될 수 있다.
결론
상기 상세한 설명은 비평면형 반도체 디바이스를 개시하고 있다. 비평면형 반도체 디바이스는 기판 상에 형성된 유전체 영역, 유전체 영역 상에 위치된 다수의 단자 영역, 및 유전체 영역 내에 위치된 레일 전도체를 포함한다. 레일 전도체는 다수의 단자 영역 중에서 제1 단자 영역에 전기적으로 접속된다.
상기 상세한 설명은 집적 회로를 부가로 개시한다. 집적 회로는 유전체 영역과, 유전체 영역 상에 위치된 제1 소스 영역, 제1 게이트 영역, 및 제1 드레인 영역을 갖는 제1 핀 전계 효과 트랜지스터(finFET)와, 제2 소스 영역, 제2 게이트 영역, 및 제2 드레인 영역을 갖는 제2 finFET와, 유전체 영역 내에 위치된 레일 전도체를 포함한다. 레일 전도체는 제1 소스 영역, 제1 게이트 영역, 제1 드레인 영역, 제2 소스 영역, 제2 게이트 영역, 또는 제2 드레인 영역 중에서 선택된 제1 단자 영역에 전기적으로 접속된다.
상기 상세한 설명은 또한 핀 전계 효과 트랜지스터(finFET)를 개시한다. finFET는 반도체 기판, 반도체 기판 위에 위치된 유전체 영역, 유전체 영역 상에 위치된 소스 영역, 유전체 영역 상에 위치된 게이트 영역, 유전체 영역 상에 위치된 드레인 영역, 반도체 기판 상에 위치되고 유전체 영역을 통해 횡단하는 핀 구조체, 및 유전체 영역 내에 위치된 레일 전도체를 포함한다. 핀 구조체는 소스 영역과 드레인 영역 사이에 있고 게이트 영역을 통해 횡단한다. 레일 전도체는 핀 구조체에 평행하고 반도체 기판의 수평 길이로 연장한다.
상기 상세한 설명은 본 개시내용에 따른 예시적인 실시예를 예시하기 위해 첨부 도면을 참조하였다. 상기 상세한 설명에서 "예시적인 실시예"의 언급은 설명된 예시적인 실시예가 특정 특징, 구조, 또는 특성을 포함할 수도 있지만, 모든 예시적인 실시예가 반드시 특정 특징, 구조, 또는 특성을 포함하는 것은 아닐 수도 있다. 더욱이, 이러한 구문은 반드시 동일한 예시적인 실시예를 나타내는 것은 아니다. 또한, 예시적인 실시예와 관련하여 설명된 임의의 특징, 구조, 또는 특성은, 명시적으로 설명되어 있건 아니건간에 다른 예시적인 실시예의 특징, 구조 또는 특성과 함께 독립적으로 또는 임의의 조합으로 포함될 수 있다.
상기 상세한 설명은 한정으로 의도된 것은 아니다. 오히려, 본 개시내용의 범주는 이하의 청구범위 및 이들의 등가물에 따라서만 규정된다. 이하의 요약서 섹션은 아니고, 상기 상세한 설명은 청구범위를 해석하는 데 사용되도록 의도된다는 것이 이해되어야 한다. 요약서 섹션은 본 개시내용의 하나 이상의 그러나 모두는 아닌 예시적인 실시예를 설명할 수 있고, 따라서 본 개시내용 및 이하의 청구범위 및 이들의 등가물을 결코 한정하도록 의도된 것은 아니다.
상기 상세한 설명 내에 설명된 예시적인 실시예는 예시적인 목적으로 제공된 것이고, 제한이 되도록 의도된 것은 아니다. 다른 예시적인 실시예가 가능하고, 본 개시내용의 사상 및 범주 내에 남아 있으면서 예시적인 실시예에 수정이 이루어질 수 있다. 상기 상세한 설명은 지정된 기능 및 그 관계의 구현을 예시하는 기능 빌딩 블록의 도움으로 설명되었다. 이들 기능 빌딩 블록의 경계는 설명의 편의상 본 명세서에 임의적으로 규정되어 있다. 지정된 기능 및 그 관계가 적절하게 수행되는 한, 대안적인 경계가 규정될 수 있다.
본 개시내용의 실시예는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 본 개시내용의 실시예는 하나 이상의 프로세서에 의해 판독되고 실행될 수 있는 기계-판독가능 매체 상에 저장된 명령어로서 또한 구현될 수 있다. 기계-판독가능 매체는 기계(예를 들어, 컴퓨팅 회로)에 의해 판독가능한 형태로 정보를 저장하거나 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계-판독가능 매체는 판독 전용 메모리(read only memory: ROM); 랜덤 액세스 메모리(random access memory: RAM); 자기 디스크 저장 매체; 광학 저장 매체; 플래시 메모리 디바이스; 및 기타 등등과 같은 비일시적 기계-판독가능 매체를 포함할 수 있다. 다른 예로서, 기계-판독가능 매체는 전기, 광학, 음향, 또는 다른 형태의 전파된 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호 등)와 같은 일시적 기계-판독가능 매체를 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령어는 특정 동작을 수행하는 것으로서 본 명세서에 설명될 수 있다. 그러나, 이러한 설명은 단지 편의상일 뿐이고, 이러한 동작은 실제로 컴퓨팅 디바이스, 프로세서, 제어기, 또는 펌웨어, 소프트웨어, 루틴, 명령어 등을 실행하는 다른 디바이스로부터 발생한다는 것이 이해되어야 한다.
상기 상세한 설명은 당 기술 분야의 숙련자(들)의 지식을 적용함으로써, 다른 사람들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고, 과도한 실험 없이, 이러한 예시적인 실시예를 즉시 수정하고 그리고/또는 다양한 용례에 대해 개조할 수 있는 본 개시내용의 일반적인 성질을 완전히 드러낸다. 따라서, 이러한 개조 및 수정은 본 명세서에 제시된 교시 및 안내에 기초하여 예시적인 실시예의 의미 및 복수의 등가물 내에 있는 것으로 의도된다. 본 명세서의 구문 또는 용어는 한정이 아니라 설명의 목적이어서, 본 명세서의 용어 또는 구문은 본 명세서의 교시의 견지에서 당 기술 분야의 숙련자(들)에 의해 해석되어야 한다는 것이 이해되어야 한다.
<부 기>
1. 비평면형 반도체 디바이스에 있어서,
기판 상에 형성된 유전체 영역;
상기 유전체 영역으로부터 돌출하는 복수의 핀;
상기 유전체 영역 상에 위치된 복수의 단자 영역; 및
상기 유전체 영역 내에 그리고 상기 기판 위에 위치된 레일 전도체로서, 상기 레일 전도체는 상기 복수의 단자 영역 중에서 제1 단자 영역에 전기적으로 접속되는 것인 레일 전도체
를 포함하는 비평면형 반도체 디바이스.
2. 제1항에 있어서, 상기 복수의 단자 영역은,
소스 영역;
게이트 영역; 및
드레인 영역을 포함하는 것인 비평면형 반도체 디바이스.
3. 제1항에 있어서, 상기 레일 전도체는 상기 복수의 단자 영역 중에서 제2 단자 영역에 전기적으로 접속되는 것인 비평면형 반도체 디바이스.
4. 제3항에 있어서, 상기 제1 및 제2 단자 영역은 상기 비평면형 반도체 디바이스의 소스 영역, 드레인 영역, 또는 게이트 영역 중에서 선택되는 것인 비평면형 반도체 디바이스.
5. 제2항에 있어서,
상기 유전체 영역 내에 위치된 핀 구조체를 더 포함하고,
상기 핀 구조체, 상기 소스 영역, 상기 게이트 영역, 및 상기 드레인 영역은 핀 전계 효과 트랜지스터(finFET)를 형성하도록 구성되는 것인 비평면형 반도체 디바이스.
6. 제5항에 있어서, 상기 레일 전도체는 상기 핀 구조체에 평행하도록 구성되는 것인 비평면형 반도체 디바이스.
7. 제1항에 있어서, 상기 유전체 영역은 상기 복수의 단자 영역 중에서 제2 단자 영역으로부터 상기 레일 전도체를 격리하도록 구성되는 것인 비평면형 반도체 디바이스.
8. 제7항에 있어서, 상기 유전체 영역은,
유전체 재료를 포함하고, 상기 유전체 재료의 적어도 일부는 상기 레일 전도체와 상기 제2 단자 영역 사이에 위치되어 상기 레일 전도체를 상기 제2 단자 영역으로부터 격리하는 것인 비평면형 반도체 디바이스.
9. 제1항에 있어서, 상기 기판은 수평 길이에 의해 특징화되고, 상기 레일 전도체는 상기 수평 길이로 연장되도록 구성되는 것인 비평면형 반도체 디바이스.
10. 집적 회로에 있어서,
유전체 영역;
상기 유전체 영역 상에 위치된 제1 소스 영역, 제1 게이트 영역, 및 제1 드레인 영역 및 상기 유전체 영역으로부터 돌출하는 제1 핀 구조체를 갖는 제1 핀 전계 효과 트랜지스터(finFET);
상기 유전체 영역 상에 위치된 제2 소스 영역, 제2 게이트 영역, 및 제2 드레인 영역 및 상기 유전체 영역으로부터 돌출하는 제2 핀 구조체를 갖는 제2 finFET; 및
상기 유전체 영역 내에 위치된 레일 전도체로서, 상기 레일 전도체는 상기 제1 소스 영역, 상기 제1 게이트 영역, 상기 제1 드레인 영역, 상기 제2 소스 영역, 상기 제2 게이트 영역, 또는 상기 제2 드레인 영역 중에서 선택된 제1 및 제2 단자 영역에 전기적으로 접속되는 것인 레일 전도체
를 포함하는 집적 회로.
11. 제10항에 있어서, 상기 제1 및 제2 단자 영역은 상기 제1 및 제2 소스 영역을 각각 포함하는 것인 집적 회로.
12. 제10항에 있어서, 상기 제1 및 제2 단자 영역은 상기 제1 및 제2 게이트 영역을 각각 포함하는 것인 집적 회로.
13. 제10항에 있어서, 상기 레일 전도체는 상기 제1 핀 구조체 및 상기 제2 핀 구조체에 평행하도록 구성되는 것인 집적 회로.
14. 제10항에 있어서, 상기 유전체 영역은 상기 제1 소스 영역, 상기 제1 게이트 영역, 상기 제1 드레인 영역, 상기 제2 소스 영역, 상기 제2 게이트 영역, 또는 상기 제2 드레인 영역 중에서 선택된 제2 단자 영역으로부터 상기 레일 전도체를 격리하도록 구성되는 것인 집적 회로.
15. 제14항에 있어서, 상기 유전체 영역은,
유전체 재료를 포함하고, 상기 유전체 재료의 적어도 일부는 상기 레일 전도체와 상기 제2 단자 영역 사이에 위치되어 상기 레일 전도체를 상기 제2 단자 영역으로부터 격리하는 것인 집적 회로.
16. 제10항에 있어서,
반도체 기판을 더 포함하고, 상기 반도체 기판은 수평 길이에 의해 특징화되고,
상기 레일 전도체는 상기 수평 길이로 연장되도록 구성되는 것인 집적 회로.
17. 핀 전계 효과 트랜지스터(finFET) 어레이에 있어서,
반도체 기판;
상기 반도체 기판 위에 위치된 유전체 영역;
상기 유전체 영역 상에 위치된 복수의 소스 영역;
상기 유전체 영역 상에 위치된 복수의 게이트 영역;
상기 유전체 영역 상에 위치된 복수의 드레인 영역;
상기 반도체 기판 상에 위치되고 상기 유전체 영역을 통해 횡단하는 핀 구조체로서, 상기 핀 구조체는 상기 복수의 소스 영역과 상기 복수의 드레인 영역 사이에 있고 상기 복수의 게이트 영역을 횡단하도록 구성되는 것인 핀 구조체; 및
상기 유전체 영역 내에 위치된 레일 전도체로서, 상기 레일 전도체는 상기 복수의 소스 영역, 상기 복수의 게이트 영역, 및 상기 복수의 드레인 영역 중에서 선택된 제1 단자 영역에 전기적으로 접속되는 것인 레일 전도체
를 포함하고,
상기 레일 전도체는 상기 핀 구조체에 평행하도록 그리고 상기 반도체 기판의 수평 길이로 연장되도록 구성되는 것인 핀 전계 효과 트랜지스터(finFET) 어레이.
18. 제17항에 있어서, 상기 유전체 영역은 상기 복수의 소스 영역, 상기 복수의 게이트 영역, 및 상기 복수의 드레인 영역 중에서 선택된 제2 단자 영역으로부터 상기 레일 전도체를 격리하도록 구성되는 것인 핀 전계 효과 트랜지스터(finFET) 어레이.
19. 제18항에 있어서, 상기 유전체 영역은,
유전체 재료를 포함하고, 상기 유전체 재료의 적어도 일부는 상기 레일 전도체와 상기 제2 단자 영역 사이에 위치되어 상기 레일 전도체를 상기 제2 단자 영역으로부터 격리하는 것인 핀 전계 효과 트랜지스터(finFET) 어레이.
20. 제18항에 있어서, 상기 제1 및 제2 단자 영역은 상기 복수의 게이트 영역의 제1 및 제2 게이트 영역을 각각 포함하는 것인 핀 전계 효과 트랜지스터(finFET) 어레이.
Claims (10)
- 비평면형 반도체 디바이스에 있어서,
기판 상에 형성된 유전체 영역;
상기 유전체 영역으로부터 돌출하는 복수의 핀;
상기 유전체 영역 상에 위치된 복수의 단자 영역;
상기 유전체 영역 내에 그리고 상기 기판 위에 위치된 제1 레일 전도체로서, 상기 제1 레일 전도체는 상기 복수의 단자 영역 중에서 제1 단자 영역에 전기적으로 접속되는 것인, 상기 제1 레일 전도체;
상기 제1 레일 전도체와 상기 기판 사이의 시드층; 및
상기 유전체 영역 내에 그리고 상기 기판 위에 위치된 제2 레일 전도체로서, 상기 제2 레일 전도체는 상기 복수의 단자 영역 중에서 제2 단자 영역에 전기적으로 접속되는 것인, 상기 제2 레일 전도체
를 포함하는 비평면형 반도체 디바이스. - 제1항에 있어서, 상기 복수의 단자 영역은,
소스 영역;
게이트 영역; 및
드레인 영역을 포함하는 것인 비평면형 반도체 디바이스. - 제1항에 있어서, 상기 제1 레일 전도체는 상기 복수의 단자 영역 중에서 제3 단자 영역에 전기적으로 접속되는 것인 비평면형 반도체 디바이스.
- 제1항에 있어서, 상기 제1 및 제2 단자 영역은 상기 비평면형 반도체 디바이스의 소스 영역, 드레인 영역, 또는 게이트 영역 중에서 선택되는 것인 비평면형 반도체 디바이스.
- 제2항에 있어서,
상기 유전체 영역 내에 위치된 핀 구조체를 더 포함하고,
상기 핀 구조체, 상기 소스 영역, 상기 게이트 영역, 및 상기 드레인 영역은 핀 전계 효과 트랜지스터(finFET)를 형성하도록 구성되는 것인 비평면형 반도체 디바이스. - 제1항에 있어서, 상기 유전체 영역은 상기 복수의 단자 영역 중에서 상기 제2 단자 영역으로부터 상기 제1 레일 전도체를 격리하도록 구성되는 것인 비평면형 반도체 디바이스.
- 제6항에 있어서, 상기 유전체 영역은,
유전체 재료를 포함하고, 상기 유전체 재료의 적어도 일부는 상기 제1 레일 전도체와 상기 제2 단자 영역 사이에 위치되어 상기 제1 레일 전도체를 상기 제2 단자 영역으로부터 격리하는 것인 비평면형 반도체 디바이스. - 제1항에 있어서, 상기 기판은 수평 길이에 의해 특징화되고, 상기 제1 레일 전도체는 상기 수평 길이로 연장되도록 구성되는 것인 비평면형 반도체 디바이스.
- 집적 회로에 있어서,
유전체 영역;
상기 유전체 영역 상에 위치된 제1 드레인 영역, 제1 게이트 영역, 및 제1 소스 영역 및 상기 유전체 영역으로부터 돌출하는 제1 핀 구조체를 포함하는 제1 핀 전계 효과 트랜지스터(finFET);
상기 유전체 영역 상에 위치된 제2 드레인 영역, 제2 게이트 영역, 및 제2 소스 영역 및 상기 유전체 영역으로부터 돌출하는 제2 핀 구조체를 포함하는 제2 finFET;
상기 유전체 영역 내에 위치된 제1 레일 전도체로서, 상기 제1 레일 전도체는 상기 제1 게이트 영역 및 상기 제2 게이트 영역에 전기적으로 접속되는 것인, 상기 제1 레일 전도체;
상기 제1 레일 전도체 아래의 시드층; 및
상기 유전체 영역 내에 위치된 제2 레일 전도체로서, 상기 제2 레일 전도체는 상기 제1 소스 영역 및 상기 제2 소스 영역에 전기적으로 접속되는 것인, 상기 제2 레일 전도체
를 포함하는 집적 회로. - 핀 전계 효과 트랜지스터(finFET) 어레이에 있어서,
반도체 기판;
상기 반도체 기판 위에 위치된 유전체 영역;
상기 유전체 영역 상에 위치된 복수의 소스 영역;
상기 유전체 영역 상에 위치된 복수의 게이트 영역;
상기 유전체 영역 상에 위치된 복수의 드레인 영역;
상기 반도체 기판 상에 위치되고 상기 유전체 영역을 통해 횡단하는 핀 구조체로서, 상기 핀 구조체는 상기 복수의 소스 영역과 상기 복수의 드레인 영역 사이에 있고 상기 복수의 게이트 영역을 횡단하도록 구성되는 것인 핀 구조체;
상기 유전체 영역 내에 위치된 제1 레일 전도체로서, 상기 제1 레일 전도체는,
상기 복수의 소스 영역, 상기 복수의 게이트 영역, 및 상기 복수의 드레인 영역 중에서 선택된 제1 단자 영역에 전기적으로 접속되고,
상기 핀 구조체에 평행하도록, 그리고 상기 반도체 기판의 수평 길이로 연장되도록 배치되는 것인, 상기 제1 레일 전도체;
상기 제1 레일 전도체와 상기 반도체 기판 사이의 시드층; 및
상기 유전체 영역 내에 위치된 제2 레일 전도체로서, 상기 제2 레일 전도체는 상기 복수의 소스 영역, 상기 복수의 게이트 영역, 및 상기 복수의 드레인 영역 중에서 선택된 제2 단자 영역에 전기적으로 접속된 것인, 상기 제2 레일 전도체
를 포함하는 것인, 핀 전계 효과 트랜지스터(finFET) 어레이.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |