CN106952900A - 半导体布局结构 - Google Patents

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Abstract

本发明公开一种半导体布局结构，其包含有至少一第一信号线，以及一对低电源电位线。该第一信号线与该等低电源电位线都沿一第一方向延伸，且该等低电源电位线沿一第二方向排列，而第一方向与该第二方向彼此垂直。更重要的是，该等低电源电位线形成于该第一信号线的相对两侧。

Description

半导体布局结构
技术领域
本发明涉及一种半导体布局结构，尤其是涉及一种可于半导体后段制作工艺(back-end-of-line，BEOL)中采用多重图案方法(multiple patterning)完成的半导体布局结构。
背景技术
在半导体集成电路的制作工艺中，集成电路的微结构的制造，需要在如半导体基材/膜层、介电材料层、或金属材料层等适当的基材或材料层中，利用如光刻及蚀刻等制作工艺形成具有精确尺寸的微小图案。为达到此一目的，现有半导体技术在一目标材料层上形成掩模层(mask layer)，以便先在该掩模层中形成/定义这些微小图案，随后将该等图案转移至目标膜层。一般而言，掩模层可包含通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用该图案化光致抗蚀剂层形成的图案化掩模层。随着集成电路的复杂化，这些微小图案的尺寸不断地减小，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlay accuracy)的严格要求。在这一点上，分辨率被视为在预定的制造条件下用来图案化最小尺寸的影像的能力衡量值。
然而，随着半导体科技不断进步至85纳米(nanometer，nm)以下，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，半导体业者现在是采用多重图案化(multiple patterning)方法作为克服光刻曝光装置的分辨率极限的途径。常见的多重图案化方法可包含例如是显影-蚀刻-显影-蚀刻(litho-etch-litho-etch，LELE)、显影-冻结-显影-蚀刻(litho-freeze-litho-etch，LFLE)、双重图案化(double patterning)方法、自对准双重图案化(self-aligned doublepatterning，SADP)方法(亦称为间隙壁自对准双重图案化方法(spacer self-aligneddouble-patterning，以下简称为SADP)，也就是侧壁影像转换(sidewall image transfer，SIT)方法)等等。
一般而言，在多重图案化制作工艺中，首先将致密图案(其个别图案尺寸及/或图案间间距低于光刻装置的分辨率极限)拆解至不同的光掩模。随后将该等光掩模上的图案转移至光致抗蚀剂层/掩模层，故可使不同光掩模上的图案组合成原始的目标图案。由此可知，多重图案化方法为一精密且制作工艺控制要求极高的制作工艺方法，故多重图案化方法的采用，无可避免地增加了制作工艺复杂度与制作工艺成本。
发明内容
因此，本发明提供一种可降低多重图案化制作工艺的制作工艺复杂度的半导体布局结构。
本发明所提供一种半导体布局结构，包含有至少一第一信号线，以及一对低电源电位(Vss)线。该第一信号线与该等Vss线都沿一第一方向延伸，且该等Vss线沿一第二方向排列，而第一方向与该第二方向彼此垂直。更重要的是，该等Vss线形成于该第一信号线的相对两侧。
本发明所提供另提供一种半导体布局结构，包含有二高电源电位(Vcc)线、二低电源电位(Vss)线、以及多个第一信号线，且该等Vcc线、该等Vss线与该等第一信号线都沿一方向延伸。该等Vss线设置于该等Vcc线之间，而该等第一信号线设置于该等Vss线之间。
本发明所提供的半导体布局结构，主要将Vcc线、Vss线与第一信号线以“Vcc-Vss-第一信号线-Vss-Vcc”的设计排列设置，是以高/低电源电位线以及信号线之间的间距可因上述设计而得以相同。而具有相同间距的线路图案可简化多重图案化方法的图案设计，故本发明所提供的半导体布局结构享有降低制作工艺复杂度以及减少制作成本等优点。
附图说明
图1至图9为本发明所提供的半导体布局结构的一制作方法的一优选实施例的示意图，其中
图8为图7中沿A-A’切线获得的一剖视图；以及
图9为图7中沿B-B’切线获得的一剖视图。
主要元件符号说明
100 基底
110 鳍片图案
120 栅极图案
130 内层介电层
132、134 介电层
140 第一连线图案
142 第二连线图案
150 第一插塞图案
152 第二插塞图案
160 轴心图案
162 开口
170 金属导线图案
170(Vcc) 高电源电位线
170(Vss) 低电源电位线
170(WL) 第一信号线
170(BL) 第二信号线
200 半导体布局结构
D1 第一方向
D2 第二方向
M0 第零层金属层
M1 第一层金属层图案
V0 第零层插塞结构
S1 鳍片图案的间距
S2 轴心图案的间距
S3 间隙壁图案的宽度、开口的间距
S4 第一层金属层图案的间距
W 轴心图案宽度
W’ 开口宽度
A-A’、B-B’ 剖线
具体实施方式
熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以揭露本发明的不同特征，但不以此为限。另外，以下揭露的附图被简化以更清楚表达本发明的特征，故以下揭露的图示并未绘示出一指定元件(或装置)的所有元件。此外，以下揭露的图示是根据本发明理想化的示意图，故由这些示意图变异的型态，利如因制造技术和或容许误差造成的差异为可预期的。也因此本发明的揭露不应指限定于以下图式揭露的特定形状，且应包括如因制作工艺技术造成的形状的偏差。
此外，熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件“上”，是指该组成元件直接设置于该另一组成元件上，也可指涉或有其他组成元件介于两者之间。然而，当某一组成元件背称为直都形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本发明所揭露的当某一组成元件“形成”在另一组成元件上时，该组成元件可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)耦接(couple)等方法，或其他方式制备或制造于该组成元件上。
另外，本发明中所使用的用语如“底部”、“下方”、“上方”、“顶部”、“之中”、“之内”等，用以描述图示中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的“上方”即成为“下方”。或在不同视角中，前述的“上方”可能成为“之中”或“之内”。由此可知，本发明中所使用的相对性描述用语可依据该元件或设备的方位与/或视角而定。
当元件发展至65纳米技术世代后，使用传统平面式的金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管制作工艺难以持续微缩，因此，现有技术提出以立体或非平面(non-planar)多栅极晶体管元件如鳍式场效晶体管(以下简称为FinFET)元件取代平面晶体管元件的解决途径。因此，本优选实施例所提供的半导体布局结构可与非平面多栅极FET元件整合，尤其与FinFET元件整合，但不限于此。请参阅图1至图9，图1至图9为本发明所提供的半导体布局结构的一制作方法的一优选实施例的示意图。如图1所示，本优选实施例首先提供一基底100，例如一硅基底。在本优选实施例中，基底100也可为一绝缘层上半导体(semiconductor on insulator，以下简称为SOI)基底。如熟悉该项技术的人士所知，SOI基底由下而上可依序包含一硅基底、一底部氧化(bottom oxide，BOX)层、以及形成于底部氧化层上的半导体层，如一具单晶结构的硅层。另外，本优选实施例提供的基底也可以是一块硅(bulk silicon)基底。或者，基底100可包含其他元素半导体(elementarysemiconductor)，例如锗(germanium)。半导体基底100也可包含复合半导体(compoundsemiconductor)，如碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenic)、和/或锑化铟(indium antimonide)。半导体基底100也可包含合金半导体(alloy semiconductor)，如硅锗合金半导体(SiGe)、镓砷磷合金半导体(GaAsP)、铝铟砷合金半导体(AlInAs)、铝镓砷合金半导体(AlGaAs)、镓铟砷合金半导体(GaInAs)、镓铟磷合金半导体(GaInP)和/或镓铟砷磷合金半导体(GaInAsP)的合金半导体。当然，半导体基底100也可包含上述材料的组合。
接下来，在半导体基底100上形成一硬掩模层(图未示)。在本优选实施例中，由于所欲形成的FinFET元件所包含的鳍片图案的间距小于单一图案化方法的极限，故本优选实施例利用一多重图案化制作工艺，例如一SADP方法，来制作前述的鳍片图案。根据本优选实施例，可先于基底100上形成多个轴心图案(图未示)，且轴心图案的宽度与/或轴心图案彼此之间的间距可用以定义所欲形成的鳍片图案的间距。随后于基底100上全面性地形成一材料层(图未示)，且材料层的蚀刻率不同于轴心图案的蚀刻率。之后，回蚀刻材料层，以于轴心图案的侧壁形成多个间隙壁(图未示)，并在形成间隙壁之后移除轴心图案，而于基底100上形成多个间隙壁图案(图未示)，而这些间隙壁图案即用以定义鳍片图案形成的位置及大小。
请参阅图1。形成间隙壁图案之后，利用间隙壁图案作为掩模图案化硬掩模层，并形成一图案化硬掩模(图未示)，随后再通过此一图案化硬掩模蚀刻基底100，而于基底100上形成多个半导体结构，即所需的鳍片图案110。如图1所示，鳍片图案110为长条形图案，其沿一第一方向D1延伸，并沿一第二方向D2排列，且第一方向D1与第二方向D2彼此垂直。此外如图1所示，鳍片图案110之间的间距S1即为原本轴心图案的宽度以及间隙壁图案之间的间距，且所有鳍片图案110的间距S1都彼此相等。
请参阅图2。在形成鳍片图案110之后，可依产品所需保留或移除图案化硬掩模，随后于基底100上形成多个栅极图案120。栅极图案120的制作可依产品或制作工艺需要采用单一图案化方法或前述的多重图案化方法，故于此不加以赘述。如图2所示，栅极图案120为长条形图案，其沿第二方向D2延伸，并沿第一方向D1排列，且栅极图案120与鳍片图案110交错而覆盖部分鳍片图案110。栅极图案120可包含一栅极介电层(图未示)与一栅极导电层(图未示)。栅极介电层可包含现有介电材料如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)等介电材料。而在本优选实施例中，栅极介电层还可包含高介电常数(high-K)材料，例如氧化铪(HfO)、硅酸铪(HfSiO)或、铝、锆、镧等金属的金属氧化物或金属硅酸盐(metalsilicates)等，但不限于此。另外，当本优选实施例的栅极介电层采用high-K材料时，本发明可与金属栅极(metal gate)制作工艺整合，以提供足以匹配high-K栅极介电层的控制电极。据此，栅极导电层可配合金属栅极的前栅极(gate-first)制作工艺或后栅极(gate-last)制作工艺采用不同的材料。举例来说，当本优选实施例与前栅极制作工艺整合时，栅极导电层可包含金属如钽(Ta)、钛(Ti)、钌(Ru)、钼(Mo)、或上述金属的合金、金属氮化物如氮化钽(TaN)、氮化钛(TiN)、氮化钼(MoN)等、金属碳化物如碳化钽(TaC)等。且该等金属的选用以所欲获得的多栅极晶体管元件的导电形式为原则，即以满足N型或P型晶体管所需功函数要求的金属为选用原则，且栅极导电层可为单一功函数金属层或复合功函数金属层。而当本优选实施例与后栅极制作工艺整合时，栅极导电层作为一虚置栅极(dummy gate)，其可包含半导体材料如多晶硅等。
在完成栅极图案120的制作后，本优选实施例可进行其他组成元件的制作，例如轻掺杂漏极、栅极间隙壁、源极/漏极等的制作，以形成至少一FinFET晶体管元件，即一非平面型场效晶体管元件。此外，熟悉该项技术的人士熟知的选择性外延成长(selectiveepitaxial growth，SEG)制作工艺、金属硅化物制作工艺等，都可依需要整合于FinFET元件制作工艺，在此并不多加赘述。另外，在后栅极制作工艺中，可于完成其他组成元件的制作后，移除虚置栅极，并形成所需的包含栅极介电层与功函数金属层的金属栅极。
请参阅图3。接下来，在基底100上形成一内层介电(inter-layer dielectric，以下简称为ILD)层(示于图8与图9)130，随后于ILD层130内形成多个第一连线图案140与多个第二连线图案142。如图3所示，在本优选实施例中，第一连线图案140为长条形图案，其沿第二方向D2延伸，并沿第一方向D1排列，且第一连线图案140分别与一～二个鳍片图案110交错与重叠，且电连接。第二连线图案142则沿第一方向D1延伸，并沿第二方向D2排列，且第二连线图案142分别与栅极图案120交错与重叠，且电连接。第一连线图案140与第二连线图案142也可依产品或制作工艺需要采用单一图案化方法或前述的多重图案化方法，于此不加以赘述。此外需注意的是，在本优选实施例中，第一连线图案140与第二连线图案142可作为一内连线结构的最底层(即最接近基底100与FinFET元件的一连线层)，故在本优选实施例中，此一最底层的连线图案可被视为内连线结构的第零层金属层M0。
请参阅图4。在形成第一连线图案140与第二连线图案142之后，可于ILD层130上再形成一介电层132(示于图8与图9)，随后于介电层132内更形成多个第一插塞图案150与多个第二插塞图案152。第一插塞图案150与第二插塞图案152的制作，可依产品或制作工艺需求采用单一图案化方法，例如但不限于浸润式深紫外光显影方法(immersion DUVlithography)或电子束光刻(E-beam lithography)。又或者，第一插塞图案150与第二插塞图案152的制作也可依产品或制作工艺需求采用前述的多重图案化方法。如图4所示，第一插塞图案150分别与一第一连线图案140重叠且电连接，而第二插塞图案152则分别与一第二连线图案142重叠且电连接。值得注意的是，在本优选实施例中，至少有二个第一插塞图案150与一第一连线图案140以及重叠于该第一连线图案140的鳍片图案110重叠。另外，在本优选实施例中，第一插塞图案150用以建构第一连线图案140与其他连线结构的电连接，同理第二插塞图案152用以建构第二连线图案142与其他连线结构的电连接，故第一插塞图案150与第二插塞图案152可视为前述内连线结构的第零层插塞结构V0。
请参阅图5。在完成第一插塞图案150与第二插塞图案152的制作后，可于基底100上继续进行内连线结构等元件的制作，以于FinFET元件上形成一金属内连线结构。举例来说，可于接触插塞120与介电层132上再形成一介电层134(示于图8与图9)，随后于介电层134表面利用前述的SADP方法形成一用以定义这些金属连线的图案化硬掩模。在本优选实施例中，由于所欲形成的金属导线图案的间距小于单一图案化方法的分辨率极限，故本优选实施例利用一多重图案化制作工艺，例如一SADP方法来形成图案化硬掩模。详细地说，根据本优选实施，可先于一硬掩模层(图未示)上形成多个轴心图案160。如图5所示，轴心图案160的宽度W可以相同或不同，但值得注意的是，轴心图案160的间距S2必定彼此相同。
请参阅图6。随后，在硬掩模层上全面性地形成一材料层(图未示)，且材料层的蚀刻率不同于轴心图案160的蚀刻率。之后，回蚀刻材料层，以于轴心图案160的侧壁形成多个间隙壁(图未示)，并在形成间隙壁之后移除轴心图案，以形成多个间隙壁图案，且间隙壁图案具有相同的宽度S3。另外，可在移除轴心图案160之后，还在硬掩模层上形成多个阻挡图案(图未示)。接下来，将间隙壁图案与阻挡图案转移至该硬掩模层，以形成一图案化硬掩模，且该图案化硬掩模内包含如图6所示的多个开口162，而这些开口162用以定义一第一层金属内连线的位置及大小。开口162的宽度W’可以相同或不同，但值得注意的是，开口162的间距S3(即间隙壁图案的宽度)必定彼此相同。在此需另外注意的是，由于开口162之间的所有间距S3完全相同，故本优选实施例所提供的布局设计更有利于SADP方法的操作与执行。此外熟悉该项技术的人士应知，阻挡图案用以在需要之处阻挡目标图案的形成，故可视为用以裁切长条形状的目标图案。而由于本优选实施例中所有的轴心图案与间隙壁图案都为长条形，且间距S3彼此相同，因此在形成前述的阻挡图案时，可获得较大的制作工艺容许范围。
请参阅图7至图9，其中图8为图7中沿A-A’切线获得的一剖视图，图9为图7中沿B-B’切线获得的一剖视图。如图7所示，在形成包含上述开口162的图案化硬掩模后，利图案化硬掩模图案化介电层134，在介电层134内形成多个开口(图未示)。接下来，在介电层134上形成一金属层(图未示)，且金属层填满前述开口。随后进行一平坦化制作工艺，用以移除多余的金属，而于介电层134内形成多个彼此平行的金属导线图案170，并且完成一半导体布局结构200的制作。如图7所示，金属导线图案170沿第一方向D1延伸，且沿第二方向D2排列。值得注意的是，金属导线图案170可作为前述内连线结构的第一层金属层图案M1，且金属导线图案170分别通过第一插塞图案150与第二插塞图案152电连接至第一连线图案140与第二连线图案142，同时通过第一连线图案140与第二连线图案142电连接至FinFET元件。之后，可重复进行以下步骤：形成介电层、在介电层内形成多个金属导线与接触插塞的开口(图未示)、在介电层上形成填满上述开口的金属层、以及用以移除多余金属的平坦化制作工艺，以于介电层内形成金属导线结构与插塞结构。通过上述步骤，至终可完成一内连线结构以及集成电路结构的建构。
请再参阅图7。值得注意的是，本优选实施例所提供的金属导线图案170分别电连接至不同的电源：首先，以半导体布局图案200之中，同时沿第一方向D1延伸，又沿第一方向D1排列的图案为基准，这些图案电连接至一第一信号，故这些图案又作为第一信号线。而在本优选实施例中，第一信号线优选为字元线(word line)，但不限于此。换句话说，本优选实施例提供至少一沿第一方向D1延伸，又沿第一方向D1排列的第一信号线170(WL)。第一信号线170(WL)的两侧的一对金属导线图案170电连接至一低电源电位(Vss)，故本优选实施例提供一对沿第一方向D1延伸，且沿第二方向D2排列的低电源电位线170(Vss)。更重要的是，低电源电位线170(Vss)在第二方向D2上设置于第一信号线170(WL)的两侧。此外，本优选实施例还提供一对第二信号线，沿第一方向D1延伸，且沿第二方向D2排列。在本优选实施例中，第二信号线优选为位线(bit line)，但不限于此。换句话说，在本优选实施例提供一对第二信号线170(BL)，且第二信号线170(BL)在第二方向D2上形成于第一信号线170(WL)的相对两侧。更重要的是，“低电源电位线170(Vss)-第一信号线170(WL)-低电源电位线1700(Vss)”此一结构设置于这一对第二信号线170(BL)之间。由此可知，低电源电位线170(Vss)分别设置于一第二信号线170(BL)与第一信号线170(WL)之间。除此之外，本优选实施例还提供一对高电源电位线170(Vcc)，高电源电位线170(Vcc)沿第一方向D1延伸，且沿第二方向D2排列，此外高电源电位线170(Vcc)在第二方向D2上设置于第一信号线170(WL)的相对两侧。更重要的是，“第二信号线170(BL)-低电源电位线170(Vss)-第一信号线170(WL)-低电源电位线1700(Vss)-第二信号线170(BL)”此一结构设置于这一对高电源电位线170(Vcc)之间。由此可知，第二信号线170(BL)分别设置于一低电源电位线170(Vss)与一高电源电位线170(Vcc)之间。简单地说，本优选实施例提供一半导体布局结构200，且在此半导体布局结构200中，高电源电位线170(Vcc)、第二信号线170(BL)与低电源电位线170(Vss)以第一信号线170(WL)为中轴呈镜像对称，而得到一“高电源电位线170(Vcc)-第二信号线170(BL)-低电源电位线170(Vss)-第一信号线170(WL)-低电源电位线170(Vss)-第二信号线170(BL)-高电源电位线170(Vcc)”的结构。如图8所示，低电源电位线170(Vss)设置于高电源电位线170(Vcc)之间，而第一信号线170(WL)又设置于低电源电位线170(Vss)之间。更重要的是，虽然上述的高电源电位线170(Vcc)的宽度可能不同于第一信号线170(WL)、低电源电位线170(Vss)与第二信号线170(BL)，但第一信号线170(WL)、低电源电位线170(Vss)、第二信号线170(BL)与高电源电位线170(Vcc)之间的间距S4，即第一层金属层图案M1的间距S4彼此相同。
请继续参阅图7至图9。本优选实施例所提供的半导体布局结构200还包含至少二个分别上述这一对低电源电位线170(Vss)重叠的鳍片图案110、至少一与上述这一对低电源电位线170(Vss)以及上述鳍片图案110交错且部分重叠的第一连线图案140、与至少二个第一插塞图案150，且第一插塞图案150如图8所示，与重叠于这一对低电源电位线170(Vss)的鳍片图案110、这一对低电源电位线170(Vss)与前述的第一连线图案140重叠。此外，鳍片结构110通过第一连线图案140、第一插塞图案150而与第一层金属层图案170电连接。
此外如图9所示，本优选实施例所提供的半导体布局结构200还包含多个栅极图案120、多个与栅极图案120交错且重叠的第二连线图案142、以及多个第二插塞图案152，且第二插塞图案152如图9所示，与第二连线图案142重叠。此外，栅极图案120通过第二连线图案142、第二插塞图案152而与第一层金属层图案170电连接。除此之外，由图9可知，虽然第一连线图案140与第二连线图案142的深度可能相同或不同，但第一连线图案140与第二连线图案142的顶面可共平面。
另外需注意的是，根据本发明的一优选实施例，上述所提供的半导体布局结构可用于静态随机存取存储器(embedded static random access memory，以下简称为SRAM)，尤其可用于六晶体管静态随机存取存储器(six-transistor SRAM，以下简称为6T-SRAM)。熟悉该项技术的人士应知，一般6T-SRAM的一存储单元由二个上拉晶体管(pull-uptransistor)(图未示)、二个下拉晶体管(pull-down transistor)(图未示)、以及二个存取晶体管(access transistor)(图未示)构成正反器(flip-flop)，其中上拉晶体管和及下拉晶体管构成栓锁电路(latch)，使数据可以栓锁在存储结点(storage Node)中。
一般而言，6T-SRAM存储单元的上拉晶体管是由p型金属氧化物半导体(PMOS)晶体管所组成，而下拉晶体管和存取晶体管则是由n型金属氧化物半导体(NMOS)晶体管所组成。其中，串联的一上拉晶体管和下拉晶体管一同构成一反向器(inverter)，且这两者所构成的串接电路其两端点分别电连接至上述的高电源电位线170(Vcc)与低电源电位线170(Vss)。同样地，另一组串联的上拉晶体管与下拉晶体管构成另一反向器，而这两者所构成的串接电路其两端点也分别电连接至上述的高电源电位线170(Vcc)与低电源电位线170(Vss)。存取晶体管的栅极电连接至第一信号线170(WL)，而存取晶体管的源极则分别电连接至相对应的第二信号线170(BL)。
而根据本发明所提供的半导体布局结构，由于低电源电位线170(Vss)设置于第一信号线170(WL)的二侧，因此，根据本发明所提供的半导体布局结构，可根据产品需要，使设置于第一信号线170(WL)二侧的低电源电位线170(Vss)分别与6T-SRAM存储单元或不同的6T-SRAM存储单元电连接。简单地说，本发明所提供的半导体布局结构更可使得6T-SRAM的产品设计更加有弹性，故更有利于6T-SRAM的制作工艺稳定。
综上所述，本发明所提供的半导体布局结构主要是将Vcc线、Vss线与第一信号线都包含长条状形状，且以“Vcc-Vss-第一信号线-Vss-Vcc”的设计排列设置，是以高/低电源电位线以及信号线之间的间距可因上述设计而得以相同。而具有相同间距的线路图案可简化多重图案化方法的图案设计，故本发明所提供的半导体布局结构享有降低制作工艺复杂度以及减少制作成本等优点。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体布局结构，包含有：
至少一第一信号线，沿一第一方向延伸；以及
一对低电源电位线，沿该第一方向延伸，该对低电源电位线沿一第二方向排列，且形成于该第一信号线的相对两侧，该第一方向与该第二方向彼此垂直。
2.如权利要求1所述的半导体布局结构，还包含一对第二信号线，沿该第一方向延伸，该对第二信号线沿该第二方向排列，且形成于该第一信号线的相对两侧。
3.如权利要求2所述的半导体布局结构，其中该对低电源电位线分别设置于一该第二信号线与该第一信号线之间。
4.如权利要求2所述的半导体布局结构，其中该第一信号线、该对低电源电位线与该对第二信号线之间的间距彼此相同。
5.如权利要求2所述的半导体布局结构，还包含一对高电源电位线，沿该第一方向延伸，该对高电源电位线沿该第二方向排列，且形成于该第一信号线的相对两侧。
6.如权利要求5所述的半导体布局结构，其中该对第二信号线分别设置于一该低电源电位线与一该高电源电位线之间。
7.如权利要求5所述的半导体布局结构，其中该对高电源电位线、该对第二信号线与该对低电源电位线以该第一信号线为中轴呈镜像对称。
8.如权利要求1所述的半导体布局结构，还包含多个鳍片图案，且该多个鳍片图案沿该第一方向延伸。
9.如权利要求8所述的半导体布局结构，其中该对低电源电位线至少与二个该鳍片图案重叠。
10.如权利要求9所述的半导体布局结构，还包含一第一连线图案，沿该第二方向延伸，且该第一连线图案与重叠于该对低电源电位线的该多个鳍片图案交错。
11.如权利要求10所述的半导体布局结构，还包含至少二个第一插塞图案，且该至少二个第一插塞图案与重叠于该对低电源电位线的该多个鳍片图案、该对低电源电位线与该第一连线图案重叠。
12.如权利要求1所述的半导体布局结构，还包含多个栅极图案，沿该第二方向延伸。
13.如权利要求12所述的半导体布局结构，还包含多个第二连线图案，沿该第一方向延伸，且该多个第二连线图案分别与该多个栅极图案交错。
14.如权利要求13所述的半导体布局结构，还包含多个第二插塞图案，且该多个第二插塞图案分别与该多个第二连线图案重叠。
15.一种半导体布局结构，包含有：
二高电源电位线，沿一方向延伸；
二低电源电位线，沿该方向延伸，且该二低电源电位线设置于该二高电源电位线之间；以及
多个第一信号线，沿该方向延伸与排列，且该多个第一信号线设置于该二低电源电位线之间。
16.如权利要求15所述的半导体布局结构，还包含多个第二信号线，沿该方向延伸，且该多个第二信号线分别设置于一该高电源电位线与一该低电源电位线之间。
17.如权利要求16所述的半导体布局结构，其中该第一信号线、该二低电源电位线、该多个第二信号线与该二高电源电位线之间的间距彼此相同。
18.如权利要求15所述的半导体布局结构，还包含至少二个鳍片图案，沿该方向延伸。
19.如权利要求18所述的半导体布局结构，其中该二低电源电位线与该至少二个鳍片图案重叠。
20.如权利要求19所述的半导体布局结构，还包含二个插塞图案，且该二低电源电位线分别与该二插塞图案与该至少二个鳍片图案重叠。
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