KR20080011465A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 반도체 장치는 기판 상(上)에 절연막을 통하여 설치되고, 제 1 측이 제 1 측벽면에 의해, 제 2 측이 상기 제 1 측벽면에 대향하는 제 2 측벽면에 의해 획성(劃成)되고, 제 1 폭을 갖는 게이트 전극과, 상기 기판 상, 상기 게이트 전극의 상기 제 1 측에 형성되고, 상기 제 1 측벽면에 대향하고, 또한 이간한 제 1 내벽면을 갖는 제 1 측벽절연막과, 상기 기판 상, 상기 게이트 전극의 상기 제 2 측에 형성되고, 상기 제 2 측벽면에 대향하고, 또한 이간한 제 2 내벽면을 갖는 제 2 측벽절연막과, 상기 게이트 전극 상에, 상기 제 1 내벽면으로부터 상기 제 2 내벽면까지 연장되도록, 제 2의 보다 큰 폭으로 형성된 게이트 전극 머리부와, 상기 기판 중, 상기 게이트 전극의 제 1 및 제 2 측에 형성된, 제 1 및 제 2 확산 영역으로 이루어지고, 상기 게이트 전극 머리부는 상기 게이트 전극에 연속하여 형성되어 있으며, 상기 게이트 전극은 상기 게이트 절연막에 접하는 적어도 하부가 폴리실리콘으로 이루어진다.
실리콘 기판, 소자 분리 영역, 게이트 절연막, 게이트 전극
Description
본 발명은 일반적으로 반도체 장치에 관한 것으로서, 특히 게이트 길이가 40㎚를 밑도는 초미세화·초고속 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 M0S 트랜지스터에서는 콘택트 저항을 저감하기 위해, 소스 영역, 드레인 영역 및 게이트 전극 등의 실리콘 표면에, CoSi2나 NiSi 등의 저(低)저항 실리사이드층을, 예를 들어 살리사이드법에 의해 형성하는 것이 행해지고 있다.
살리사이드법에서는, 소스 영역, 드레인 영역 및 게이트 전극 표면에 Co막이나 Ni막 등의 금속막을 퇴적하고, 이것을 열처리함으로써, 원하는 실리사이드층을 실리콘 표면 상에 형성하고 있다. 미반응의 금속층은 습식 에칭 처리에 의해 제거된다(예를 들어, 특허문헌 1 참조).
특허문헌 1: 일본국 공개특허 평7-202184호 공보
비특허문헌: Bin Yu et al, International Electronic Device Meeting Tech. Dig., 2001, pp. 937
비특허문헌 2: N. Yasutake, et al, 2004 Symposium on VLSI Technology Digest of Technical Papers, pp. 84
최근에는, 미세화 기술의 진보에 의해, 게이트 길이가 1OO㎚를 밑도는 반도체 장치가 실용화되고 있고, 소위 65㎚노드, 45㎚노드 또는 32㎚노드의 초미세화·초고속 반도체 장치가 연구되고 있다.
이러한 초미세화 반도체 장치에서는, 게이트 길이도 40㎚ 이하, 예를 들어 15㎚ 또는 6㎚까지 단축되지만(비특허문헌 1, 2 참조), 이러한 게이트 길이가 매우 짧은 반도체 장치에서는, 실리사이드 형성이 곤란하고, 게이트 저항이 증대하는 문제가 생긴다.
도 1a∼도 1c는 이러한 초미세화·초고속 반도체 장치에서, 종래의 살리사이드법에 의해 실리사이드층을 형성한 경우의 과제를 설명하는 도면이다. 이하의 설명에서는 p채널 MOS 트랜지스터를 예로 설명하지만, n채널 MOS 트랜지스터의 경우에는, 도전형을 반전시키면 동일한 설명이 성립한다.
도 1a를 참조하면, 실리콘 기판(11) 상에는 STI 구조를 갖는 소자 분리 영역(11I)에 의해 n형 웰(well)로 이루어지는 소자 영역(11A)이 획성(劃成)되어 있고, 상기 소자 영역(11A) 중에서는 상기 실리콘 기판(11) 상에 소정의 채널 영역에 대응하여 p+형의 폴리실리콘 게이트 전극(13)이 게이트 절연막(12)을 통하여 형성되어 있다.
또한, 상기 실리콘 기판(11) 중, 소자 영역(11A)을 구성하는 부분에는, 상기 게이트 전극(13)의 양측에, p형의 소스 익스텐션 영역(11a) 및 드레인 익스텐션 영역(11b)이 형성되고 있고, 게이트 전극(13)의 각각의 측벽면에는, 상기 실리콘 기 판(11) 중, 상기 소스 익스텐션 영역(11a), 드레인 익스텐션 영역(11b)의 일부를 연속하여 덮도록, CVD 산화막으로 이루어지는 측벽산화막(13OW)이 각각 형성되어 있다.
이러한 측벽산화막(13OW)은 게이트 전극(13)의 측벽면을 따른 게이트 리크(leak) 전류의 전류로를 차단할 목적으로 설치되어 있고, 각각의 측벽산화막(13OW) 상에는, HF 내성이 큰 예를 들어, SiN 또는 SiON으로 이루어지는 측벽절연막(13SN)이 형성되어 있다.
또한, 상기 실리콘 기판(11) 중에는, 상기 소자 영역을 구성하는 부분 중, 상기 측벽절연막(13SW)의 각각 외측에, p+형의 소스 영역(11c) 및 드레인 영역(11d)이 형성되어 있다.
그래서, 도 1b의 공정에서 도 1a의 구조 상(上)에 Co 또는 Ni 등의 금속막(14)이 스퍼터링 등에 의해 퇴적되고, 또한 도 1c의 공정에서 열처리를 행하여, 상기 금속막(14)을, 그 아래의 실리콘 면과 반응시킴으로써, 상기 소스·드레인 영역(11c, 11d)의 표면, 및 상기 폴리실리콘 전극(13)의 표면에, CoSi2 또는 NiSi 등의 저저항 실리사이드층(15)을 형성한다. 또한, 미반응의 금속막(14)을 워시아웃(washout)함으로써, 도 1c에 나타낸 소자 구조를 얻을 수 있다.
그러나, 이러한 소자 구조에서 게이트 전극(13)의 게이트 길이가 단축되고, 40㎚ 미만의 예를 들어, 15㎚ 또는 6㎚ 정도로 되면, 게이트 전극(13) 상에 형성되는 실리사이드층(15)의 비율은 아주 조금으로 되고, 실리사이드층(15)을 형성해도 그 시트 저항은 증가되게 되어, 원하는 게이트 저항의 저감은 얻을 수 없다. 또한 이에 따라, 반도체 장치는 소기의 동작 속도를 실현할 수 없게 된다.
이 문제를 해결하기 위해, 특허문헌 1은 게이트 길이가 짧은 폴리실리콘 게이트 전극의 선단부(先端部)에 폭 넓은 게이트 전극 머리부를 형성하고, 이러한 게이트 전극 머리부에 실리사이드 형성을 행함으로써, 폴리실리콘 게이트 전극의 시트 저항을 저감하는 구성을 제안하고 있다.
도 2a, 도 2b는 이러한 특허문헌 1에 의한 반도체 장치의 제조 공정을 설명하는 도면이다.
도 2a를 참조하면, 실리콘 기판(21) 상에는, 소자 분리 영역(22a, 22b, 24a, 24b)에 의해 소자 영역이 획성되어 있고, 이러한 소자 영역 상에는 실리콘층(23)이 채널층으로서 에피택셜로 형성되어 있다. 상기 실리콘층(23)은 상기 소자 영역(24a, 24b) 상에서는 다결정(多結晶) 상태, 즉 폴리실리콘으로 되어 있다.
도 2a에서는 또한, 상기 채널층(23) 상에 게이트 절연막(24)을 통하여 폴리실리콘 게이트 전극(25)을, 상기 채널층(23) 중의 채널 영역에 대응하여 형성하고, 또한 상기 폴리실리콘 게이트 전극(25)에, 정부(頂部)가 노출되도록 측벽절연막을 형성하며, 이러한 구조 상에 SiGe층을 퇴적함으로써, 상기 실리콘층(23) 위, 상기 게이트 전극(25)의 좌우에, SiGe층(27a, 27b)이 형성되고, 또한 상기 폴리실리콘 게이트 전극(25)의 노출 정부에 SiGe 다결정 머리부(27b)가 폭 넓은 머리부로서 형성된다.
그래서, 도 2b의 공정에서 도 2a의 구조 상에 Co나 Ni 등의 금속막을 퇴적하 고, 살리사이드 프로세스를 행함으로써, 상기 SiGe 영역(27a∼27c)이 실리사이드 영역(28a∼28c)으로 변환되고, 게이트 전극(25) 상에는 폭 넓은 저저항 실리사이드 영역(28b)이 게이트 전극 머리부로서 형성된다.
이와 같이, 상기 특허문헌 1의 기술에 의하면, 게이트 길이가 짧은 게이트 전극 상에 폭 넓은 다결정 영역을 형성하고, 이러한 다결정 영역을 실리사이드로 변환함으로써, 게이트 전극의 정부에 충분히 낮은 시트 저항을 갖는 폭 넓은 머리부를, 실리사이드층의 형태로 형성하는 것이 가능하지만, 본 발명의 발명자에 의한, 본 발명의 기초로 되는 연구에서, 이러한 소자 구조에서는, 게이트 길이가 40㎚를 밑돌고, 15㎚, 또한 6㎚ 정도까지 단축되면, 게이트 리크 전류가 증대하는 문제가 생기는 것을 발견하였다.
도 3은 실제로 이와 같이 폴리실리콘 게이트 전극 상에 다결정 머리부를 형성한 구조의 SEM상(像)을 나타내지만, 형성된 다결정 머리부는 게이트 전극 양측의 측벽절연막의 표면의 일부를 덮도록 형성되어 있는 것을 알 수 있다.
이것으로부터, 이러한 구조에서는, 폭 넓은 게이트 전극 머리부(28b)와 실리사이드 영역(28a, 28c) 사이의 거리가 감소하고, 도 2b 중에 화살표로 나타낸 바와 같이, 측벽절연막 표면을 따르는 게이트 리크 전류로가 형성되는 것으로 생각할 수 있다. 게이트 측벽절연막은 앞에서도 설명한 바와 같이 일반적으로 HF 내성을 갖는 SiN 또는 SiON막에 의해 형성되지만, 이들 막은 표면에 계면(界面) 준위를 일반적으로 고밀도로 포함하고 있어, 이러한 계면 준위를 통한 리크 전류로가 형성되기 쉽다.
일 측면에 의하면 본 발명은, 기판과, 상기 기판 상(上)에 게이트 절연막을 통하여 설치되고, 제 1 측이 제 1 측벽면에 의해, 제 2 측이 상기 제 1 측벽면에 대향하는 제 2 측벽면에 의해 획성되고, 제 1 폭을 갖는 게이트 전극과, 상기 기판 상, 상기 게이트 전극의 상기 제 1 측에 형성되고, 상기 제 1 측벽면에 대향하고, 또한 이간한 제 1 내벽면을 갖는 제 1 측벽절연막과, 상기 기판 상, 상기 게이트 전극의 상기 제 2 측에 형성되고, 상기 제 2 측벽면에 대향하고, 또한 이간한 제 2 내벽면을 갖는 제 2 측벽절연막과, 상기 게이트 전극 상에, 상기 제 1 내벽면으로부터 상기 제 2 내벽면까지 연장되도록, 제 2의 보다 큰 폭으로 형성된 게이트 전극 머리부와,
상기 기판 중, 상기 게이트 전극의 제 1 및 제 2 측에 형성된, 제 1 및 제 2 확산 영역으로 이루어지고, 상기 게이트 전극 머리부는 상기 게이트 전극에 연속하여 형성되어 있고, 상기 게이트 전극은 상기 게이트 절연막에 접하는 적어도 하부가 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치를 제공한다.
다른 측면에 의하면 본 발명은, 기판 상에, 제 1 및 제 2 측벽면으로 획성된 폴리실리콘 게이트 전극을, 게이트 절연막을 통하여 형성하는 공정과, 상기 기판 중, 상기 폴리실리콘 게이트 전극의 제 1 및 제 2 측에, 제 1 및 제 2 확산 영역을 각각 형성하는 공정과, 상기 폴리실리콘 게이트 전극의 상기 제 1 측의 제 1 측벽면 상에, 제 1 측벽산화막을, 상기 제 2 측의 제 2 측벽면 상에 제 2 측벽산화막을 형성하는 공정과, 상기 제 1 측벽산화막 상에, 상기 제 1 측벽산화막과는 상이한 에칭 내성을 갖는 제 1 측벽절연막을, 상기 제 2 측 산화막 상에, 상기 제 2 측벽산화막과는 상이한 에칭 내성을 갖는 제 2 측벽절연막을 형성하는 공정과, 상기 제 1 및 제 2 측벽산화막을, 각각의 상단(上端)으로부터, 상기 제 1 및 제 2 측벽절연막에 대하여 선택적 또한 부분적으로 에칭하고, 상기 폴리실리콘 게이트 전극의 상부에서, 상기 제 1 및 제 2 측벽면을 노출하는 공정과, 상기 노출된 제 1 측벽면과 상기 제 1 측벽절연막 사이, 및 상기 노출된 제 2 측벽면과 제 2 측벽절연막 사이 의 간극(間隙)을, 다결정 실리콘 재료에 의해 충전하고, 상기 제 1 측벽절연막 내벽면으로부터 상기 제 2 측벽절연막 내벽면까지의 사이를 연장하도록 게이트 전극 머리부를 형성하는 공정과, 상기 게이트 전극 머리부에 실리사이드층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
또 다른 측면에 의하면 본 발명은, 기판 상에, 제 1 및 제 2 측벽면으로 획성된 폴리실리콘 게이트 전극을, 게이트 절연막을 통하여 형성하는 공정과, 상기 기판 중, 상기 폴리실리콘 게이트 전극의 제 1 및 제 2 측에, 제 1 및 제 2 확산 영역을 각각 형성하는 공정과, 상기 폴리실리콘 게이트 전극의 상기 제 1 측의 제 1 측벽면 상에, 제 1 측벽산화막을, 상기 제 2 측의 제 2 측벽면 상에 제 2 측벽산화막을 형성하는 공정과, 상기 제 1 측벽산화막 상에, 상기 제 1 측벽산화막과는 상이한 에칭 내성을 갖는 제 1 측벽절연막을, 상기 제 2 측 산화막 상에, 상기 제 2 측벽산화막과는 상이한 에칭 내성을 갖는 제 2 측벽절연막을 형성하는 공정과, 상기 제 1 및 제 2 측벽산화막을, 각각의 상단으로부터, 상기 제 1 및 제 2 측벽절연막에 대하여 선택적 또한 부분적으로 에칭하고, 상기 폴리실리콘 게이트 전극의 상부에서, 상기 폴리실리콘 전극을 노출하는 공정과, 상기 노출된 폴리실리콘 전극을 에칭하고, 상기 폴리실리콘 전극 상, 상기 제 1 및 제 2 측벽산화막 사이에 제 1 간극을, 상기 간극이 상기 제 1 및 제 2 측벽절연막 사이에 형성된 제 2 간극에 연속하도록 형성하는 공정과, 상기 제 1 및 제 2 간극을 다결정 실리콘 재료에 의해 충전하고, 상기 제 1 측벽절연막 내벽면으로부터 상기 제 2 측벽절연막 내벽면까지의 사이를 연장하도록 게이트 전극 머리부를 형성하는 공정과, 상기 게이트 전극 머리부에 실리사이드층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명에 의하면, 폴리실리콘 게이트 전극 상에, 상기 제 1 및 제 2 측벽절연막 사이의 폭으로, 폭 넓은 게이트 전극 머리부를 형성하는 것이 가능해지고, 이러한 게이트 전극 머리부에 살리사이드 공정에 의해 저저항 실리사이드층을 형성함으로써, 게이트 길이가 40㎚ 미만, 예를 들어 15㎚ 또는 6㎚ 정도, 또는 그 이하까지 단축되어도, 낮은 게이트 저항이 보증되고, 반도체 장치는 초고속 동작을 나타낸다.
도 1a는 종래의 살리사이드 프로세스를 설명하는 도면.
도 1b는 종래의 살리사이드 프로세스를 설명하는 도면.
도 1c는 종래의 살리사이드 프로세스를 설명하는 도면.
도 2a는 종래 기술의 문제점을 설명하는 도면.
도 2b는 종래 기술의 문제점을 설명하는 도면.
도 3은 종래 기술의 문제점을 설명하는 다른 도면.
도 4a는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 도.
도 4b는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 도.
도 4c는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 도.
도 4d는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 4 도.
도 4e는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 5 도.
도 4f는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 6 도.
도 4g는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 7 도.
도 5a는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 도.
도 5b는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 도.
도 5c는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 도.
도 5d는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 4 도.
도 6a는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 도.
도 6b는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 도.
도 6c는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 도.
도 6d는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 4 도.
[제 1 실시예]
도 4a∼도 4g는 본 발명의 제 1 실시예에 의한 반도체 장치(40)의 제조 방법을 나타낸다. 이하에서는, 상기 반도체 장치(40)는 p채널 MOS 트랜지스터로서 설명을 행하지만, 도전형을 반전(反轉)시킴으로써, 본 발명은 n채널 MOS 트랜지스터에 대해서도 적용 가능하다.
도 4a를 참조하면, 실리콘 기판(41) 상에는 n형 웰(well)로 이루어지는 소자 영역(41A)이 STI형 소자 분리 영역(41I)에 의해 획성되어 있고, 상기 소자 영역에는, 상기 실리콘 기판(41) 상에, 게이트 절연막(42)을 통하여 폴리실리콘 게이트 전극(43)이 형성되어 있다.
다음으로, 도 4b의 공정에서 상기 실리콘 기판(41) 중에, 상기 게이트 전극(43)을 마스크로 B+ 등의 p형 불순물 원소가 이온 주입에 의해 도입(導入)되고, 상기 게이트 전극(43)의 각각의 측에, p형 소스 익스텐션 영역(41a) 및 p형 드레인 익스텐션 영역(41b)이 형성된다.
도 4b의 공정에서는, 상기 폴리실리콘 게이트 전극(43)의 양측에, 또한 CVD법에 의해 측벽산화막(43OX1, 43OX2)이 5∼10㎚의 두께로 형성되고, 도 4c의 공정에서, 상기 측벽산화막(43OX1, 43OX2) 상에 CVD법에 의해, 외측 측벽산화막(43OY1, 43OY2)이 각각 상기 실리콘 기판(41) 표면의 일부도 연속하여 덮도록 형성되고, 도 4c의 공정에서는, 또한 상기 측벽산화막(43OY1, 43OY2) 상에, SiN 측벽절연막(43SN1, 43SN2)이 각각 형성되어 있다. 이와 같이 하여 형성된 SiN 측벽절연막(43SN1, 43SN2)은 상기 측벽산화막(OX1, OX2, OY1, OY2)과 비교하여, HF 에칭 내성을 갖는다.
다음으로, 도 4d의 공정에서 상기 실리콘 기판(41) 중에 B+ 등의 p형 불순물원소를, 상기 게이트 전극(43), 측벽산화막(OX1, OX2, OY1, OY2) 및 측벽절연막(SN1, SN2)을 마스크로, 이온 주입에 의해 큰 도스량으로 도입하고, 상기 실리콘 기판(41) 중, 상기 측벽절연막(43SN1)의 외측 영역에, p+형의 소스 및 드레인 확산 영역(41c, 41d)을 형성한다.
또한, 도 4e의 공정에서, 도 4d의 구조를 HF 중에서, 상기 측벽절연막(43SN1, 43SN2) 및 게이트 전극(43)에 대하여 습식 에칭하고, 상기 측벽산화막(43OX1, 43OX2, 43OY1, 43OY2)을 후퇴시킨다. 이에 따라, 상기 폴리실리콘 게이트 전극(43)의 주위에는, 폴리실리콘 게이트 전극(43) 상부를 노출시키는 간극이 형성된다. 그 때, 상기 측벽절연막(43SN1, 43SN2)과 실리콘 기판(41) 사이의 측벽산화막, 즉 측벽산화막(43OY1, 43OY2)도 습식 에칭을 받지만, 이들 부분에서는, 도 4d의 상태에서 노출되어 있는 산화막의 면적이 작기 때문에 에칭 속도가 작고, 산화막의 습식 에칭은 주로 폴리실리콘 게이트 전극(43)의 측벽면을 따라 생기는 것에 주의해야 한다.
또한 본 실시예에서는, 도 4f의 공정에서, 도 4e의 구조 상에 폴리실리콘막을 퇴적하여, 상기 간극을 충전함으로써, 상기 게이트 전극(43) 상에, 폭이 상기 측벽절연막(43SN1)의 내벽면과 측벽절연막(43SN2)의 내벽면 사이의 거리와 동일한 폴리실리콘 게이트 전극 머리부(43A)가 형성된다.
도시한 예에서는, 상기 폴리실리콘 게이트 전극 머리부(43A)는 상기 측벽절연막(43SN1, 43SN2)의 상단부를 넘어 상방(上方)으로 연장되고 있지만, 앞서의 도 3의 경우와 상이하게, 게이트 전극 머리부(43A)의 폭은 상기 측벽절연막(43SN1, 43SN2) 사이에서도, 또한 그 상방의 연장부에서도, 실질적으로 변화되지 않는다.
또한, 도 4f의 공정에서는, 상기 소스/드레인 영역(41c, 41d)은 높은 불순물 농도로 도핑되어 있기 때문에, 이러한 폴리실리콘 게이트 전극 머리부(43A)를 형성하는 실리콘막의 퇴적 프로세스가 행해지면, 이것들의 위에 폴리실리콘막이 성장(成長)하는 경우는 있을지라도, Si 에피택셜층이 성장하는 경우는 없다. 또한, 실리콘막의 퇴적 프로세스를 최적화함으로써, 폴리실리콘막의 성장도 억제할 수 있다. 이러한 최적 조건을 사용함으로써 폴리실리콘 게이트 전극 머리부(43)만을 형성할 수 있다.
이와 같이 하여 상기 폭 넓은 게이트 전극 머리부(43A)가 형성된 후, 이와 같이 하여 처리된 구조에 대해, 앞서 도 1a∼도 1c에서 설명한 살리사이드 공정을 실행함으로써, 상기 게이트 전극 머리부(43A)에는, 도 4g에 나타낸 바와 같이 낮은 시트 저항의 실리사이드층(45G)이 형성되고, 게이트 저항이 크게 저감된다. 또한 동시에, 상기 소스/드레인 영역(41c, 41d) 상에는 동일한 실리사이드층(45S, 45D)이 각각 형성된다.
특히 본 실시예에서는, 상기 측벽산화막(43OY1, 43OY2)의 각각 내측에 측벽산화막(43OX1, 43OY2)을 형성함으로써, 상기 게이트 전극 머리부(43A)의 폭을 효과적으로 증대시키고 있다.
앞에서도 설명한 바와 같이, 상기한 설명은 p채널 MOS 트랜지스터에 대해서 행했지만, 본 발명은 상기한 설명에서 p형 불순물과 n형 불순물을 교체함으로써, n채널 MOS 트랜지스터에 대해서도 적용 가능하다. 이들 n형 불순물로서는, 통상 As 나 P가 사용된다.
[제 2 실시예]
도 5a∼5d는 본 발명의 제 2 실시예에 의한 반도체 장치(60)의 제조 방법을 나타낸다. 도면 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 부여하고, 설명을 생략한다.
본 실시예에서는, 최초로 도 4a∼도 4c의 공정이 행해지고, 도 4c의 구조에 대해, HF 습식 에칭 처리를 즉시 행함으로써, 도 4e의 구조와 유사한 도 5a의 구조가 형성된다. 다만, 도 5a의 상태에서는, 상기 도 4c의 공정에 이어서 실행되는 도 4d의 공정과 상이하고, 고농도 도핑된 소스/드레인 영역(41c, 41d)은 아직 형성되어 있지 않다.
그래서, 도 5b의 공정에서 본 실시예에서는, 도 5a의 구조 상에, 상기 도 4f의 공정과 동일하게 폴리실리콘막을 퇴적하고, 상기 게이트 전극(43) 상에 게이트 전극 머리부(43A)를 형성하지만, 본 실시예에서는, 상기 실리콘 기판(41)의 표면에, 상기 소스/드레인 영역(41c, 41d)이 아직 형성되어 있지 않기 때문에, 상기 실리콘 기판(41) 상의, 상기 측벽절연막(43SN1, 43SN2)의 외측에, 실리콘층(44A, 44B)의 에피택셜 성장이 생긴다.
또한, 이와 같이 하여 형성된 도 5b의 구조 상에 B+ 등의 p형 불순물 원소를 큰 도스량으로 이온 주입함으로써, 상기 실리콘 기판(41) 중, 상기 측벽절연 막(43SN1, 43SN2)의 외측에 p+형의 소스/드레인 영역(41c, 41d)이 형성된다. 또한 동시에, 상기 게이트 전극 머리부(43A) 및 게이트 전극(43)이 p+형으로 도핑된다.
도 5c의 구조에서는, 실리콘 기판(41) 상에 Si층(44A, 44B)이 소스/드레인 영역의 일부로서 에피택셜로 형성되기 때문에, 상기 실리콘 기판(41) 중에 소스/드레인 영역으로서 형성되는 확산 영역(41c, 41d)의 깊이를, 그만큼 감소시킬 수 있고, 실리콘 기판 중, 소스 확산 영역의 하단과 드레인 확산 영역의 하단 사이에서 생기는 리크 전류를 저감하는 것이 가능하다.
또한, 도 5d의 공정에서, 앞서 설명한 실리사이드 프로세스를 상기 도 5c의 구조에 대하여 적용함으로써, 상기 게이트 전극 머리부(43A)에 대응하여 실리사이드층(45G)이, 또한 소스/드레인 영역(41c, 41d)에 바닥이 만나게 하여 실리사이드층(45A, 45B)이 형성된 구조가 얻어진다.
[제 3 실시예]
도 6a∼도 6d는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 공정을 나타낸다. 다만 도면 중, 앞서 설명한 부분에는 동일한 참조 부호를 부여하고, 설명을 생략한다.
도 6a를 참조하면, 이 공정은 앞서의 도 4e의 공정에 대응하고 있고, 상기 측벽산화막(430X1, 430Y1, 430X2, 430Y2)이 HF를 사용한 선택 습식 에칭에 의해 후퇴시켜지고, 폴리실리콘 게이트 전극(43)의 상부가 노출되어 있다.
그래서, 본 실시예에서는, 도 6b의 공정에서, 상기 폴리실리콘 게이트 전극(43)의 노출부를, 건식 에칭, 예를 들어 HCl을 에천트(etchant)로 사용한 건식 에칭 처리에 의해 후퇴시키고, 폴리실리콘 게이트 전극(43) 상에, 측벽산화막(43OX1, 43OX2)의 각각의 내벽면에 의해 획성된 간극을, 상기 측벽절연막(43SN1, 43SN2)의 내벽면 사이에 형성된 간극에 연속하여 형성한다.
또한, 도 6c의 공정에서, 상기 간극을 폴리실리콘 또는 다결정 SiGe 등의 실리콘 다결정 재료에 의해 충전함으로써, 상기 폴리실리콘 게이트 전극(43)에 연속하여, 게이트 전극 상부 및 머리부(43A)를 형성하고 있다. 이러한 실리콘 다결정 재료의 퇴적은 실란(SiH4) 가스 또는 실란 가스와 게르만(GeH4) 가스를 원료로 사용한 감압 CVD법에 의해, 500℃ 정도의 기판 온도에서 실행하는 것이 가능하다. 특히, 상기 게이트 전극 머리부(43A)를 다결정 SiGe에 의해 형성함으로써, 게이트 전극 머리부(43A)의 저항을 더 저감하는 것이 가능해진다.
이러한 실리콘 다결정 재료의 퇴적은 도판트(dopant) 가스를 첨가하지 않은 상태에서 행하고, 이후에 이온 주입에 의해 불순물 원소를 도입함으로써 행하는 것도 가능하지만, 도판트 가스를 첨가한 상태에서 행하는 것도 가능하다. 이 경우, 게이트 절연막(42)에 접하는 폴리실리콘 게이트 전극(43)의 두께를, 상기 게이트 절연막(42)이 노출되지 않을 정도로 충분히 감소시켜두면, 실질적으로 게이트 전극 머리부(43A)를 포함한 게이트 전극의 전체를, 원하는 도전형으로 도핑할 수 있다.
특히, 상기 간극을 다결정 SiGe에 의해 충전할 경우에는, 상기 반도체 장치 를 p채널 MOS 트랜지스터로 하는 것이 바람직하다.
또한, 도 6d의 공정에서, 앞서 설명한 살리사이드 프로세스를 상기 도 6c의 구조에 대하여 적용함으로써, 상기 게이트 전극 머리부(43A)에 대응하여 실리사이드층(45G)이, 또한 소스/드레인 영역(41c, 41d)에 바닥이 만나게 하여 실리사이드층(45A, 45B)이 형성된 구조를 얻을 수 있다.
또한, 본 실시예에서, 상기 제 2 실시예에서와 같이, 소스/드레인 영역(41c, 41d) 상에 실리콘 에피택셜층(44A , 44B)을 성장시키는 것도 가능하다.
이상, 본 발명의 바람직한 실시예에 대해서 설명했지만, 본 발명은 이러한 특정한 실시예에 한정되지 않고, 특허청구의 범위에 기재한 요지 내에서 다양한 변형·변경이 가능하다.
Claims (15)
- 기판과,상기 기판 상(上)에 게이트 절연막을 통하여 설치되고, 제 1 측이 제 1 측벽면에 의해, 제 2 측이 상기 제 1 측벽면에 대향하는 제 2 측벽면에 의해 획성(劃成)되고, 제 1 폭을 갖는 게이트 전극과,상기 기판 상, 상기 게이트 전극의 상기 제 1 측에 형성되고, 상기 제 1 측벽면에 대향하고, 또한 이간한 제 1 내벽면을 갖는 제 1 측벽절연막과,상기 기판 상, 상기 게이트 전극의 상기 제 2 측에 형성되고, 상기 제 2 측벽면에 대향하고, 또한 이간한 제 2 내벽면을 갖는 제 2 측벽절연막과,상기 게이트 전극 상에, 상기 제 1 내벽면으로부터 상기 제 2 내벽면까지 연장되도록, 제 2의 보다 큰 폭으로 형성된 게이트 전극 머리부와,상기 기판 중, 상기 게이트 전극의 제 1 및 제 2 측에 형성된, 제 1 및 제 2 확산 영역으로 이루어지고,상기 게이트 전극 머리부는 상기 게이트 전극에 연속하여 형성되어 있고,상기 게이트 전극은 상기 게이트 절연막에 접하는 적어도 하부가 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 전극 머리부는 폴리실리콘으로 이루어지고, 적어도 그 상부에는 실리사이드가 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 전극은 상기 하부와, 상기 게이트 전극 머리부에 연속하는 상부로 이루어지고, 상기 하부와 상기 상부는 각각 상이한 조성을 갖는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 게이트 전극 상부는 SiGe 다결정으로 이루어지고, 상기 게이트 전극 머리부는 Ge를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 전극 머리부는 상기 기판에 대해, 상기 제 1 및 제 2 측벽절연막의 상단(上端)을 넘어, 상방으로 연장되고, 상기 게이트 전극 머리부 중, 상기 제 1 및 제 2 측벽절연막의 상단을 넘어 연장되는 부분은 상기 제 1 및 제 2 측벽절연막 사이에 연장되는 부분과 실질적으로 동일한 폭을 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 게이트 전극 머리부의 하방(下方)에서, 상기 제 1 측벽면과 상기 제 1 내벽면 사이 및 상기 제 2 측벽면과 상기 제 2 내벽면 사이의 간극(間隙)은 제 1 및 제 2 산화막으로 각각 충전되어 있는 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서,상기 제 1 산화막은 상기 제 1 측벽절연막과 상기 실리콘 기판 표면 사이에 연장되고, 상기 제 2 산화막은 상기 제 2 측벽절연막과 상기 실리콘 기판 표면 사이에 연장되고, 상기 제 1 산화막은 상기 제 1 내벽면과 상기 제 1 측벽면 사이에서, 상기 제 1 측벽절연막과 상기 실리콘 기판 표면 사이에서보다도 큰 막 두께를 갖고, 상기 제 2 산화막은 상기 제 2 내벽면과 상기 제 2 측벽면 사이에서, 상기 제 2 측벽절연막과 상기 실리콘 기판 표면 사이에서보다도 큰 막 두께를 갖는 것을 특징으로 하는 반도체 장치.
- 기판 상에, 제 1 및 제 2 측벽면으로 획성된 폴리실리콘 게이트 전극을, 게이트 절연막을 통하여 형성하는 공정과,상기 기판 중, 상기 폴리실리콘 게이트 전극의 제 1 및 제 2 측에, 제 1 및 제 2 확산 영역을 각각 형성하는 공정과,상기 폴리실리콘 게이트 전극의 상기 제 1 측의 제 1 측벽면 상에, 제 1 측벽산화막을, 상기 제 2 측의 제 2 측벽면 상에 제 2 측벽산화막을 형성하는 공정과,상기 제 1 측벽산화막 상(上)에, 상기 제 1 측벽산화막과는 상이한 에칭 내 성을 갖는 제 1 측벽절연막을, 상기 제 2 측 산화막 상에, 상기 제 2 측벽산화막과는 상이한 에칭 내성을 갖는 제 2 측벽절연막을 형성하는 공정과,상기 제 1 및 제 2 측벽산화막을, 각각의 상단으로부터, 상기 제 1 및 제 2 측벽절연막에 대하여 선택적 또한 부분적으로 에칭하고, 상기 폴리실리콘 게이트 전극의 상부에서, 상기 제 1 및 제 2 측벽면을 노출하는 공정과,상기 노출된 제 1 측벽면과 상기 제 1 측벽절연막 사이, 및 상기 노출된 제 2 측벽면과 제 2 측벽절연막 사이의 간극을, 다결정 실리콘 재료에 의해 충전하고, 상기 제 1 측벽절연막 내벽면으로부터 상기 제 2 측벽절연막 내벽면까지의 사이를 연장하도록 게이트 전극 머리부를 형성하는 공정과,상기 게이트 전극 머리부에 실리사이드층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 실리콘 기판 중, 상기 제 1 및 제 2 측벽절연막의 각각의 외측(外側)에, 상기 제 1 및 제 2 확산 영역보다도 불순물 농도가 높은 제 3 및 제 4 확산 영역을 각각 형성하는 공정을 더 포함하고,상기 간극을 상기 다결정 실리콘 재료에 의해 충전하는 공정은 상기 제 3 및 제 4 확산 영역을 형성한 이후에 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 9 항에 있어서,상기 제 3 및 제 4 확산 영역은 상기 다결정 실리콘 재료의 충전 공정 시에, 실리콘 재료의 퇴적이 생기지 않는 불순물 농도로 도핑되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 간극을 상기 다결정 실리콘 재료에 의해 충전하는 공정은 상기 실리콘 기판 상, 상기 제 1 및 제 2 측벽절연막의 각각 외측에, 제 1 및 제 2 에피택셜층의 형성이 생기도록 실행되고,상기 제 1 및 제 2 에피택셜층의 형성 공정 후에, 상기 실리콘 기판 중, 상기 제 1 및 제 2 측벽절연막의 각각 외측에, 제 3 및 제 4 확산 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판 상에, 제 1 및 제 2 측벽면으로 획성된 폴리실리콘 게이트 전극을, 게이트 절연막을 통하여 형성하는 공정과,상기 기판 중, 상기 폴리실리콘 게이트 전극의 제 1 및 제 2 측에, 제 1 및 제 2 확산 영역을 각각 형성하는 공정과,상기 폴리실리콘 게이트 전극의 상기 제 1 측의 제 1 측벽면 상에, 제 1 측벽산화막을, 상기 제 2 측의 제 2 측벽면 상에 제 2 측벽산화막을 형성하는 공정과,상기 제 1 측벽산화막 상에, 상기 제 1 측벽산화막과는 상이한 에칭 내성을 갖는 제 1 측벽절연막을, 상기 제 2 측 산화막 상에, 상기 제 2 측벽산화막과는 상이한 에칭 내성을 갖는 제 2 측벽절연막을 형성하는 공정과,상기 제 1 및 제 2 측벽산화막을, 각각의 상단으로부터, 상기 제 1 및 제 2 측벽절연막에 대하여 선택적 또한 부분적으로 에칭하고, 상기 폴리실리콘 게이트 전극의 상부에서, 상기 폴리실리콘 전극을 노출하는 공정과,상기 노출된 폴리실리콘 전극을 에칭하고, 상기 폴리실리콘 전극 상, 상기 제 1 및 제 2 측벽산화막 사이에 제 1 간극을, 상기 간극이 상기 제 1 및 제 2 측벽절연막 사이에 형성된 제 2 간극에 연속하도록 형성하는 공정과,상기 제 1 및 제 2 간극을 다결정 실리콘 재료에 의해 충전하고, 상기 제 1 측벽절연막 내벽면으로부터 상기 제 2 측벽절연막 내벽면까지의 사이를 연장하도록 게이트 전극 머리부를 형성하는 공정과,상기 게이트 전극 머리부에 실리사이드층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,상기 제 1 및 제 2 측벽산화막을 형성하는 공정 후, 상기 제 1 및 제 2 측벽절연막을 형성하는 공정 전에, 상기 제 1 측벽산화막 상에 제 3 측벽산화막을, 상기 제 3 측벽산화막이 상기 실리콘 기판 표면의 일부도 연속하여 덮도록, 또한 상기 제 2 측벽산화막 상에 제 4 측벽산화막을, 상기 제 4 측벽산화막이 상기 실리콘 기판 표면의 일부도 연속하여 덮도록 형성하는 공정을 포함하고,상기 제 1 측벽절연막 및 제 2 측벽절연막을 형성하는 공정은 상기 제 1 측벽절연막이 상기 제 3 측벽산화막을 덮도록, 또한 상기 제 2 측벽절연막이 상기 제 4 측벽산화막을 덮도록 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 13 항 중 어느 한 항에 있어서,상기 다결정 실리콘 재료는 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 13 항 중 어느 한 항에 있어서,상기 다결정 실리콘 재료는 다결정 SiGe로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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