KR20140112354A - 반도체 핀들에 인접한 디치들 및 그 형성 방법들 - Google Patents

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Abstract

장치가 반도체 기판 및 상기 반도체 기판 내로 연장하는 아이솔레이션 영역들을 포함한다. 반도체 스트립이 아이솔레이션 영역들 사이에 위치되고 아이솔레이션 영역들과 접한다. 반도체 핀이 반도체 스트립에 중첩되고, 그리고 반도체 스트립에 결합된다. 디치가 아이솔레이션 영역들의 상단부 표면으로부터 아이솔레이션 영역들 내로 연장하고, 상기 디치는 반도체 핀과 인접한다.

Description

반도체 핀들에 인접한 디치들 및 그 형성 방법들{DITCHES NEAR SEMICONDUCTOR FINS AND METHODS FOR FORMING THE SAME}
본원은, 본원에서 참조로서 포함되는, 2013년 3월 13일자로 출원한 "Ditches Near Semiconductor Fins and Methods for Forming the Same"이라는 명칭의 미국 가명세서 특허출원 제 61/780,847 호의 이익 향유를 주장한다.
금속-산화물-반도체(MOS) 트랜지스터들의 속도는 MOS 트랜지스터들의 드라이브(drive) 전류들과 밀접하게 관련되며, 추가적으로 MOS 트랜지스터들의 채널들 내의 전하들의 이동성(mobility)과 밀접하게 관련된다. 예를 들어, NMOS 트랜지스터들은, 그들의 채널 영역들 내의 전자 이동성이 높을 때, 높은 드라이브 전류들을 가지는 한편, PMOS 트랜지스터들은, 그들의 채널 영역들 내의 홀 이동성이 높을 때, 높은 드라이브 전류들을 가진다. 그에 따라, 게르마늄, 실리콘 게르마늄, 및 III족 및 V족 원소들을 포함하는 화합물 반도체 재료들(이하에서, III-V 화합물 반도체들로서 지칭된다)이 그들의 높은 전자 이동성 및/또는 홀 이동성을 형성하기 위한 양호한 후보들(good candidates)이 된다.
게르마늄, 실리콘 게르마늄, 및 III-V 화합물 반도체 영역들이 또한 핀 구조 전계 효과 트랜지스터들(Fin Field-Effect Transisters)(FinFETs)의 채널 영역들을 형성하기 위한 유망한 재료들이 된다. FinFETs 상의 드라이브 전류들을 추가적으로 개선하기 위한 방법들 및 구조들이 현재 연구되고 있다.
장치가 반도체 기판 및 상기 반도체 기판 내로 연장하는 아이솔레이션 영역들을 포함한다. 반도체 스트립이 아이솔레이션 영역들 사이에 위치되고 아이솔레이션 영역들과 접한다. 반도체 핀이 반도체 스트립에 중첩되고, 그리고 반도체 스트립에 결합된다. 디치가 아이솔레이션 영역들의 상단부 표면으로부터 아이솔레이션 영역들 내로 연장하고, 상기 디치는 반도체 핀과 인접한다.
실시예들 및 실시예들의 장점들의 보다 완전한 이해를 위해서, 이제 첨부 도면들과 함께 취해진 이하의 설명들을 참조한다.
도 1 내지 도 9는 일부 예시적인 실시예들에 따른 반도체 핀 및 핀 구조 전계 효과 트랜지스터(FinFET)의 제조 중의 중간 스테이지들의 횡단면도들 및 평면도를 포함한다.
도 10은 일부 실시예들에 따른 FinFET의 I-V 곡선을 도시한다.
도 11은 대안적인 실시예들에 따른 FinFET의 단면도를 도시한 도면으로서, 게르마늄-함유 영역이 디치의 하단부 아래로 연장되는 것을 도시한 도면이다.
개시 내용의 실시예들의 제조 및 이용에 대해서 이하에서 구체적으로 설명한다. 그러나, 실시예들이 매우 다양한 특정 상황들로 구현될 수 있는 많은 적용가능한 발명적인 개념들을 제공한다는 것을 이해하여야 한다. 본원에서 설명된 특정 실시예들은 예시적인 것이고, 그리고 본원 개시 내용의 범위를 제한하는 것이 아니다.
반도체 핀들, 핀 구조 전계 효과 트랜지스터들(FinFETs), 및 그 형성 방법들이 여러 가지 예시적인 실시예들에 따라서 제공된다. 일부 실시예들에 따라서 FinFETs을 형성하는 중간 스테이지들이 설명된다. 실시예들의 변경들이 개시된다. 여러 도면들을 통해서 그리고 설명적인 실시예들을 통해서, 유사한 참조 번호들이 유사한 요소들을 나타내기 위해서 사용되었다.
도 1을 참조하면, 기판(10)이 제공된다. 기판(10)은 결정질 실리콘 기판과 같은 반도체 기판일 수 있을 것이다. 다음에, 도 2에 도시된 바와 같이, 기판(10)을 에칭하여 트렌치들(12)을 형성하고, 상기 트렌치들은 기판(10)의 상단부 표면으로부터 기판(10) 내로 연장한다. 이하에서, 이웃하는 트렌치들(12) 사이의 기판(10)의 부분을 반도체 스트립(10')으로서 지칭한다. 하드 마스크(11)가 트렌치들(12) 및 반도체 스트립(10')의 패턴들을 규정하도록 형성될 수 있을 것이고, 상기 기판(10)은 하드 마스크(11)를 에칭 마스크로서 이용하여 에칭된다. 하드 마스크(11)는, 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 그러한 실리콘 질화물 및 실리콘 산화물로 이루어진 복수-층들을 포함할 수 있을 것이다. 일부 예시적 실시형태에서, 하드 마스크(11)는 패드 산화물층(pad oxide layer)과 같은 실리콘 산화물층 및 실리콘 산화물층 위의 실리콘 질화물층을 포함한다.
트렌치들(12)은 반도체 스트립(10')의 대향 측부들(sides) 상의 이웃하는 부분들을 포함한다. 기판 부분들(10')의 폭(W1)이 약 5 nm 내지 약 200 nm 가 될 수 있을 것이나, 다른 값들도 이용될 수 있을 것이다. 이웃하는 트렌치들(12)은 서로로부터 물리적으로 분리될 수 있을 것이고, 또는 연속적인 트렌치의 부분들일 수 있을 것이고, 일부 실시예들에서, 상기 연속적인 트렌치는 반도체 스트립(10')을 둘러싸는 트렌치 링을 형성할 수 있을 것이다.
도 3 내지 도 5는 일부 실시예들에 따른 게르마늄-함유 STI(shallow trench isolation) 부분들(16A)(도 5)을 형성하기 위한 단계들을 도시한다. 도 3을 참조하면, 예를 들어, 화학기상증착(CVD)과 같은 성막 방법을 이용하여, 게르마늄-함유 층(14)이 형성된다. 일부 실시예들에서, 게르마늄-함유 층(14)이 순수 게르마늄 또는 실질적으로 순수한 게르마늄을 포함하며, 상기 실질적으로 순수한 게르마늄은 약 90 퍼센트 초과의 게르마늄 백분율을 가질 수 있을 것이다. 대안적인 실시예들에서, 게르마늄-함유 층(14)이 실리콘 게르마늄을 포함하고, 이때 게르마늄 농도는, 예를 들어, 약 10 퍼센트 및 약 20 퍼센트가 될 수 있을 것이다.
게르마늄-함유 층(14)의 두께(T1)가 약 0.5 nm 내지 약 5 nm일 수 있을 것이다. 상세한 설명에서 인용된 값들이 단지 예들에 불과하고, 그리고 다른 값들로 변경될 수 있다는 것을 이해할 수 있을 것이다. 게르마늄-함유 층(14)의 수직 부분들 및 수평 부분들의 두께들이 서로 근접할 수 있을 것이고, 그에 따라 게르마늄-함유 층(14)이 등각적인(conformal) 층이 될 수 있을 것이다. 일부 실시예들에서, 게르마늄-함유 층(14)은 기판(10)의 노출된 표면들 상에 선택적으로 형성되고, 그리고 하드 마스크(11) 상에는 형성되지 않는다. 대안적인 실시예들에서, 게르마늄-함유 층(14)이 기판(10)과 하드 마스크(11) 모두의 표면들 상에 형성된다.
도 4는 STI 영역들(16)의 형성을 도시하고, 상기 STI 영역들은 실리콘 산화물과 같은 유전체 재료로 트렌치들(12)(도 3)을 충진함으로써 형성된다. 형성 방법은 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition)(HDPCVD), 유동가능형 화학 기상 증착(Flowable Chemical Vapor Deposition)(FCVD), 또는 다른 적용가능한 방법들로부터 선택될 수 있을 것이다. 이어서, 화학적 기계적 폴리싱(Chemical Mechanical Polish)(CMP)을 실시하여 유전체 재료들의 과다 부분들을 제거하고, 그리고 남은 부분들이 STI 영역들(16)이 된다. STI 영역들(16)의 결과적인 높이(H1)가 약 100 nm 내지 약 400 nm, 또는 약 400 nm 초과가 될 수 있을 것이다. 이어서, 도 3의 하드 마스크(11)가 제거될 수 있을 것이다.
다음에, 어닐링이 실시되고, 그에 따라 게르마늄-함유 층(14) 내의 게르마늄 원자들이 STI 영역들(16) 내로 확산된다. 결과적인 구조물이 도 5에 도시되어 있다. 따라서, STI 영역들(16)이 게르마늄-함유 STI 부분들(16A) 및 무(free)-게르마늄 STI 부분들(16B)을 포함하고, 여기에서 무-게르마늄 STI 부분들(16B)이 게르마늄-함유 STI 부분들(16A)의 하단부 부분들과 중첩되어 형성된다. 또한, 게르마늄-함유 STI 부분들(16A)이 무-게르마늄 STI 부분들(16B)을 둘러쌀 수 있을 것이다. 따라서, 각각의 STI 영역들(16) 내의 게르마늄-함유 STI 부분들(16A)이 베이슨(basin)을 형성할 수 있을 것이고, 무-게르마늄 STI 부분(16B)이 상기 베이슨 내에 위치될 수 있을 것이다. 일부 실시예들에서, 어닐링을 약 400 ℃ 내지 약 900 ℃의 온도에서 실시한다. 어닐링 지속시간은 약 10 초 내지 약 5 분이 될 수 있을 것이다. 일부 예시적인 실시예들에 따라서 결과적인 게르마늄-함유 STI 부분들(16A)의 두께(T2)가 약 2 nm 내지 약 20 nm가 될 수 있을 것이나, 그러한 두께(T2)는, 게르마늄-함유 층(14)(도 4)의 두께 및 어닐링 지속시간에 따라서, 그보다 두껍거나 얇을 수 있을 것이다.
도 6을 참조하면, 기판 부분(10')이 리세스되고(recessed), 이웃하는 STI 영역들(16) 사이에 리세스(24)를 형성한다. 일부 실시예들에서, 리세스(24)의 하단부가 STI 영역들(16)의 하단부 표면들 보다 더 높다. 대안적인 실시예들에서, 리세스(24)의 하단부가 STI 영역들(16)의 하단부와 실질적으로 같은 높이이거나 그보다 낮다. 일부 예시적인 실시예들에서, 리세스(24)의 깊이(D1)가 약 20 nm 내지 약 400 nm 이다. 리세싱 단계는, 예를 들어, 에칭제 가스로서의 CF4 또는 기체 HCl을 이용하는 건식 에칭 방법을 이용하여 실시될 수 있을 것이다.
도 7을 참조하면, 에피택시(epitaxy) 반도체 영역(26)이 에피택시를 통해서 리세스(24) 내에서 성장된다. 에피택시 반도체 영역(26)의 상단부 표면이 STI 영역들(16)의 상단부 표면들과 같은 높이일 수 있을 것이다. 에피택시 반도체 영역(26)은 기판(10)의 격자 상수 보다 크거나 작은 격자 상수를 가질 수 있을 것이다. 일부 실시예들에서, 에피택시 반도체 영역(26)은 Si1 - xGex 로서 표현되는 실리콘 게르마늄을 포함하고, 여기에서 X 값은 에피택시 반도체 영역(26) 내의 게르마늄의 원자 백분율이고, 일부 예시적인 실시예들에서 그러한 원자 백분율은 약 0.1(10 퍼센트) 보다 클 수 있을 것이고 그리고 1.0(100 퍼센트) 보다 작을 수 있을 것이다. 대안적인 실시예들에서, 에피택시 반도체 영역(26)은 순수 게르마늄 또는 실질적으로 순수한 게르마늄(여기에서 X 값은 1.0과 같거나 실질적으로 같다)을 포함한다. 또 다른 대안적인 실시예들에서, 에피택시 반도체 영역(26)은 게르마늄을 포함하지 않으며, 그리고, 예를 들어, 실리콘 탄소, 실리콘 인, III-V 화합물 반도체, 또는 다른 반도체 재료를 포함할 수 있을 것이다.
에피택시 반도체 영역(26)이 게르마늄을 포함하는 일부 실시예들에서, 에피택시 반도체 영역(26)은 하부 부분(26A) 및 상부 부분(26B)을 포함할 수 있을 것이며, 상기 상부 부분(26B)은 상기 하부 부분(26A)의 게르마늄 백분율 보다 더 큰 게르마늄 백분율을 가진다. 예를 들어, 하부 부분(26A)이 Si1 -x1Gex1 을 포함할 수 있고, 그리고 상부 부분(26B)이 Si1 - x2Gex2 를 포함할 수 있으며, 상기 X2 값은 X1 값 보다 더 크다. 대안적인 실시예들에서, 하부 부분(26A)은 실리콘 게르마늄을 포함하는 한편, 상부 부분(26B)은 실질적으로 순수한 게르마늄을 포함한다. 다른 실시예들에서, 에피택시 반도체 영역(26)이 균질한 게르마늄-함유 재료로 형성된다.
에피택시 반도체 영역(26)의 성장은 선택적인 에피택시를 이용하여 실시되고, 그러한 선택적인 에피택시에서 저메인(germane)(GeH4)과 같은 게르마늄-함유 전구체가 게르마늄 공급원으로서 이용된다. 또한, 에피택시 반도체 영역(26)이 실리콘을 포함하는 실시예들에서, 실란(SiH4) 및 디클로로-실란(dichloro-silane)(DCS)과 같은 전구체들이 실리콘 공급원으로서 첨가될 수 있을 것이다. 에피택시의 온도가 약 400 ℃ 내지 약 600 ℃ 사이일 수 있을 것이다. 일부 실시예들에서, 에피택시 반도체 영역(26)의 성장 속도(rate)가 낮은 레벨로 조정된다. 예를 들어, 에피택시 반도체 영역(26)의 성막 속도가 약 10 Å/초 미만으로 조정될 수 있을 것이다.
에피택시 반도체 영역(26)이 STI 영역들(16)의 상단부 표면들 보다 더 높은 레벨까지 성장될 수 있을 것이다. 이어서, CMP를 실시하여 STI 영역들(16) 및 에피택시 반도체 영역(26)의 높이를 같게(level) 한다. 결과적인 구조물이 도 7에 도시되어 있다. 대안적인 실시예들에서, 에피택시 반도체 영역(26)의 성장은, 에피택시 반도체 영역(26)이 STI 영역들(16)의 상단부 표면들과 같은 높이가 되거나 그보다 낮게 될 때, 중단된다. 이러한 실시예들에서, CMP가 실시될 수 있거나, 또는 생략될 수 있을 것이다. 일부 실시예들에서, 에피택시 반도체 영역(26)의 형성 후에, 어닐링 단계가 실시된다. 어닐링은 약 400 ℃ 내지 약 600 ℃, 또는 600 ℃ 초과, 예를 들어, 약 600 ℃ 내지 약 900 ℃의 온도에서 실시될 수 있을 것이다. 어닐링은 약 0.5 분 내지 약 30 분의 시간 기간 동안 실시될 수 있을 것이다.
도 8a를 참조하면, STI 영역들(16)이, 예를 들어, 에칭 단계를 통해서 리세스된다. 이하에서, 결과적인 STI 영역들(16)의 상단부 표면(16C) 보다 더 높은 반도체 영역(26)의 부분들 및 기판 부분(10')을 반도체 핀(fin)(30)으로 지칭한다. STI 영역들(16)의 리세싱은 등방성(isotropic) 에칭을 통해서 이루어질 수 있을 것이다. 일부 실시예들에서, STI 영역들(16)의 리세싱은 불화수소(Hydrogen Fluoride)(HF) 용액을 이용하는 습식 에칭을 포함하고, 그러한 용액은 약 0.3 퍼센트 내지 약 5 퍼센트의 HF 농도를 가질 수 있을 것이다. HF 농도가 또한 약 1.5 퍼센트 내지 약 2.5 퍼센트가 될 수 있을 것이다.
에칭의 결과로서, STI 영역들(16)의 상단부 표면들은, 실질적으로 편평한 부분들(16C1)을 포함한다. 상단부 표면들(16C)은 핀(30)의 하단부를 부분들(16C1)에 연결하는 부분들(16C2)을 더 포함한다. 상기 부분들(16C2 및 16C1)은 게르마늄-함유 STI 부분들(16A) 및 무-게르마늄 STI 부분들(16B) 각각의 상단부 표면들이다. 상단부 표면 부분들(16C2)은 점진적으로 증가되는 높이를 가질 수 있을 것이고, 그러한 높이는 핀(30)에 근접한 영역들로부터 핀(30)으로부터 더 멀어지는 영역들까지 점진적으로 높아진다. 또한, 표면 부분들(16C2)의 프로파일이 라운딩처리될(rounded) 수 있을 것이고, 그리고 원의 1/4에 근접한 형상을 가질 수 있을 것이며, 그러한 원의 반경(R)은, 예를 들어, 약 2 nm 내지 약 20 nm가 된다.
디치들(32)이 핀(30)에 근접하여 형성되고, 여기에서 STI 영역들(16)의 상단부 표면들의 부분들인 표면 부분들(16C2)이 내부가 되고(be inside) 디치들(32)에 대해서 노출된다. 디치들(32)은 약 5 nm 내지 약 20 nm의 깊이(D2)를 가질 수 있을 것이다. 그 대신에, 디치들(32)이 또한 약 5 nm 미만 또는 약 20 nm 초과가 될 수 있을 것이다.
디치들(32) 형성 메커니즘은 완전히 이해되지 않았다. 가능한 설명은, 게르마늄-함유 STI 영역들(16A)이 무-게르마늄 STI 영역들(16B) 보다 더 빠른 에칭 속도를 가진다는 것이다. 따라서, 프로세스 단계들을 조정하여 게르마늄-함유 STI 영역들(16A)을 형성할 수 있을 것이다. 예를 들어, 도 3에 도시된 단계가 실시되고, 그리고 게르마늄-함유 층(14)이 형성되며, 그에 따라 게르마늄-함유 STI 영역들(16A)이 게르마늄-함유 층(14)의 확산을 통해서 형성될 수 있을 것이다. 이러한 실시예들에서, 게르마늄-함유 STI 영역들(16A)이 게르마늄-함유 층(14)의 형성을 통해서 형성되기 때문에, 에피택시 반도체 영역(26)의 재료가 게르마늄을 포함하도록 선택될 수 있을 것이고, 또는 무-게르마늄이 될 수 있을 것이다. 대안적인 실시예들에서, 도 3에 도시된 단계 및 게르마늄-함유 층(14)을 확산시키기 위한 후속 어닐링이 생략되었다. 이러한 실시예들에서, 게르마늄-함유 영역들을 포함하도록 에피택시 반도체 영역(26)(도 7)의 재료들이 선택되고, 그리고 게르마늄-함유 STI 영역들을 형성하도록 에피택시 반도체 영역(26)의 형성 후에 어닐링이 실시될 수 있을 것이다. 그러나, 이러한 실시예들에서, 도 7에 도시된 바와 같이, 게르마늄-함유 STI 영역들(16A')이 에피택시 반도체 영역(26)에 인접하여 형성된다. 비-게르마늄 함유 영역들(예를 들어, STI 영역들(16)의 하단부들 및 기판 부분(10')의 측벽들 상의 영역들)에 인접하는 STI 영역들(16)의 부분들에서, 비-게르마늄-함유 STI 영역들(16')이 형성된다. 결과적인 게르마늄-함유 STI 영역들(16A')이 도 7에 개략적으로 도시되어 있다.
도 8b는 도 8a의 구조물을 도시한 평면도이며, 상기 도 8a의 횡단면도는 도 8b의 평면 교차선 8A-8A로부터 얻어진 것이다. 도 8b에 도시된 바와 같이, STI 영역들(16)은 전체 기판 부분(10')을 둘러싸는 STI 링을 형성할 수 있을 것이고; 디치(들)(32)가 전체 기판 부분(10')을 둘러싸는 통합형 디치를 형성할 수 있을 것이다. 일부 실시예들에서, 디치들(32)이 실질적으로 균일한 폭들(W2 및 W3)을 가진다. 대안적인 실시예들에서, 디치(32)의 부분들(32B)의 폭인 폭(W3)이 디치(32)의 부분(32A)의 폭인 폭(W2) 보다 더 넓다. 부분들(32B)은 기판 스트립들(10')의 짧은 측부들에 근접하고 인접하는 한편, 부분들(32A)은 기판 스트립들(10')의 긴 측부들에 근접하고 인접한다. 일부 실시예들에 따라서, 비율 W3/W2이 약 0.5 내지 약 2가 될 수 있을 것이다. 또한, 디치 부분(32B)이 디치 부분(32A)의 깊이 보다 더 깊은 깊이를 가질 수 있을 것이다.
일부 실시예들에 따라서, 여러 가지 방법들 및/또는 프로세스 조건들을 조정하여 디치들(32)의 깊이(D2)(도 8a)를 형성 및 증가시킨다. 예를 들어, 에피택시 반도체 영역(26)의 에피택시의 온도를 높이는 것, 에피택시 후에 어닐링을 실시하는 것, 에피택시 반도체 영역(26)의 성장 속도를 감소시키는 것, 및/또는 에피택시 반도체 영역(26) 내의 게르마늄 농도를 높이는 것은 디치들(32)의 형성 및 디치들(32)의 깊이(D2)의 증가를 초래할 수 있을 것이다. 또한, 디치들(32)의 형성 및 깊이(D2)의 증가는 게르마늄-함유 STI 부분들(16A) 및 무-게르마늄 STI 부분들(16B)의 에칭 선택비를 증가시킴으로써 달성될 수 있을 것이다. 에칭 선택비의 증가는 STI 영역들(16)을 에칭하기 위한 에칭제(etchant) 프로세스 및 에칭제 조성을 선택 및 튜닝함으로써 달성될 수 있을 것이다. 디치들(32)의 형성이 몇 가지 인자들에 의해서 영향을 받을 수 있을 것이고, 그리고 만약 조합된 그러한 인자들이 요구되는 조건들을 충족시키지 못한다면 디치들(32)이 형성되지 않을 것임을 이해할 수 있을 것이다. 따라서, 디치들(32)의 최적의 형성 조건은 실험을 통해서 발견될 수 있을 것이다.
도 8a 및 8b에 도시된 구조물은, 도 9에 도시된 바와 같이, FinFET(38)을 형성하기 위해서 이용될 수 있을 것이다. 도 9를 참조하면, 게이트 유전체(40) 및 게이트 전극(42)이 형성된다. 게이트 유전체(40)는 실리콘 산화물, 실리콘 질화물, 산질화물, 이들의 복수의 층들, 및/또는 이들의 조합들과 같은 유전체 재료로 형성될 수 있을 것이다. 게이트 유전체(40)는 또한 고-k 유전체 재료들로 형성될 수 있을 것이다. 예시적인 고-k 재료들이 약 4.0 초과의, 또는 약 7.0 초과의 k 값들을 가질 수 있을 것이다. 게이트 전극(42)은 도핑된 폴리실리콘, 금속들, 금속 질화물들, 및 금속 규화물들, 등으로부터 전도성 재료로 형성될 수 있을 것이다. 게이트 유전체(40) 및 게이트 전극(42)의 형성 후에, 소오스 및 드레인 영역들(미도시)이 형성된다.
도 9에 도시된 바와 같이, 디치들(32)(도 8a)의 형성은, 디치들(32)이 형성되지 않는 경우에 대비하여, 디치들(32)의 깊이(D2)의 높이 만큼 핀 높이(H2)의 증가를 초래한다. 그에 따라, 리세싱 깊이(D3)(도 8a)의 증가를 유발하지 않고, FinFET(38)의 온-전류(on-current)가 증가된다.
또한, 일부 실시예들에 따라서, 도 9에 도시된 바와 같이, 핀(30)은 이질적인(heterogeneous) 구조를 가지고, 하부 부분(30A)은 상부 부분(30B) 보다 더 큰 밴드갭을 가진다. FinFET의 채널(44)은 하부 채널 부분들(44A) 및 상부 채널 부분들(44B)을 포함한다. 하부 채널 부분들(44A)은 게이트 유전체(40) 및 게이트 전극(42)을 가지는 제 1 서브(sub)-FinFET을 형성하는 한편, 제 1 서브-FinFET은 제 1 문턱값 전압(Vt1)을 가진다. 상부 채널 부분들(44B)은 게이트 유전체(40) 및 게이트 전극(42)을 가지는 제 2 서브-FinFET을 형성하는 한편, 제 2 서브-FinFET은 제 2 문턱값 전압(Vt2)을 가진다. 일부 실시예들에서, 문턱값 전압(Vt2)은 문턱값 전압(Vt1) 보다 낮다. 상응하는 FinFET(38)의 유리한 특징이 도 10에 도시되어 있다.
도 10에서, FinFET(38)(도 9)의 소오스 영역과 드레인 영역 사이에서 흐르는 전류(I)가 게이트 전극(42)(도 9)으로 인가된 게이트 전압(Vg)의 함수로서 도시되어 있다. 라인들(50 및 52)은 제 1 서브-FinFET(채널 부분들(44A)을 가진다) 및 제 2 서브-FinFET(채널 부분들(44B)을 가진다) 각각의 I-V 곡선들이고, 그리고 라인(54)은 FinFET(38)의 I-V 곡선이다. FinFET(38)의 오프-상태 전류(IOFF)(낮은 게이트 전압들(Vg)에 상응한다)이 제 1 및 제 2 서브-FinFETs의 누설 전류들의 합이고, 그리고 제 2 서브-FinFET의 누설 전류(라인(52))가 문턱값 전압(Vt1) 보다 낮기 때문에 그러한 제 2 서브-FinFET의 누설 전류(라인(52))에 의해서 주로 결정된다는 것이 관찰되었다. 제 2 서브-트랜지스터의 오프-상태 전류가 매우 낮기 때문에, FinFET(38)의 누설 전류가 낮다. 한편으로, FinFET의 온-전류는 제 1 및 제 2 서브-FinFETs의 온-전류들 모두의 합이고 그러한 제 1 및 제 2 서브-FinFETs의 온-전류들 모두에 의해서 영향을 받는다. 그에 따라, FinFET(38)의 온-전류가 높다. 도 10에 도시된 바와 같이, 게이트 전압(Vg)이 특정 레벨이 도달할 때, 현저한 전류 점프(jump)가 있게 된다. 따라서, FinFET(38)이 높은 온-전류 및 낮은 누설 전류를 가진다.
도 11은 대안적인 실시예들에 따른 FinFET(38)을 도시한다. 이러한 실시예들에서, 반도체 핀(30)은, 예를 들어, 실리콘 게르마늄 또는 실질적으로 게르마늄을 포함하는 균질한 구조를 가진다. 반도체 핀(30)을 형성하기 위해서 순수한 또는 실질적으로 순수한 게르마늄이 사용되는 실시예들에서, 에피택시 반도체 영역(26)은 디치들(32)의 하단부들 보다 낮은 하단부를 가지며, 그에 따라 재-성장된 에피택시 반도체 영역(26) 내의 결함들이 FinFET(38)의 채널 영역 보다 더 낮은 부분들로 제한된다.
본원 개시 내용의 실시예들에서, STI 영역들 내에 디치들을 형성함으로써, 반도체 핀들의 높이들이 증가되어, FinFETs의 온-전류들의 증가를 초래한다. 그러나, STI 영역들의 리세싱 거리는 증가될 필요가 없다. 따라서, 온-전류의 증가는 프로세스 상에서의 어려움 없이 얻어질 수 있다. 또한, 디치들의 형성은 부가적인 에칭 프로세스 및 부가적인 리소그래피 마스크들을 필요로 하지 않는다. 따라서, 본원 개시 내용의 실시예들의 제조 비용이 낮게 된다.
일부 실시예들에 따라서, 장치가 반도체 기판 및 상기 반도체 기판 내로 연장하는 아이솔레이션 영역들을 포함한다. 반도체 스트립이 아이솔레이션 영역들 사이에 위치되고 아이솔레이션 영역들과 접한다. 반도체 핀이 반도체 스트립에 중첩되고, 그리고 반도체 스트립에 결합된다. 디치가 아이솔레이션 영역들의 상단부 표면으로부터 아이솔레이션 영역들 내로 연장하고, 상기 디치는 반도체 핀과 인접한다.
다른 실시예들에 따라서, 장치는 실리콘 기판, 상기 실리콘 기판 내로 연장하는 STI 영역들, 및 상기 STI 영역들 사이의 반도체 핀을 포함한다. 상기 반도체 핀은 STI 영역들의 이웃하는 부분들 보다 더 높다. STI 영역들은 상단부 표면을 포함하고, 상기 상단부 표면은 실질적으로 편평한 제 1 부분, 및 상기 핀의 하단부를 상기 상단부 표면의 제 1 부분 내로 연결하는 제 2 부분을 더 포함한다. 상기 상단부 표면의 제 2 부분이 상기 상단부 표면의 제 1 부분 보다 더 낮다.
또 다른 실시예들에 따라서, 방법은 반도체 기판 내에 리세스를 형성하기 위해서 아이솔레이션 영역들 사이에서 반도체 기판의 부분을 리세싱하는 단계를 포함한다. 에피택시를 실시하여 리세스 내에서 반도체 영역을 성장시킨다. 아이솔레이션 영역들이 리세스되고, 상기 아이솔레이션 영역들 위의 반도체 영역의 상단부 부분이 반도체 핀을 형성한다. 아이솔레이션 영역들의 리세싱 단계가 실시될 때 디치가 동시에 형성되고, 상기 디치는 아이솔레이션 영역들 내에 위치되고 그리고 반도체 핀과 인접한다.
비록 실시예들 및 그 장점들이 구체적으로 설명되었지만, 첨부된 청구항들에 의해서 규정된 바와 같은 실시예들의 사상 및 범위로부터 벗어나지 않고도, 여러 가지 변화들, 치환들, 및 변경들이 본원에서 이루어질 수 있다는 것을 이해하여야 할 것이다. 또한, 본원의 범위는 명세서에 기술된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특별한 실시예들로 제한되지 않을 것이다. 본원의 개시 내용으로부터, 본원에서 개시된 상응하는 실시예들과 실질적으로 동일한 결과를 달성하는 또는 실질적으로 동일한 기능을 실시하는, 기존의 또는 추후에 개발되는 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들이 본원 개시 내용에 따라서 이용될 수 있을 것임을 당업자는 용이하게 이해할 수 있을 것이다. 따라서, 첨부된 청구항들은 그러한 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들을 그 청구항들의 범위 내에 포함하도록 의도된 것이다. 또한, 각각의 청구항은 독립된 실시예를 구성하고, 그리고 여러 청구항들 및 실시예들의 조합이 본원 개시 내용의 범위 내에 포함된다.

Claims (10)

  1. 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 내로 연장되는 아이솔레이션 영역들;
    상기 아이솔레이션 영역들 사이에서 상기 아이솔레이션 영역들과 접하는 반도체 스트립; 및
    상기 반도체 스트립에 중첩되고 결합되는 반도체 핀
    을 포함하고,
    디치(ditch)가 상기 아이솔레이션 영역들의 상단부 표면으로부터 상기 아이솔레이션 영역들 내로 연장되고, 상기 디치는 상기 반도체 핀과 인접하는 것인, 장치.
  2. 제 1 항에 있어서,
    상기 디치는 상기 반도체 핀의 모든 엣지(edge)들이 상기 디치와 인접한 상태로 상기 반도체 핀을 둘러싸는 완전한(full) 링을 형성하는 것인, 장치.
  3. 제 1 항에 있어서,
    상기 디치는, 상기 반도체 핀에 더 근접하는 상기 디치의 부분들이 상기 반도체 핀으로부터 더 먼 디치의 부분들 보다 더 깊은 깊이를 가지는 상태로, 점진적으로 변화되는 깊이를 가지는 것인, 장치.
  4. 제 1 항에 있어서,
    상기 디치는 원의 1/4에 근접한 횡단면 형상을 가지는 것인, 장치.
  5. 제 1 항에 있어서,
    상기 반도체 핀은 긴 엣지 및 짧은 엣지를 가지고,
    상기 디치는,
    상기 긴 엣지에 인접하고, 제 1 폭을 가지는, 제 1 부분; 및
    상기 짧은 엣지에 인접하고, 상기 제 1 폭 보다 더 큰 제 2 폭을 가지는, 제 2 부분
    을 포함하는 것인, 장치.
  6. 제 1 항에 있어서,
    상기 반도체 핀은 긴 엣지 및 짧은 엣지를 가지고,
    상기 디치는,
    상기 긴 엣지에 인접하고, 제 1 깊이를 가지는, 제 1 부분; 및
    상기 짧은 엣지에 인접하고, 상기 제 1 깊이 보다 더 깊은 제 2 깊이를 가지는, 제 2 부분
    을 포함하는 것인, 장치.
  7. 장치에 있어서,
    실리콘 기판;
    상기 실리콘 기판 내로 연장되는 STI(shallow trench isolation) 영역들; 및
    상기 STI 영역들 사이의 반도체 핀
    을 포함하고,
    상기 반도체 핀은 상기 STI 영역들의 이웃하는 부분들 보다 더 높고, 상기 STI 영역들은 상단부 표면을 포함하고,
    상기 상단부 표면은,
    편평한 제 1 부분; 및
    상기 핀의 하단부를 상기 상단부 표면의 제 1 부분에 연결하는 제 2 부분을 포함하고,
    상기 상단부 표면의 상기 제 2 부분은 상기 상단부 표면의 상기 제 1 부분 보다 더 낮은 것인, 장치.
  8. 제 7 항에 있어서,
    상기 STI 영역들은,
    게르마늄-함유 STI 부분들로서, 상기 상단부 표면의 상기 제 2 부분이 상기 게르마늄-함유 STI 부분들의 상단부 표면인, 상기 게르마늄-함유 STI 부분들; 및
    무(無)-게르마늄 STI 부분들로서, 상기 상단부 표면의 상기 제 1 부분이 상기 무-게르마늄 STI 부분들의 상단부 표면인, 상기 무-게르마늄 STI 부분들
    을 포함하고,
    상기 게르마늄-함유 STI 부분들은 상기 무-게르마늄 STI 부분들 중의 각각의 인접한 무-게르마늄 STI 부분의 아래에서 연장되는 것인, 장치.
  9. 방법에 있어서,
    반도체 기판 내에 리세스(recess)를 형성하기 위해서 아이솔레이션 영역들 사이에서 상기 반도체 기판의 부분을 리세싱(recessing)하는 단계;
    상기 리세스 내에서 반도체 영역을 성장시키기 위해서 에피택시(epitaxy)를 실시하는 단계; 및
    상기 아이솔레이션 영역들을 리세싱하는 단계
    를 포함하고,
    상기 아이솔레이션 영역들 위의 상기 반도체 영역의 상단부 부분은 반도체 핀을 형성하고, 상기 아이솔레이션 영역들의 리세싱 단계가 실시될 때 디치(ditch)가 동시에 형성되도, 상기 디치는 상기 아이솔레이션 영역들 내에 위치되고 그리고 상기 반도체 핀과 인접한 상태인 것인, 방법.
  10. 제 9 항에 있어서,
    트렌치들을 형성하기 위해서 상기 반도체 기판 내에서 리세스들을 형성하는 단계;
    상기 트렌치들 내에 게르마늄-함유 층을 성막하는 단계;
    상기 아이솔레이션 영역들을 형성하기 위해서 유전체 재료로 상기 트렌치들을 충진하는 단계; 및
    상기 아이솔레이션 영역들을 리세싱하는 단계에 앞서서, 상기 게르마늄-함유 층을 상기 아이솔레이션 영역들 내로 확산시키기 위해서 어닐링을 실시하는 단계를 더 포함하는, 방법.
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