KR20110021782A - 컨택트 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

컨택트 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치 Download PDF

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다다히로 오미
아키노부 데라모토
히로아키 다나카
다츠노리 이소가이
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고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
자이단호진 고쿠사이카가쿠 신고우자이단
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Abstract

반도체 장치의 p 형 또는 n 형 컨택트 영역이 될 Si 층 부분에 p 형 또는 n 형 불순물을 이온 주입하는 공정과, 이온 주입 공정 후에, 주입된 이온을 활성화하기 위한 열처리를 실시하지 않고 상기 컨택트 영역 표면에 컨택트용의 금속막을 형성하는 공정과, 가열에 의해 상기 금속막의 금속을 상기 Si 층 부분과 반응시켜 상기 금속의 실리사이드를 형성하는 공정을 포함한다. 또한, 상기 실리사이드를 형성하는 공정과 상기 주입된 이온을 상기 금속막이 형성된 후의 열처리에 의해 활성화하는 공정을 동시에 실시하는 것이 바람직하다.

Description

컨택트 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치{CONTACT FORMING METHOD, SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE}
본 발명은, IC, LSI 등에 널리 사용되는 MIS (Metal Insulator Semiconductor) 형 반도체 장치에 관한 것으로서, 특히 소스 영역, 드레인 영역에 있어서의 고농도 Si 부와 금속 실리사이드의 저저항의 컨택트 형성에 관한 것이다.
반도체 장치에 있어서, 동작 주파수의 향상 등, 성능 향상이 강하게 요망되고 있다. 그러나, 반도체 장치에 있어서, 주로 전류가 흐르는 2 개의 주전극간에 있어서의 직렬 저항이 성능 향상에 방해가 되고 있다. 이 직렬 저항이 큰 요인으로서, 소스 영역, 드레인 영역에 있어서의 고농도 Si (실리콘) 층과 금속 실리사이드의 컨택트 저항을 들 수 있다. 2007년판의 ITRS (International Technology Roadmap for Semiconductors) 에 의한 성능 예측에서는, 현상황의 컨택트 저항률은 1 × 10-7 Ω㎠ 로 나타나며, 2010년의 예측치로 7.0 × 10-8 Ω㎠ 가 나타나 있다. 그러나, 컨택트 저항의 저저항화를 위한 제조 방법은 여전히 확립되어 있지 않은 것이 현상황이다.
컨택트 저항을 작게 해야 하는 것에 대하여 비특허문헌 1 에 기재되어 있다.
도 1 에, MIS (Metal Insulator Semiconductor) 트랜지스터에 있어서의 포화 전류의 컨택트 저항률 의존성을 나타낸다. 컨택트 저항률이 종래 기술에 의한 1 × 10-7Ω㎠ 이면, 트랜지스터가 갖는 본래의 능력에 대하여 35 ％ 정도의 능력 밖에 발휘하지 못한 것을 알 수 있다.
고농도 Si 층과 금속·금속 실리사이드의 컨택트 저항 (Rc) 은 다음의 식 (1) 로 나타내는 것이 알려져 있다.
Figure pct00001
단, 식 (1) 에 있어서, Rc 는 고농도 Si 층과 금속·금속 실리사이드의 컨택트 저항, φb 는 고농도 Si 층과 금속·금속 실리사이드의 일함수 차, mn 은 전자의 유효 질량, mp 는 홀의 유효 질량, n 은 n+ 영역에서의 전자 밀도, p 는 p+ 영역에서의 홀 밀도, εs 는 실리콘의 유전율, h 는 플랑크 상수이다.
식 (1) 로부터 분명한 바와 같이, 컨택트 저항 (Rc) 을 저감시키는 방법으로서, 고농도 Si 층과 금속 실리사이드의 일함수 차를 작게 하여, 고농도 Si 층의 불순물 농도를 최대화하는 것이 본질적이다.
Tadahiro Ohmi, Akinobu Teramoto, Rihito Kuroda, and Naoto Miyamoto, "Revolutional Progress of Silicon Technologies Exhibiting Very High Speed Performance Over a 50-GHz Clock Rate", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.54, NO.6, pp.1471-1477, June 2007 구마미 하지메, 신도 히로시, 혼도 사토시, 오미 타다히로, 「저에너지 이온 조사를 사용한 실리콘 박막 형성시에 발생하는 도펀트(As, P, Sb, B) 의 불활성화」, 전자 정보 통신 학회 기술 연구 보고, Vol.99, No.231, 실리콘 재료·디바이스, ED99-97, SDM99-71, ICD99-79, pp.97, 1999년
그러나, p 형 MOS (Metal Oxide Semiconductor) 트랜지스터의 경우, 고농도 Si 층에 사용되는 B (붕소) 가 종래의 프로세스에서는 반도체 장치 제조시에 있어서의 이온 조사에 의한 플라즈마 데미지에 의해 불활성되기 쉽다는 문제가 있다 (비특허문헌 2 참조). 이것은, 도 2 에 나타낸 바와 같이 공유 결합하는 Si 에 대하여 B 는 3 가의 원자이기 때문에, 원래 공유 결합의 손이 1 개 적고, 게다가 원자 반경이 Si 보다 작기 때문에 원자간 거리가 길어져, 공유 결합하기 위한 클론력이 약해져 버리기 때문이다.
이로써 종래 기술에서는, 고농도 Si 층에 대하여 일함수 차가 작은 금속 실리사이드를 사용해도, 고농도 Si 영역의 불활성화를 피할 수 없기 때문에 고농도 Si 층의 불순물 농도를 최대화할 수 없다. 따라서 종래 기술에서는 컨택트에서의 저항률을 작게 하기가 어려웠다.
또한, 반도체 장치의 미세화에 수반하여, 소스 영역, 드레인 영역의 고농도 Si 층의 확산, 접합 깊이의 극천화 (極淺化) 가 요구되고 있다. 여기서, 실리사이드화시에, 실리콘의 소비량이 많은 금속 재료의 경우, 실리사이드 형성에 의해서 고농도 Si 층 전체가 실리사이드화되어 버려, 접합이 파괴될 가능성이 있다. 이로써, 종래 기술에서는 고농도 Si 층의 확산, 접합 깊이의 극천화가 곤란해지고 있다.
따라서 본 발명의 과제는, 컨택트 영역에서의 고농도 불순물층의 플라즈마 데미지에 의한 불순물의 불활성화를 최소한으로 하여, 불순물 농도를 크게 할 수 있는 컨택트 형성 방법을 제공하는 것에 있다.
본 발명의 다른 과제는, 금속이 Si 에 대하여 많은 조성이 되는 금속의 실리사이드에 의해 저저항률의 컨택트를 형성한 반도체 장치를 제공하는 것에 있다.
본 발명의 제 1 양태에 의하면, 반도체 장치의 소스 영역, 드레인 영역으로의 컨택트 형성 방법으로서, 고농도 Si 층을 형성하기 위한 이온 주입 후, 열처리를 실시하지 않고, 컨택트용의 금속막을 성막하고, 그 후의 열처리에 의해 고농도 Si 층의 활성화 및 실리사이드의 일방 또는 양방을 실시하는 컨택트 형성 방법이 얻어진다.
본 발명의 제 2 양태에 의하면, 반도체 장치의 p 형 또는 n 형 컨택트 영역이 될 Si 층 부분에 p 형 또는 n 형 불순물을 이온 주입하는 공정과, 그 이온 주입 공정 후에, 주입된 이온을 활성화하기 위한 열처리를 실시하지 않고 상기 컨택트 영역 표면에 컨택트용의 금속막을 형성하는 공정과, 가열에 의해 상기 금속막의 금속을 상기 Si 층 부분과 반응시켜 상기 금속의 실리사이드를 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 얻어진다.
본 발명의 제 3 양태에 의하면, 반도체 장치의 p 형 또는 n 형 컨택트 영역이 될 Si 층 부분에 p 형 또는 n 형 불순물을 이온 주입하여 그 Si 층 부분의 표면을 아모르퍼스화하는 공정과, 상기 아모르퍼스 Si 부분 표면에 컨택트용의 금속막을 형성하는 공정과, 가열에 의해 상기 금속막의 금속을 상기 아모르퍼스 Si 부분과 반응시켜 상기 금속의 실리사이드를 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 얻어진다.
상기 제 1 내지 제 3 양태에 있어서는, 상기 컨택트용의 금속막의 금속은, 상기 고농도 Si 층 혹은 Si 층에 대하여 일함수 차가 0.3 eV 이하인 실리사이드를 형성하는 금속인 것이 바람직하고, 팔라듐, 코발트, 니켈, 로듐, 레늄, 오스뮴, 이리듐, 백금, 및 금 중 적어도 하나인 것이 바람직하다.
상기 제 1 내지 제 3 양태에 있어서, 상기 주입된 이온을 상기 금속막이 형성된 후의 열처리에 의해 활성화하는 공정을 추가로 포함하는 것이 바람직하다. 이 경우, 상기 실리사이드를 형성하는 공정과 상기 활성화하는 공정이 동시에 실시되는 것이 바람직하다.
또, 상기 컨택트 영역이 전계 효과 트랜지스터의 소스 영역 또는 드레인 영역이어도 된다. 또한, 상기 컨택트 영역이 p 형 영역인 것이 바람직하고, 상기 컨택트 영역에 이온 주입되는 p 형 불순물이 붕소인 것이 바람직하고, 상기 금속이 팔라듐인 것도 바람직하다.
본 발명의 제 4 양태에 의하면, Si 에 의한 소스 영역, 드레인 영역을 가지고, 상기 소스 영역 및 드레인 영역 중 적어도 일방에 대한 컨택트 부분이 소정의 금속 실리사이드를 포함하여, 상기 실리사이드를 형성하는 상기 금속으로서, 상기 실리사이드의 조성이 Si 에 대하여 상기 금속이 많아지는 금속을 사용한 반도체 장치가 얻어진다.
상기의 반도체 장치에 있어서, 상기 소정의 금속이 팔라듐인 것, 상기 실리사이드가 Pd2Si 의 (104) 면인 것이 바람직하다.
본 발명에 의하면, 컨택트 부분의 고농도 불순물 영역의 불활성화를 피하여 불순물 농도를 높게 할 수 있고, 따라서, 컨택트에서의 저항률을 작게 할 수 있다.
또, 본 발명에 의하면, 실리사이드화시에, 실리콘 Si 의 소비량이 적은 팔라듐을 사용하기 때문에 실리사이드 형성에 의한 접합의 파괴를 방지하여, 소스 영역, 드레인 영역의 고농도 Si 층의 확산, 접합 깊이의 극천화를 가능하게 하여 반도체 장치의 미세화를 달성할 수 있다.
도 1 은, MIS 트랜지스터에 있어서의 포화 전류의 컨택트 저항률 의존성을 나타내는 도면이다.
도 2 는, 실리콘 결정의 모식도와 클론력에 대하여 설명하기 위한 도면이다.
도 3 은, Si (100) 면 상에 팔라듐을 성막하고, 상이한 온도에서 열처리를 실시하여 실리사이드화하였을 때의 X 선 회절의 역격자 공간 매핑 이미지를 나타내는 도면이다.
도 4 는, Si (110) 면 상에 팔라듐을 성막하고, 상이한 온도로 열처리를 실시하여 실리사이드화하였을 때의 X 선 회절의 역격자 공간 매핑 이미지를 나타내는 도면이다.
도 5 는, Si (551) 면 상에 팔라듐을 성막하고, 상이한 온도로 열처리를 실시하여 실리사이드화하였을 때의 X 선 회절의 역격자 공간 매핑 이미지를 나타내는 도면이다.
도 6 은, 본 발명의 제 1 실시예인 샬로우 트렌치에 의한 소자 분리, 2 층 배선 및 화학적 기계 연마를 사용한 CMOS 의 모식도이다.
도 7 은, 도 6 의 CMOS 를 얻기 위한 제조 프로세스의 일부를 설명하기 위한 도면이다.
도 8 은, 도 7 에 계속되는 제조 프로세스의 나머지를 설명하기 위한 도면이다.
도 9 는, 본 발명의 제 2 실시예인 컨택트 저항률 평가용의 켈빈 저항의 모식도이다.
도 10 은, 본 발명의 제 2 실시예인 컨택트 저항률 평가용의 켈빈 저항의 전류-전압 특성을 나타내는 도면이다.
도 11 은, 종래의 제조 방법에 의해 제작된 켈빈 저항의 전류-전압 특성을 나타내는 도면이다.
발명을 실시하기 위한 형태
최근의 반도체 장치에서는, 주전극간에 접속되는 고농도층 영역 및 컨택트 영역에서의 직렬 저항에 의해, 전류 구동 능력의 고성능화가 곤란하게 되어 있다. 이것은 플라즈마 기술을 이용한 반도체 장치의 제조에 있어서, 플라즈마로부터의 이온 데미지 등의 영향 때문에, 고농도층의 불순물의 불활성화가 일어나고, 이로써 직렬 저항이 증대되어 버리기 때문이다. 또, 컨택트 영역에서의 저항을 저감시키기 위해서는, 실리콘 Si 와 금속 실리사이드의 일함수 차를 작게 해야 한다. 게다가 반도체 장치의 미세화에 있어서, 컨택트 영역에 사용하는 금속 실리사이드에 대하여, 실리콘의 소비량이 적은, 실리콘에 대하여 금속이 많은 조성이 되는 금속 재료가 요망된다.
이하에 설명하는 본 발명의 실시예에서는, 고농도 Si 층에 대하여 일함수 차가 작고, 또, Si 에 대하여 금속이 많은 조성의 금속 실리사이드를 형성하기 위해서 적절한 컨택트의 재료를 사용하고, 또한 고농도층의 불순물의 불활성화를 억제하는 프로세스를 실행한다.
[제 1 실시예]
도 3 ∼ 도 5 에, Si (100) 면, Si (110) 면, Si (551) 면 상에 각각 팔라듐을 성막하고, 상이한 온도에서 열처리를 실시하여 실리사이드화하였을 때의 X 선 회절의 역격자 공간 매핑 이미지를 나타낸다. 도 3 ∼ 도 5 의 어느 것에 있어서도, 온도를 올림으로써, Si 에 대하여 금속이 많은 조성인 Pd2Si 가 형성되며, 또 면방위가 (001) 면에서 (401) 면으로 변화하고 있는 것을 알 수 있다. 이 때의 p 형 Si 와의 일함수 차 (단위는 eV) 를 표 1 에 나타낸다. Pd2Si 의 (401) 면을 실현함으로써, Si 의 면방위에 의하지 않고 실질상 0.3 eV 이하의 일함수 차를 실현할 수 있는 것을 알 수 있다.
Figure pct00002
도 6 에, 본 발명의 제 1 실시예인 샬로우 트렌치 (STI : Shallow Trench Isolation) 에 의한 소자 분리, 2 층 배선 및 화학적 기계 연마 (CMP : Chemical Mechanical Polishing) 를 이용한 CMOS 의 모식도를 나타낸다.
도 6 의 구조를 얻기 위한 제조 프로세스를 도 7 및 도 8 을 사용하여 설명한다.
먼저 도 7 을 참조하면, 종래 방법과 동일한 STI 구조에 의한 소자 분리 영역 (1) 을 형성하고, n 웰 (2), p 웰 (3) 을 형성하여 활성화를 실시한다. 그 후, 게이트 절연막 (4) 으로서 실리콘 산화막을 2 ㎚ 형성한다. 이 위에, 폴리실리콘에 의해 게이트 전극 (5) 을 형성하였다.
다음으로, n 웰 (2) 에 대하여 p+ 영역 (6) 을 형성하고, p 웰 (3) 에 대하여 n+ 영역 (7) 을 형성하기 위해서, n 웰 (2) 에 대해서는 붕소를, p 웰 (3) 에 대해서는 인을 각각 6 × 1015 ㎠ 이온 주입하여 20 ㎚ 의 고농도 영역 (6 : p+ 영역), (7 : n+ 영역) 을 형성하였다. 이 상태에서의 모식도를 도 7 에 나타낸다.
종래 방법에서는, 여기서 고농도 영역 (6, 7) 의 활성화를 위한 열처리를 실시한다. 그러나, 본 발명의 프로세스에서는, 여기서 열처리를 실시하지 않고, CVD (Chemical Vapor Deposition) 에 의해 산화막을 퇴적하고, 에칭을 실시함으로써, 도 8 에 나타내는 바와 같이 사이드 월 (8) 을 형성한다. 사이드 월 (8) 의 형성 후, 고농도 영역 (6, 7) 및 게이트 전극 (5) 에 대한 컨택트용 금속으로서 팔라듐을 20 ㎚ 성막하였다.
본 실시예에서는, 여기서 질소 분위기중 550 ℃ 에서 1 시간의 열처리를 실시하여, 실리사이드화 (컨택트용 실리사이드층 (9) 의 형성) 뿐만 아니라, 전에 실시하지 않았던 고농도층 (6, 7) 의 활성화를 동시에 실현한다. 저온에서의 열처리이기 때문에, 고농도 영역의 확산은 억제할 수 있다. 이 때 Pd2Si 는, 하지 13.6 ㎚ 만 고농도층 (6, 7) 의 실리콘을 소비하여 실리사이드화한다. 이 상태에서의 모식도를 도 8 에 나타낸다.
그 후, 종래 방법과 마찬가지로 미반응 금속 부분 (10) 을 제거하고, 도 6 에 나타내는 바와 같이 층간 절연막 (11, 12) 을 형성하고, 컨택트홀을 형성함과 함께 전극 (13) 및 배선 (14) 을 알루미늄으로 형성하여 완성하였다. 도 6 에서는, 고농도층 (6 및 7) 중 일방이 소스 (S) 이며, 고농도층 (6 및 7) 의 타방이 드레인 (D) 이다.
이상과 같이, 고농도층 형성용의 이온 주입을 실시한 후, 불순물 활성화의 열처리를 실시하지 않고 금속막을 형성하고, 그 후, 열처리를 실시함으로써 불순물의 활성화에 의한 고농도 Si 층의 형성과 금속 실리사이드의 형성을 동시에 실시한다. 이로써, 0.3 eV 이하의 일함수 차를 가져, 8.0 × 10-10Ω㎠ 라는 컨택트 저항률을 실현한 트랜지스터를 형성하였다.
[제 2 실시예]
도 9 에, 본 발명의 제 2 실시예인 컨택트 저항률 평가용의 켈빈 저항의 모식도를 나타낸다. Si (100) 면의 소자 영역 (31) 에 붕소를 6 × 1015 ㎠ 이온 주입하여 고농도 p 영역 (32) 을 형성한 후, 열처리를 실시하지 않고 층간 절연막 (33) 을 성막한다. 계속해서, 층간 절연막 (33) 에 컨택트 영역을 노출시키는 컨택트홀 (34) 의 형성을 실시한다. 그 후, 금속막으로서 20 ㎚ 의 팔라듐의 성막을 실시하고, 질소 가스 분위기에서 550 ℃, 3 시간의 열처리를 실시함으로써 불순물의 활성화에 의한 고농도 Si 층 (32) 의 형성과 금속 실리사이드 (35) 의 형성을 실시한다. 이 때, 형성되는 금속 실리사이드 (35) 는 Si 에 대하여 금속이 많은 조성인 Pd2Si 가 형성되어 막두께는 14 ㎚ 가 되고, 그 면방위는 (104) 면이며 p 형 Si 와의 일함수 차는 0.3 eV 이하이다. 그 후, 전극·배선 (36) 을 알루미늄으로 형성하여 완성하였다.
도 10 에 본 발명의 제 2 실시예인 컨택트 저항률 평가용의 켈빈 저항의 전류-전압 특성을 나타낸다.
도 11 에는 종래의 수법에 의해 이온 주입을 실시한 후에 열처리를 실시하여 고농도 Si 층을 형성한 후, 층간 절연막의 성막 및 컨택트 영역의 형성을 실시하고, 그 후, 금속막을 형성하고 다시 열처리에 의해 금속막을 실리사이드화하였을 때의 켈빈 저항의 전류-전압 특성을 나타낸다. 금속 성막 압력을 고압으로 함으로써, 스퍼터 성막시의 플라즈마 데미지가 저감되고, 고농도 Si 영역의 불활성화가 억제되어 저항률이 어느 정도 감소한다.
한편, 제 2 실시예에서는, 불순물의 활성화를 금속막의 성막 후에 실시함으로써, 스퍼터 성막에 의한 플라즈마 데미지를 최소화하고, 또 이온 주입 후의 비정질의 Si 상에 금속막을 형성하고, 열처리에 의해 실리사이드화함으로써, 실리사이드화가 진행되기 쉽다. 이로써, 도 11 에 비해 더욱 저항률이 감소하여, 8.0 × 10-10 Ω㎠ 라는 낮은 컨택트 저항률이 실현된다.
이 때, 실리콘의 면방위는 (100) 면뿐만 아니라, (110), (551) 면 등 어느 면방위여도 된다. 또, 이 때, 금속은 팔라듐뿐만 아니라, 코발트, 니켈, 로듐, 레늄, 오스뮴, 이리듐, 백금, 금 중 적어도 하나이고, 고농도층에 대하여 일함수 차가 0.3 eV 이하인 실리사이드를 형성하는 금속 재료이면 된다.
또한, 컨택트 영역이 될 실리콘 부분에 p 형 또는 n 형 불순물을 이온 주입하면, 그 실리콘 부분의 표면은 아모르퍼스화된다. 종래 기술에서는 이 후에 열처리에 의해 이온을 활성화할 때에 아모르퍼스 표면은 결정화되고, 따라서 결정화된 실리콘 표면에 실리사이드용의 금속이 부착되게 된다. 그러나, 본 발명에서는 아모르퍼스화되어 있는 실리콘 표면에 실리사이드용의 금속막이 형성되므로, 금속이 아모르퍼스 실리콘 부분과 반응하여 그 금속의 실리사이드가 형성되게 된다. 이 결과, 실리사이드의 형성이 용이해지고, 보다 저감된 컨택트 저항률이 얻어졌다.
이상, 본 발명을 복수의 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니다. 본 발명의 구성이나 상세한 내용은, 청구항에 기재된 본 발명의 정신이나 범위 내에서 당업자가 이해할 수 있는 여러 가지 변경을 할 수 있다. 예를 들어, 고농도층의 활성화 및 실리사이드화는 적어도 일방이 실시되면 되며, 양방을 실시하는 경우에는 동시에 한정되지 않고 따로 실시되어도 된다.
이 출원은, 2008년 5 월 16 일에 출원된 일본 특허출원 2008-129692 를 기초로 하는 우선권을 주장하여, 그 개시의 전부를 여기에 도입한다.

Claims (16)

  1. 반도체 장치의 소스 영역, 드레인 영역으로의 컨택트 형성 방법으로서,
    고농도 Si 층 형성을 위한 이온 주입 후, 열처리를 실시하지 않고, 컨택트용 금속막을 성막하고, 그 후의 열처리에 의해 상기 고농도 Si 층의 활성화 및 실리사이드화의 일방 또는 양방을 실시하는 것을 특징으로 하는 컨택트 형성 방법.
  2. 제 1 항에 있어서,
    상기 컨택트용의 금속막의 금속은 상기 고농도 Si 층에 대하여 일함수 차가 0.3 eV 이하인 실리사이드를 형성하는 금속인 것을 특징으로 하는 컨택트 형성 방법.
  3. 제 1 항에 있어서,
    상기 컨택트용의 금속막의 금속은 팔라듐, 코발트, 니켈, 로듐, 레늄, 오스뮴, 이리듐, 백금, 및 금 중 적어도 하나인 것을 특징으로 하는 컨택트 형성 방법.
  4. 반도체 장치의 p 형 또는 n 형 컨택트 영역이 될 Si 층 부분에 p 형 또는 n 형 불순물을 이온 주입하는 공정과,
    이온 주입 공정 후에, 주입된 이온을 활성화하기 위한 열처리를 실시하지 않고 상기 컨택트 영역 표면에 컨택트용의 금속막을 형성하는 공정과,
    가열에 의해 상기 금속막의 금속을 상기 Si 층 부분과 반응시켜 상기 금속의 실리사이드를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 장치의 p 형 또는 n 형 컨택트 영역이 될 Si 층 부분에 p 형 또는 n 형 불순물을 이온 주입하여 그 Si 층 부분의 표면을 아모르퍼스화하는 공정과,
    아모르퍼스 Si 부분 표면에 컨택트용의 금속막을 형성하는 공정과,
    가열에 의해 상기 금속막의 금속을 상기 아모르퍼스 Si 부분과 반응시켜 상기 금속의 실리사이드를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 이온 주입에 의해 주입된 이온을 상기 금속막이 형성된 후의 열처리에 의해 활성화하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 4 항에 있어서,
    상기 실리사이드를 형성하는 공정과 상기 활성화하는 공정이 동시에 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 4 항 또는 제 5 항에 있어서,
    상기 컨택트 영역이 전계 효과 트랜지스터의 소스 또는 드레인 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 4 항 또는 제 5 항에 있어서,
    상기 컨택트용의 금속막의 금속은 상기 p 형 또는 n 형 컨택트 영역이 될 Si 층 부분에 대하여 일함수 차가 0.3 eV 이하인 실리사이드를 형성하는 금속인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 4 항 또는 제 5 항에 있어서,
    상기 컨택트용의 금속막의 금속은 팔라듐, 코발트, 니켈, 로듐, 레늄, 오스뮴, 이리듐, 백금, 및 금 중 적어도 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 4 항 또는 제 5 항에 있어서,
    상기 컨택트 영역이 p 형 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 컨택트 영역에 이온 주입되는 p 형 불순물이 붕소인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 4 항 또는 제 5 항에 있어서,
    상기 금속이 팔라듐인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. Si 에 의한 소스 영역, 드레인 영역을 가지고, 상기 소스 영역 및 드레인 영역의 적어도 일방에 대한 컨택트 부분이 소정의 금속의 실리사이드를 포함하는 반도체 장치로서,
    상기 실리사이드를 형성하는 상기 금속이, 상기 실리사이드의 조성이 Si 에 대하여 상기 금속이 많아지는 금속인 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 대하여,
    상기 소정의 금속이 팔라듐인 것을 특징으로 하는 반도체 장치.
  16. 제 14 항에 대하여,
    상기 소정의 금속이 팔라듐이며, 상기 실리사이드가 Pd2Si 의 (104) 면인 것을 특징으로 하는 반도체 장치.
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