JP2005175378A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】寄生容量や素子サイズの増大を招くことなく、短チャネル効果を抑制できる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型シリコン基板１上にゲート絶縁膜３を介して形成されたゲート電極４下のチャネル領域とソース領域９,ドレイン領域１０に挟まれた領域上に、固定電荷となる不純物(セシウム)を含む酸化シリコン膜５を備える。上記酸化シリコン膜５の固定電荷を含む領域７,７は正の固定電荷となり、固定電荷を含む領域７,７直下に反転層が形成されて、極めて浅いソース・ドレインエクステンションとして機能する。
【選択図】図１

Description

この発明は、半導体装置およびその製造方法に関し、特にＭＩＳ(Metal insulator semiconductor)型電界効果トランジスタ等の半導体装置およびその製造方法に関する。

近年、半導体集積回路の高集積化に伴い、ＭＩＳ型電界効果トランジスタのゲート長の微細化が進んでいる。このような微細ゲート長を有する電界効果トランジスタでは、閾値電圧のゲート長依存性が大きい、ソース・ドレイン間のパンチスルーが起こりやすい等の短チャネル効果が顕在化する。

このような短チャネル効果を防ぐ方法の１つとして、ゲート電極側壁に第２のゲート電極を備えたＭＩＳ型電界効果トランジスタが提案されている(例えば、(非特許文献１)参照)。この従来のＭＩＳ型電界効果トランジスタの断面図を図６に示す。

上記ＭＩＳ型電界効果トランジスタによれば、図６に示すように、シリコン基板１０１上に形成された第１のゲート絶縁膜１１４と、上記第１のゲート絶縁膜１１４上に形成された第１のゲート電極１１５と、第２のゲート絶縁膜１１６を介して、上記第１のゲート電極１１５を覆うように形成された第２のゲート電極１１７と、シリコン基板１の表面のうち、第１のゲート電極１１１５下のチャネル領域から離れた位置に形成されたソース領域１０９およびドレイン領域１１０からなる。

上記構成によれば、第１のゲート電極１１５とは独立に、第２のゲート電極１１７に電圧を加えることによって、第２のゲート電極１１７直下のシリコン基板１０１表面に反転層が形成され、極めて浅いソース・ドレインエクステンションを形成することができる。これにより、短チャネル効果を極めて抑制することができる。

しかしながら、上記ＭＩＳ型電界効果トランジスタでは、第２のゲート電極１１７を形成することにより、第１のゲート電極１１５と第２のゲート電極１１７との間に発生する寄生容量が負荷となり、例えば、集積回路等を形成した場合に動作速度の低下を招いてしまうという問題がある。また、通常のＭＩＳ型電界効果トランジスタに比べて、第２のゲート電極１１７用のコンタクトおよび配線を余分に形成する必要があるため、素子サイズの増大や配線設計の自由度の減少を招くという問題がある。
Hisao Kawamura,Toshisugu Sakamoto,Toshio Baba,Yukinori Ochiai,Jun'ich Fujita,and Jun'ich Sone著,「アイトリプルイー・トランザクション・オン・エレクトロン・デバイセズ(IEEE TRANSACTION ON ELETRON DEVICES)」，米国，アイトリプルイー(IEEE)，第４７巻(VOL.47)，第４号(NO.4)，２０００年４月(APRIL2000)，P.856-860

この発明は、上記問題を解決すべくなされたものであり、その目的は、寄生容量や素子サイズの増大を招くことなく、短チャネル効果を抑制できるＭＩＳ型電界効果トランジスタ等の半導体装置およびその製造方法を提供することにある。

上記目的を達成するため、第１の発明の半導体装置は、Ｐ型若しくはイントリンシックの半導体基板と、上記半導体基板の一主面上に第１の絶縁膜を介して形成されたゲート電極と、上記半導体基板の一主面側の上記ゲート電極に覆われていない領域に設けられたＮ型のソース領域およびドレイン領域と、上記ゲート電極下のチャネル領域と上記ソース領域およびドレイン領域とに挟まれた領域上に、固定電荷となる不純物としてセシウム,バリウムおよびルビジウムのうちの少なくとも１つを含む第２の絶縁膜を備えたことを特徴としている。

上記構成の半導体装置によれば、上記チャネル領域とＮ型のソース領域に挟まれた領域およびチャネル領域とドレイン領域に挟まれた領域のＰ型(若しくはイントリンシック)の半導体表面上に形成した上記第２の絶縁膜中に、固定電荷となる不純物としてセシウム,バリウムおよびルビジウムのうちの少なくとも１つを含むことにより固定電荷を実現している。

上記セシウム、バリウム、ルビジウムは、アルカリ金属またはアルカリ土類金属に属しているため、第1イオン化エネルギーが小さく、正の電荷を持つイオンになりやすい性質を持っている。また、上記セシウム、バリウム、ルビジウムは、室温でも移動しやすいナトリウム等の軽元素とは異なり、原子番号が大きいため、通常の素子動作温度領域においては電荷が移動することはない。従って、セシウム、バリウム、ルビジウムは、正の固定電荷として働くため、上記セシウム,バリウムおよびルビジウムのうちの少なくとも１つを含む第２の絶縁膜下の半導体基板表面付近でバンドベンディングが起こることによって反転層(キャリアは電子)が形成され、極めて浅いソース・ドレインエクステンションが形成される。これにより、短チャネル効果を極めてよく抑制することができる。また、通常のＭＩＳ型電界効果トランジスタに対して、余分な電極等を付加する必要がないため、寄生容量の増大や素子面積の増大等をまねくことはない。

従って、寄生容量や素子サイズの増大を招くことなく、短チャネル効果を抑制できるＮ型チャネルＭＩＳ型電界効果トランジスタ等の半導体装置が提供することができる。

更に、上記セシウム、バリウム、ルビジウムは、半導体製造装置として一般的なイオン注入装置を用いて上記第２の絶縁膜中に導入することが可能であり、注入量を精密に制御しながら容易に短チャネル効果特性に優れたＮ型チャネルＭＩＳ型電界効果トランジスタ等の半導体装置を製造することが可能である。

但し、上記第１の絶縁膜と、上記第２の絶縁膜は、必ずしも異なる膜或いは膜質である必要はない。

また、一実施形態の半導体装置は、第１の発明の半導体装置において、上記固定電荷となる不純物の面密度が５.３×１０¹²ｃｍ^-2以上かつ３×１０¹⁴ｃｍ^-2以下であることを特徴としている。

上記実施形態の半導体装置によれば、上記第２の絶縁膜に含まれる固定電荷となる不純物の面密度が５.３×１０¹²ｃｍ^-2以上かつ３×１０¹⁴ｃｍ^-2以下であるため、セシウム,バリウムおよびルビジウムのうちの少なくとも１つの不純物の正の固定電荷によって誘起される反転層のシート抵抗を十分に小さくでき、非常に高い駆動電流を得ることができる。

また、第２の発明の半導体装置は、Ｎ型若しくはイントリンシックの半導体基板と、上記半導体基板の一主面上に第１の絶縁膜を介して形成されたゲート電極と、上記半導体基板の一主面側の上記ゲート電極に覆われていない領域に設けられたＰ型のソース領域およびドレイン領域と、上記ゲート電極下のチャネル領域と上記ソース領域およびドレイン領域とに挟まれた領域上に、固定電荷となる不純物としてのヨウ素を含む第２の絶縁膜を備えたことを特徴としている。

上記構成の半導体装置によれば、上記チャネル領域とＰ型のソース領域に挟まれた領域およびチャネル領域とＰ型のドレイン領域に挟まれた領域のＮ型(若しくはイントリンシック)の半導体表面上に形成した上記第２の絶縁膜中に、固定電荷となる不純物としてのヨウ素が含まれている。

上記ヨウ素は、周期表第VIIB族に属しているハロゲン元素であるため、電子親和力が大きく、負の電荷を持つイオンになりやすい性質を持っている。また、上記ヨウ素は、原子番号が大きいため、室温でも移動しやすい弗素、塩素等の軽元素とは異なり、通常の素子動作温度領域において電荷が移動することがない。従って、ヨウ素は負の固定電荷として働くため、ヨウ素を含む第２の絶縁膜下の半導体基板表面付近でバンドベンディングが起こることによって反転層(キャリアは正孔)が形成され、極めて浅いソース・ドレインエクステンションが形成される。これにより、短チャネル効果を極めてよく抑制することができる。また、通常のＭＩＳ型電界効果トランジスタに対して、余分な電極等を付加する必要がないため、寄生容量の増大や素子面積の増大等をまねくことはない。

従って、寄生容量や素子サイズの増大を招くことなく、短チャネル効果を抑制できるＰ型チャネルＭＩＳ型電界効果トランジスタ等の半導体装置を提供することができる。

更に、上記ヨウ素は、半導体製造装置として一般的なイオン注入装置を用いて上記第２の絶縁膜中に導入することが可能であり、注入量を精密に制御しながら容易に短チャネル効果特性に優れたＰ型チャネルＭＩＳ型電界効果トランジスタ等の半導体装置を製造することが可能である。

但し、上記第１の絶縁膜と、上記第２の絶縁膜は、必ずしも異なる膜或いは膜質である必要はない。

また、一実施形態の半導体装置は、第２の発明の半導体装置において、上記ヨウ素の面密度が８×１０¹²ｃｍ^-2以上であることを特徴としている。

上記実施形態の半導体装置によれば、上記ヨウ素の面密度が８×１０¹²ｃｍ^-2以上であるため、上記ヨウ素による固定電荷によって誘起される反転層のシート抵抗を十分に小さくでき、非常に高い駆動電流を得ることができる。

また、一実施形態の半導体装置は、第１または第２の発明の半導体装置において、少なくとも上記第２の絶縁膜上の一部または全部に第３の絶縁膜を備えたことを特徴としている。

上記実施形態の半導体装置によれば、上記第２の絶縁膜上に第３の絶縁膜を設けているので、上記第２の絶縁膜に含まれる不純物が、後の熱工程等によって外方へ拡散するのを防ぐことができる。従って、上記第２の絶縁膜の不純物は効率よく固定電荷として作用することができる。

また、一実施形態の半導体装置は、第１または第２の発明の半導体装置において、上記第１の絶縁膜が上記第２の絶縁膜とは異なる組成であることを特徴としている。

上記実施形態の半導体装置によれば、上記第１の絶縁膜と上記第２の絶縁膜との間に界面を形成している。このため、上記第２の絶縁膜中に含まれる不純物が熱拡散等によって第１の絶縁膜方向へ拡散しても、上記界面にトラップされるため、第１の絶縁膜中に拡散するのを防ぐことができる。更に、第１の絶縁膜が第２の絶縁膜中の固定電荷となる不純物が拡散しにくい膜質であることが好ましい。従って、ゲート電極と、上記不純物によって誘起される反転層とのオーバーラップはほとんどないため、ゲート電極とソース領域,ドレイン領域との間に生じる寄生容量を小さくすることができ、回路動作の高速化を図ることができる。また、上記不純物による固定電荷によって誘起される反転層の端がゲート電極端とほぼ一致することにより、理想的なソース・ドレイン構造となり、良好な短チャネル効果特性と大きな駆動電流を同時に得ることができる。

また、一実施形態の半導体装置は、第１または第２の発明の半導体装置において、上記第２の絶縁膜の膜厚が上記第１の絶縁膜の膜厚よりも大きいことを特徴としている。

上記実施形態の半導体装置によれば、上記第２の絶縁膜の膜厚が、上記第１の絶縁膜の膜厚よりも大きいため、第２の絶縁膜中に含まれる固定電荷となる不純物が、第１の絶縁膜方向に拡散する場合、上記不純物から見た断面積が第１の絶縁膜において小さくなるため、上記不純物が第１の絶縁膜中に拡散するのを防ぐことができる。従って、ゲート電極と、上記不純物によって誘起される反転層とのオーバーラップはほとんどないため、ゲート電極とソース・ドレイン領域との間に生じる寄生容量を小さくすることができ、回路動作の高速化を図ることができる。また、上記不純物による固定電荷によって誘起される反転層の端がゲート電極端とほぼ一致することにより、理想的なソース・ドレイン構造となり、良好な短チャネル効果特性と大きな駆動電流を同時に得ることができる。

また、第３の発明の半導体装置の製造方法は、上記第１の発明または第２の発明の半導体装置を製造する半導体装置の製造方法であって、半導体基板の一主面上に設けられた第１の絶縁膜の上に選択的にゲート電極を形成する工程と、上記半導体基板の一主面上の上記ゲート電極に覆われていない領域に第２の絶縁膜を形成する工程と、上記ゲート電極をマスクとしてイオン注入法により上記第２の絶縁膜中に固定電荷となる不純物を注入する工程とを含むことを特徴としている。

上記実施形態の半導体装置の製造方法によれば、上記イオン注入法により、上記第２の絶縁膜中に固定電荷となる不純物を注入するため、特別な装置を必要とせず、半導体製造装置として一般的なイオン注入装置を用いて容易に製造することが可能である。また、通常の半導体製造工程に比べても、工程数の増加なく、容易に製造することが可能である。

また、一実施形態の半導体装置の製造方法は、上記ゲート電極をマスクとしてイオン注入法により上記第２の絶縁膜中に不純物を注入する工程の後に、上記不純物の再分布を促すアニール工程を含むことを特徴としている。

上記実施形態の半導体装置の製造方法によれば、上記第２の絶縁膜中に固定電荷となる不純物を注入した後にアニールを行うことによって、熱拡散により上記第２の絶縁膜中で上記不純物の再分布が起こり、上記不純物が上記第２の絶縁膜と半導体基板界面付近にパイルアップする。これにより、上記第２の絶縁膜中の不純物は効率よく固定電荷として作用することができる。

また、一実施形態の半導体装置の製造方法は、上記アニール工程の前で、上記第２の絶縁膜を形成する工程の後に、かつ、上記第２の絶縁膜上に第３の絶縁膜を形成する工程を含むことを特徴としている。

上記実施形態の半導体装置の製造方法によれば、上記アニール工程の前で、上記第２の絶縁膜を形成する工程より後に、上記第２の絶縁膜上に第３の絶縁膜を形成することによって、上記第２の絶縁膜に含まれる不純物が、後の熱工程等によって外方へ拡散するのを防ぐことができる。従って、上記第２の絶縁膜中の不純物は効率よく固定電荷として作用することができる。

また、第４の発明の半導体装置の製造方法は、上記第１の発明または第２の発明の半導体装置を製造する半導体装置の製造方法であって、半導体基板の一主面上に設けられた第１の絶縁膜の上に選択的にゲート電極を形成する工程と、上記半導体基板の一主面上の上記ゲート電極に覆われていない領域に第２の絶縁膜を形成する工程と、上記第２の絶縁膜上に第３の絶縁膜を形成する工程と、上記第３の絶縁膜上にゲート側壁膜を形成する工程と、上記半導体基板の一主面側に、上記ゲート電極および上記ゲート側壁膜をマスクとして自己整合的にソース領域およびドレイン領域を形成する工程と、上記ソース領域およびドレイン領域を形成する工程の後にアニールを行う工程と、上記ゲート側壁膜を除去する工程と、上記第２の絶縁膜中に固定電荷となる不純物をイオン注入する工程とを含むことを特徴としている。

上記実施形態の半導体装置の製造方法によれば、上記ソース領域およびドレイン領域の形成、および活性化アニールを行った後に、上記第２の絶縁膜中に固定電荷となる不純物を注入するため、上記不純物に対するサーマルバジェット(Thermal Budget)を低減することができ、第２の絶縁膜中での不純物の再分布を精密に制御することができる。

尚、本明細書中における固定電荷となる不純物とは、第２の絶縁膜中で固定電荷として作用する不純物のことを意味し、Ｎ型チャネル素子の場合は、セシウム、バリウム、ルビジウムのうちの少なくともいずれか一つを意味し、Ｐ型チャネル素子の場合は、ヨウ素を意味する。

以上より明らかなように、この発明の半導体装置およびその製造方法によれば、寄生容量や素子サイズの増大を招くことなく、短チャネル効果を抑制できるＭＩＳ型電界効果トランジスタ等の半導体装置を提供することにある。

以下、この発明の半導体装置およびその製造方法を図示の実施の形態により詳細に説明する。

この発明に使用できる半導体基板は、特に限定されないが、シリコン基板が好ましい。更に、ＳＯＩ(Semiconductor On Insulator)基板、または、シリコン結晶に歪みを加えることによってキャリア移動度を向上させた歪みシリコン基板であってもよい。尚、各実施の形態では、セシウムを用いたＮ型チャネル素子を中心に説明するが、不純物の導電型を逆にし、セシウムをヨウ素に置き換えることにより、Ｐ型チャネル素子を形成することができる。また、Ｎ型チャネル素子の場合、セシウムの代わりにバリウム、ルビジウムを用いるか、または、これら３つのうちの少なくとも２種を含む混合物を用いても同様の効果が得られる。無論、両型の素子が同一基板上に形成されてもよいし、相補型ＭＩＳ型電界効果トランジスタを形成してもよいし、集積回路を形成してもよい。

(第１実施形態)
この発明の第１実施形態の半導体装置は、セシウムによる固定電荷によって誘起される反転層をソース・ドレインエクステンションとするＮ型チャネルＭＩＳ型電界効果トランジスタを、簡単な工程により実現したものである。例えば、酸化シリコン膜中のセシウムは、通常の素子動作温度領域においては安定な固定電荷として機能する。更に、例えば酸化シリコン膜中のセシウムは、高温処理(例えば、７００℃以上)によって熱拡散し、例えばシリコン基板との界面付近にパイルアップし、自己整合的な分布を形成することができるという優位性を持つ。尚、Ｎ型チャネル素子の場合のバリウム,ルビジウムについても同様の効果があり、Ｐ型チャネル素子の場合のヨウ素についても同様の効果がある。

図１(ａ)〜(ｄ)はこの発明の第１実施形態の半導体装置の製造方法を説明するための工程順に示した半導体装置の一例としてのＮ型チャネルＭＩＳ型電界効果トランジスタの断面図である。

まず、図１(ａ)に示すように、半導体基板の一例としてのＰ型シリコン基板１(単結晶)の一主面に公知の方法によってＳＴＩ(Shallow Trench Isolation)領域２を形成し、素子形成領域を区分する。次にこの素子形成領域の表面に設けた第１の絶縁膜の一例としての酸窒化シリコンからなるゲート絶縁膜３の上に多結晶シリコン膜を堆積してパターニングし、ゲート電極４を形成する。尚、ゲート電極４に覆われていない領域のゲート絶縁膜３は、必ずしも除去しなくてもよい。

ゲート絶縁膜３の材質は、絶縁性がある限り何でも良く、例えば、酸化シリコン、窒化シリコン、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物等であっても良い。また、ゲート電極４の材質は、導電性である限り何でも良く、アルミニウム等の金属、ニッケルシリサイド等のシリサイド等であってもよい。

次に、ＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法にて第２の絶縁膜の一例としての酸化シリコン膜５を堆積する。上記酸シリコン膜５の膜厚は、例えば、ゲート絶縁膜３の膜厚の２倍以上５０倍以下程度が好ましい。上記酸化シリコン膜５の膜厚をゲート絶縁膜３の膜厚より大きくすることにより、後の工程で酸化シリコン膜５中に注入するセシウム等の固定電荷となる不純物が、熱工程等において拡散する場合に、ゲート絶縁膜３中の拡散速度より酸化シリコン膜５中の拡散速度が大きくなるため、ゲート絶縁膜３中に固定電荷となる不純物が拡散するのを抑制することができ、酸化シリコン膜５中の固定電荷となる不純物の分布を非常に容易に制御することができる。

また、上記酸化シリコン膜５の膜厚をゲート絶縁膜３の膜厚とは独立に制御しているため、後の工程で、酸化シリコン膜５中にセシウム等の固定電荷となる不純物をイオン注入するときに、注入エネルギーに対する制約が少なく、容易に製造することができる。

尚、上記酸化シリコン膜５の代わりに、セシウム等の固定電荷となる不純物を含む絶縁膜を堆積しても良い。例えば、セシウムを含む雰囲気中でＣＶＤ法により酸化シリコン膜等を堆積すればよい。この場合、後の工程でセシウム等の固定電荷となる不純物をイオン注入する必要はないので、上記絶縁膜の膜厚を自由に設計することができる。

次に、図１(ｂ)に示すように、シリコン基板表面にレジストを塗布した後、ＳＴＩ領域２を覆い、かつ、素子形成領域のうちの少なくともソース・ドレインエクステンションを形成する領域を開口するようにレジストをパターニングすることによって、レジストマスク６を形成する。その後、ゲート電極４およびレジストマスク６をマスクとして、酸化シリコン膜５中にセシウムをイオン注入する。上記セシウムは、第１イオン化エネルギーが非常に小さいため、正の電荷を持つイオンとして安定に存在することができる。従って、上記酸化シリコン膜５に、セシウムからなる正の固定電荷を含む領域７が形成される。

尚、上記セシウムの代わりにバリウムまたはルビジウムを用いてもよいし、セシウム、バリウム、ルビジウムのうち少なくとも２種を用いても良い。

上記正の固定電荷を含む領域７から発せられる電界により、上記正の固定電荷を含む領域７下のシリコン基板１表面でバンドベンディングが起こる。上記シリコン基板１表面の電位が、シリコン基板１のフェルミポテンシャルと真性フェルミポテンシャルとの差の２倍程度に達することにより、正の固定電荷を含む領域７下のシリコン基板１表面に反転層が形成される。尚、上記反転層は、ソース・ドレインエクステンションとして機能することになる。

次に、図１(ｃ)に示すように、レジストマスク６(図１(b)に示す)を剥離した後、ＣＶＤ法(化学的気相成長法：Chemical Vapor Deposition)にて酸化シリコン膜を所望の厚さ堆積し、ＲＩＥ(Reactive Ion Etch)によりエッチバックすることによってゲート電極４の両側にゲート側壁８を形成する。但し、上記酸化シリコン膜は、絶縁性を有する限り材質は何でも良いが、固定電荷となる不純物(セシウム等)の拡散を防ぐ酸窒化シリコン膜や窒化シリコン膜等の材質が好ましい。その後、ゲート電極４およびゲート側壁８をマスクとして砒素イオンをイオン注入し、ソース領域９およびドレイン領域１０を形成後、活性化アニールを行う。

セシウムは、高温処理(例えば、７００℃以上)によって酸化シリコン膜５中を熱拡散し、例えばシリコン基板１との界面付近にパイルアップするため、自己整合的な固定電荷分布を形成することができる。更に、ゲート絶縁膜３の材質をセシウムの拡散しにくい酸窒化シリコンとしているので、ゲート絶縁膜３中ではセシウムの拡散速度は非常に遅くなり、また、ゲート絶縁膜３と酸化シリコン膜５との間にはセシウムをトラップする界面が存在している。更に、上記酸化シリコン膜５をゲート絶縁膜３よりも厚く形成したため、セシウムのゲート絶縁膜３への拡散はほとんどおこらず、極めて高精度に酸化シリコン膜５中のセシウムの分布を制御することができる。従って、ゲート電極４と、セシウムからなる正の固定電荷を含む領域７によって誘起される反転層とのオーバーラップはほとんどないため、ゲート電極４と上記反転層との間に生じる寄生容量を極めて小さくすることができ、この発明のＭＩＳ型電界効果トランジスタからなる回路動作の高速化を図ることができる。また、上記セシウムによる固定電荷によって誘起される反転層の端がゲート電極４端とほぼ一致することにより、理想的なソース・ドレイン構造となり、良好な短チャネル効果特性と大きな駆動電流を同時に得ることができる。

尚、活性化アニールは、ＲＴＡ(Rapid Thermal Annealing：瞬間アニール)、スパイクアニール、フラッシュランプアニール、レーザーアニール等による高温短時間のアニールが好ましい。例えば、８００℃〜１１００℃、１秒〜１８０秒程度のアニールを行う。また、ソース領域９およびドレイン領域１０形成前、かつ、セシウムを酸化シリコン膜５にイオン注入した後に、活性化アニールとは別に、セシウムの再分布を促すアニールを行ってもよい。例えば、７００℃〜１１００℃、１秒〜２時間程度のアニールを行ってもよい。無論、上記砒素イオンは、リン、アンチモン等のドナーとなる注入種であってもよい。活性化アニール後にサリサイドを形成しても良い。

次に、図１(ｄ)に示すように、公知の方法で層間絶縁膜１１,上部配線１２等を形成して、半導体装置が完成する。

図２は、ゲート長３７ｎｍ、ゲート絶縁膜の酸化シリコン換算膜厚１ｎｍ、セシウムのドーズ量３×１０¹³ｃｍ^-2として作成したこの第１実施形態の半導体装置(Ｎ型チャネル素子)の電気特性を示す。図２において、横軸はゲート電圧[Ｖ]を表し、縦軸はドレイン端子電流[Ａ／μｍ]を表している。ドレイン電圧は１Ｖとし、そのときのオン電流は９７４μＡ／μｍであった。図２からわかるように、非常に良好なトランジスタ特性を得ることができた。

図１(ｄ)からわかるように、この発明の第１実施形態の半導体装置は、ゲート電極４に覆われたチャネル領域とソース領域９およびドレイン領域１０との間にある酸化シリコン膜５中にセシウムからなる正の固定電荷を含む領域７を有している。

セシウムは、原子番号５５と質量が大きく、また、周期律表の中で最も低い第１イオン化エネルギー(３.８９ｅＶ)を持っているため、通常の素子動作温度領域においては、酸化シリコン膜等の絶縁膜中を移動するようなことはなく、正の電荷を持つイオンとして安定に存在することができる。従って、絶縁膜中で正の固定電荷として極めて安定に存在することができる。尚、バリウム、ルビジウムに関しても、同様の効果が得られる。

上記正の固定電荷を含む領域７から発せられる電界により、上記正の固定電荷を含む領域７下のシリコン基板１表面でバンドベンディングが起こり、正の固定電荷を含む領域７下のシリコン基板１表面に反転層が形成される。

上記反転層は、チャネル領域とソース領域９との間およびチャネル領域とドレイン領域１０との間に形成されているので、極めて浅いソース・ドレインエクステンションとして機能する。

但し、反転層が形成されるためには、例えば固定電荷によってシリコン基板１内に形成される空乏層内の不純物濃度が均一の場合、固定電荷密度が、

κ ： 基板の比誘電率
ε ： 真空の誘電率[Ｆ／ｃｍ]
Ｎ_A ： 空乏層中のアクセプター濃度[ｃｍ^-3]
Ｎ_D ： 空乏層中のドナー濃度[ｃｍ^-3]
ｑ ： 電荷素量[Ｃ]
φ_B ： ２(ｋ_BＴ／ｑ)ln(|Ｎ_A-Ｎ_D|／Ｎ_i)
Ｎ_i ： 真性キャリア濃度[ｃｍ^-3]
ｋ_B ： ボルツマン定数[ｅＶ／Ｋ]
Ｔ ： 温度[Ｋ]
Ｖ_R ： シリコン基板−ソース領域９間にかかる逆バイアス電圧(＞０)[Ｖ]
（チャネル領域−ソース領域９間の反転層の場合）
または、シリコン基板−ドレイン領域間にかかる逆バイアス電圧(＞０)[Ｖ]
（チャネル領域−ドレイン領域１０間の反転層の場合）
よりも大きいことが必要である。例えば、チャネル領域−ソース領域９間に反転層を形成するためには、Ｖ_R=０[Ｖ]、|Ｎ_A-Ｎ_D|＝１×１０¹⁸[ｃｍ^-3]の場合(Ｎ_A＞Ｎ_D)、固定電荷密度は３.５×１０¹²[ｃｍ^-2]以上必要である。

また、固定電荷によって誘起される反転層のシート抵抗は、低ければ低いほど素子特性は向上する。固定電荷密度が大きいほど反転層として誘起されるキャリア密度は上昇するが、逆に基板表面に対して垂直方向の電界が大きくなるため、キャリア移動度の劣化が起こる。このため、シート抵抗を低くするために最適な固定電荷密度が現われる。

図３にセシウムからなる正の固定電荷によって誘起される反転層のシート抵抗の固定電荷密度依存性の測定結果を示す。図３において、横軸は正の固定電荷密度[ｃｍ^-2]を表し、縦軸は反転層のシート抵抗[Ω/□]を表している。尚、測定に用いた試料は、次のように作成した。まず、Ｐ型シリコン基板（基板濃度：１×１０¹⁸ｃｍ^-3）を熱酸化することにより酸化シリコン膜(３５０Å)を形成し、その上にＬＰ−ＣＶＤ法(減圧ＣＶＤ法)により窒化シリコン膜(１００Å)を形成した後、セシウムを４０ｋｅＶにてイオン注入し、窒素雰囲気中でアニールを行った。固定電荷として活性化したセシウムの量は、酸化シリコン膜とシリコン基板との界面から約５０Å以内に分布する酸化シリコン膜中のセシウム量にほぼ一致した。図３からわかるように、基板濃度一定の条件のもとでは、ある固定電荷密度において、固定電荷によって誘起される反転層のシート抵抗は最小値となる。例えば、基板濃度が１×１０¹⁸[ｃｍ^-2]の場合、固定電荷密度を５.３×１０¹²以上かつ３×１０¹⁴ｃｍ^-2以下とすることにより、１０[kΩ／□]以下の低シート抵抗値を得ることができる。更に好ましくは、１×１０¹³ｃｍ^-2以上かつ３×１０¹³ｃｍ^-2以下とすることにより、十分に小さなシート抵抗値を得ることができ、従って、Ｎ型チャネルＭＩＳ型電界効果トランジスタの駆動電流を非常に大きくすることができる。
同様に、基板濃度１.２×１０¹⁶ｃｍ^-3、１.１×１０¹⁹ｃｍ^-3のP型シリコン基板を用いて測定した結果、反転層のシート抵抗が１０kΩ/□以下となる固定電荷密度はそれぞれ、１.３×１０¹²ｃｍ^-2以上かつ３.０×１０¹⁴ｃｍ^-2以下（基板濃度：１.２×１０¹⁶ｃｍ^-3）、２.３×１０¹³ｃｍ^-2以上かつ３.０×１０¹⁴ｃｍ^-2以下（基板濃度：１.１×１０¹⁹ｃｍ^-3）であった。

Ｐ型チャネル素子の場合は、上記セシウムをヨウ素に置き換えることにより、固定電荷の極性は負となる。この場合、反転層が形成されるためには、固定電荷によって形成される空乏層内の不純物濃度が均一の場合、固定電荷密度が、

κ ： 基板の比誘電率
ε ： 真空の誘電率[Ｆ／ｃｍ]
Ｎ_A ： アクセプター濃度[ｃｍ^-3]
Ｎ_D ： ドナー濃度[ｃｍ^-3]
ｑ ： 電荷素量[Ｃ]
ψ_B ： ２(ｋ_BＴ／ｑ)ln(Ｎ_A／Ｎ_i)
Ｎ_i ： 真性キャリア濃度[ｃｍ^-3]
ｋ_B ： ボルツマン定数[ｅＶ／Ｋ]
Ｔ ： 温度[Ｋ]
Ｖ_R ： シリコン基板−ソース領域間にかかる逆バイアス電圧(＞０)[Ｖ]
(またはシリコン基板−ドレイン領域間にかかる逆バイアス電圧)
よりも大きいことが必要である。例えば、チャネル領域−ソース領域９間に反転層を形成するためには、Ｖ_R＝０[Ｖ]、｜Ｎ_A−Ｎ_D｜＝１×１０¹⁸[ｃｍ^-3]の場合(Ｎ_A＜Ｎ_D)、固定電荷密度は３.５×１０¹²[ｃｍ^-2]以上必要である。

図４にヨウ素からなる負の固定電荷によって誘起される反転層のシート抵抗の固定電荷密度依存性の測定結果を示す。図４において、横軸は負の固定電荷密度[ｃｍ^-2]を表し、縦軸は反転層のシート抵抗[Ω/□]を表している。尚、測定に用いた試料は、次のように作成した。まず、Ｎ型シリコン基板（基板濃度：１×１０¹⁸ｃｍ^-3）を熱酸化することにより酸化シリコン膜(３５０Å)を形成し、その上にＬＰ−ＣＶＤ法(減圧ＣＶＤ法)により窒化シリコン膜(１００Å)を形成した後、ヨウ素を４０ｋｅＶにてイオン注入し、窒素雰囲気中でアニールを行った。固定電荷として活性化したヨウ素量は、酸化シリコン膜とシリコン基板との界面から約５０Å以内に分布する酸化シリコン膜中のヨウ素量にほぼ一致した。
図４からわかるように、固定電荷密度を８×１０¹²ｃｍ^-2以上とすることにより、２０[kΩ／□]以下の低いシート抵抗値を得ることができる。更に好ましくは、１×１０¹⁴ｃｍ^-2以上とすることにより、ほぼ最小のシート抵抗を得ることができる。従って、Ｐ型チャネルＭＩＳ型電界効果トランジスタの駆動電流を大きくすることができる。
同様に、基板濃度１.２×１０¹⁶ｃｍ^-3、１.１×１０¹⁹ｃｍ^-3のＮ型シリコン基板を用いて測定した結果、反転層のシート抵抗が２０kΩ/□以下となる固定電荷密度はそれぞれ、３.０×１０¹²ｃｍ^-2以上、２.２×１０¹³ｃｍ^-2以上であった。

尚、シリコン基板１の代わりに、歪みシリコン基板を用いた場合は、キャリア移動度増大の効果により、上記シート抵抗は更に低下し、より大きな駆動電流を得ることができる。

(第２実施形態)
図５(ａ)〜(ｃ)はこの発明の第２実施形態の半導体装置の製造方法を説明するための工程順に示した半導体装置の一例としてのＮ型チャネルＭＩＳ型電界効果トランジスタの断面図である。

図５(ａ)に示すように、半導体基板の一例としてのＰ型シリコン基板１の一主面に公知の方法によってＳＴＩ(Shallow Trench Isolation)領域２を形成し、素子形成領域を区分する。次にこの素子形成領域の表面に設けた酸窒化シリコンからなる第１の絶縁膜の一例としてのゲート絶縁膜３の上に多結晶シリコン膜を堆積してパターニングし、ゲート電極４を形成する。また、上記ゲート絶縁膜３の材質は酸化シリコンであってもよいが、酸窒化シリコンを用いることにより、後の工程での熱処理等によって、セシウム等の固定電荷となる不純物がゲート絶縁膜３中に拡散するのを防ぐことができる。尚、ゲート電極４に覆われていない領域のゲート絶縁膜３は除去してもよい。

次に、図５(ｂ)に示すように、上記シリコン基板１全面に、例えばＣＶＤ法を用いて第２の絶縁膜の一例としての酸化シリコン膜５を形成する。上記酸化シリコン膜５は、酸窒化シリコン膜であってもよい。また、上記酸化シリコン膜５は、ＮＯ、Ｎ₂Ｏ、ＮＨ₃、窒素ラジカルのうちの少なくとも１つを含む雰囲気中で熱処理することによって酸窒化しても良い。上記酸化シリコン膜５の膜厚は、ゲート絶縁膜３の膜厚よりも大きくすることが好ましい。上記酸化シリコン膜５の膜厚を、ゲート絶縁膜３の膜厚より大きくすることにより、後の工程で上記酸化シリコン膜１０中に注入するセシウム等の固定電荷が、熱工程等によりゲート電極４方向へ拡散する場合、酸化シリコン膜５中を拡散するセシウム等の固定電荷から見た断面積が、ゲート絶縁膜３において小さくなるため、ゲート絶縁膜３中に拡散するのを防ぐことができる。従って、固定電荷の分布を高精度に制御することが可能となる。また、ゲート絶縁膜３の膜厚は通常数ナノメートル程度以下の極薄であるが、ゲート絶縁膜３とは独立に酸化シリコン膜５の膜厚を制御できるため、後の工程で酸化シリコン膜５中にセシウム等をイオン注入するときに、例えば注入エネルギーを比較的高くできるため、製造条件の制限が少なく、容易に製造することが可能となる。

次に、上記シリコン基板１全面に、例えばＬＰ-ＣＶＤ(減圧ＣＶＤ)法によって、第３の絶縁膜の一例としての窒化シリコン膜１３を堆積する。窒化シリコン膜中では、後の工程で酸化シリコン膜５中に注入するセシウム等の固定電荷となる不純物が、高温においてもほとんど拡散しないので、酸化シリコン膜５中の上記固定電荷となる不純物が上記シリコン基板１に対して反対方向に拡散することを防ぐことができる。従って、酸化シリコン膜５中の固定電荷分布の制御が容易となる。

次に、図５(ｂ)に示すように、シリコン基板表面にレジストを塗布した後、ＳＴＩ領域２を覆い、かつ、素子形成領域のうちの少なくともソース・ドレインエクステンションを形成する領域が開口するようにレジストをパターニングすることによって、レジストマスク６を形成する。その後、ゲート電極４およびレジストマスク６をマスクとして、酸化シリコン膜５中にセシウムイオンをイオン注入する。そうして、上記酸化シリコン膜５に、セシウムからなる正の固定電荷を含む領域７が形成される。

次に、図５(ｃ)に示すように、レジストマスク６(図５(b)に示す)を剥離後、ＣＶＤ法により酸化シリコン膜を所望の厚さ堆積し、ＲＩＥによりエッチバックすることによってゲート側壁８を形成する。但し、上記酸化シリコン膜は絶縁性を有する限り材質は何でも良いが、セシウム等の拡散を防ぐ酸窒化シリコン膜や窒化シリコン膜等の材質が好ましい。その後、ゲート電極４およびゲート側壁８をマスクとして砒素イオンをイオン注入し、ソース領域９およびドレイン領域１０を形成後、活性化アニールを行う。これにより、酸化シリコン膜５中のセシウムは、酸化シリコン膜５と半導体基板１との界面付近、酸化シリコン膜５とゲート絶縁膜３との界面付近等にパイルアップするため、自己整合的に固定電荷分布を形成することができる。

尚、活性化アニールは、ＲＴＡ(Rapid Thermal Annealing：瞬間アニール)、スパイクアニール、フラッシュランプアニール、レーザーアニール等による高温短時間のアニールが好ましい。例えば、８００℃〜１１００℃、１秒〜１８０秒程度のアニールを行う。また、ソース領域９およびドレイン領域１０形成前、かつ、セシウムを酸化シリコン膜５にイオン注入した後に、活性化アニールとは別に、セシウムの再分布を促すアニールを行ってもよい。例えば、７００℃〜１１００℃、１秒〜２時間程度のアニールを行ってもよい。活性化アニール後にサリサイドを形成しても良い。

次に、図５(ｄ)に示すように、層間絶縁膜１１、上部配線１２等を形成して半導体装置が完成する。

この発明の第２実施形態の半導体装置は、ゲート電極４に覆われたチャネル領域とソース領域９,ドレイン領域１０との間にある酸化シリコン膜５中にセシウムからなる正の固定電荷を含む領域７を有している。上記正の固定電荷を含む領域７から発せられる電界により、上記正の固定電荷を含む領域７下のシリコン基板１表面でバンドベンディングが起こり、正の固定電荷を含む領域７下のシリコン基板１表面に反転層が形成される。上記反転層は、チャネル領域とソース領域９およびドレイン領域１０との間に形成されているので、極めて浅いソース・ドレインエクステンションとして機能する。

この第２実施形態では、酸化シリコン膜５上に酸化シリコン膜１３を形成した後、上記酸化シリコン膜５中にセシウムをイオン注入し、アニールしている。窒化シリコン膜１３中では、セシウム等の固定電荷となる不純物は拡散しないため、上記酸化シリコン膜５中のセシウムが、シリコン基板１に対して反対方向に拡散するのを防ぐことができる。

また、ゲート絶縁膜３として酸窒化シリコンを用いているため、酸窒化シリコン中ではセシウム等の固定電荷となる不純物が拡散しにくいのに加えて、ゲート絶縁膜３と酸化シリコン膜５との間には材質の違いから界面が存在するため、ゲート絶縁膜３方向に熱拡散するセシウム等の不純物が、上記界面にパイルアップし、ゲート絶縁膜３中に拡散するのを防ぐことができる。

更に、酸化シリコン膜５の膜厚をゲート絶縁膜３の膜厚より大きくしているため、セシウムのゲート絶縁膜３中への拡散をより効果的に抑制することができる。

従って、酸化シリコン膜５中の固定電荷分布を自己整合的に制御することができるため、ゲート電極４とソース・ドレインエクステンションとのオフセットまたはオーバーラップを極めて抑制した、短チャネル効果特性に優れたＭＩＳ型電界効果トランジスタを容易に提供することができる。

(第３実施形態)
図６(ａ)〜(ｄ)はこの発明の第３実施形態の半導体装置の製造方法を説明するための工程順に示した半導体装置の一例としてのＮ型チャネルＭＩＳ型電界効果トランジスタの断面図である。

図６(ａ)に示すように、半導体基板の一例としてのＰ型シリコン基板１の一主面に公知の方法によってＳＴＩ(Shallow Trench Isolation)領域２を形成し、素子形成領域を区分する。次にこの素子形成領域の表面に設けた酸窒化シリコンからなる第１の絶縁膜の一例としてのゲート絶縁膜３の上に多結晶シリコン膜を堆積してパターニングし、ゲート電極４を形成する。ゲート電極４に覆われていない領域のゲート絶縁膜３は必ずしも除去しなくても良い。

次に、図６(ａ)に示すように、上記シリコン基板１全面に、例えばＣＶＤ法を用いて第２の絶縁膜の一例としての酸化シリコン膜５を形成する。次に、例えば、ＬＰ−ＣＶＤ法により、第３の絶縁膜の一例としての窒化シリコン膜１３を形成する。次に、ＣＶＤ法により、酸化シリコン膜を所望の膜厚に堆積した後、ＲＩＥによってエッチバックし、ゲート側壁８を形成する。

次に、図６(ｂ)に示すように、ゲート電極４およびゲート側壁８をマスクとして、砒素イオンをイオン注入し、ソース領域９およびドレイン領域１０を形成し、活性化アニールを行う。

次に、図６(ｃ)に示すように、ＲＩＥまたは弗酸溶液等により、酸化シリコンからなるゲート側壁８を除去する。窒化シリコン膜１３がシリコン基板全面を覆っているため、容易にゲート側壁１４を除去することができる。次に、シリコン基板全面にレジストを塗布し、ＳＴＩ領域２を覆い、かつ、素子形成領域のうちの少なくともソース・ドレインエクステンションを形成する領域が開口するようにレジストをパターニングすることによって、レジストマスク６を形成する。その後、ゲート電極４およびレジストマスク６をマスクとして上記酸化シリコン膜５中にセシウムイオンをイオン注入する。

次に、図６(ｄ)に示すように、レジストを剥離した後、セシウムの再分布のためのアニールを行う。

上記ソース領域９およびドレイン領域１０を形成して活性化アニールを行った後に、セシウムイオン注入、およびセシウムの再分布のためのアニールを行うことができるため、セシウムの分布を精密に制御することができる。セシウム再分布のためのアニールは、例えばＲＴＡ等の高温短時間のアニールが好ましい。

次に、公知の方法で、層間絶縁膜１１、上部配線１２等を形成して半導体装置が完成する。

この発明の第３実施形態の半導体装置は、ゲート電極４に覆われたチャネル領域とソース領域９,ドレイン領域１０との間にある酸化シリコン膜５中にセシウムからなる正の固定電荷を含む領域７を有している。上記正の固定電荷を含む領域７から発せられる電界により、上記正の固定電荷を含む領域７下のシリコン基板１表面でバンドベンディングが起こり、正の固定電荷を含む領域７下のシリコン基板１表面に反転層が形成される。上記反転層は、チャネル領域とソース領域９およびドレイン領域１０との間に形成されているので、極めて浅いソース・ドレインエクステンションとして機能する。

この第３実施形態では、ソース領域９およびドレイン領域１０の形成、および活性化アニールを行った後、セシウムを酸化シリコン膜５中にイオン注入し、セシウムの再配置のためのアニールを行っている。従って、セシウムの再配置のためのアニールは、ソース領域９およびドレイン領域１０等の不純物の活性化のための活性化アニール条件に影響されることなく、独立に制御することができるため、酸化シリコン膜５中の固定電荷分布を極めて精度よく制御することが可能となる。従って、短チャネル効果特性に極めて優れたＭＩＳ型電界効果トランジスタを提供することができる。

図１は、この発明の第１実施形態の半導体装置の一例としてのＮ型チャネルＭＩＳ型電界効果トランジスタの製造方法の手順を説明する図である。 図２は、上記半導体装置(Ｎ型チャネル素子)の電気特性を示す図である。 図３は、セシウムを用いて発生させた正の固定電荷によって誘起される反転層シート抵抗の固定電荷密度依存性を示す図である。 図４は、ヨウ素を用いて発生させた負の固定電荷によって誘起される反転層シート抵抗の固定電荷密度依存性を示す図である。 図５は、この発明の第２実施形態の半導体装置の一例としてのＮ型チャネルＭＩＳ型電界効果トランジスタの製造方法の手順を説明する図である。 図６は、この発明の第３実施形態の半導体装置の一例としてのＮ型チャネルＭＩＳ型電界効果トランジスタの製造方法の手順を説明する図である。 図７は、ゲート電極側壁に第２のゲート電極を備えた従来のＭＩＳ型電界効果トランジスタの断面図である。

符号の説明

１…シリコン基板
２…ＳＴＩ領域
３…ゲート絶縁膜
４…ゲート電極
５…酸化シリコン膜
６…レジストマスク
７…正の固定電荷を含む領域
８…ゲート側壁
９…ソース領域
１０…ドレイン領域
１１…層間絶縁膜
１２…上部配線
１３…窒化シリコン膜
１０１…シリコン基板
１０９…ソース領域
１１０…ドレイン領域
１１４…第１のゲート絶縁膜
１１５…第１のゲート電極
１１６…第２のゲート絶縁膜
１１７…第２のゲート電極

Claims (11)

1. Ｐ型若しくはイントリンシックの半導体基板と、
   上記半導体基板の一主面上に第１の絶縁膜を介して形成されたゲート電極と、
   上記半導体基板の一主面側の上記ゲート電極に覆われていない領域に設けられたＮ型のソース領域およびドレイン領域と、
   上記ゲート電極下のチャネル領域と上記ソース領域およびドレイン領域とに挟まれた領域上に、固定電荷となる不純物としてセシウム,バリウムおよびルビジウムのうちの少なくとも１つを含む第２の絶縁膜を備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   上記固定電荷となる不純物の面密度が５.３×１０¹²ｃｍ^-2以上かつ３×１０¹⁴ｃｍ^-2以下であることを特徴とする半導体装置。
3. Ｎ型若しくはイントリンシックの半導体基板と、
   上記半導体基板の一主面上に第１の絶縁膜を介して形成されたゲート電極と、
   上記半導体基板の一主面側の上記ゲート電極に覆われていない領域に設けられたＰ型のソース領域およびドレイン領域と、
   上記ゲート電極下のチャネル領域と上記ソース領域およびドレイン領域とに挟まれた領域上に、固定電荷となる不純物としてのヨウ素を含む第２の絶縁膜を備えたことを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   上記ヨウ素の面密度が８×１０¹²ｃｍ^-2以上であることを特徴とする半導体装置。
5. 請求項１乃至４のいずれか１つに記載の半導体装置において、
   上記第２の絶縁膜上の一部または全部に第３の絶縁膜を備えたことを特徴とする半導体装置。
6. 請求項１乃至５のいずれか１つに記載の半導体装置において、
   上記第１の絶縁膜が上記第２の絶縁膜とは異なる組成であることを特徴とする半導体装置。
7. 請求項１乃至６のいずれか１つに記載の半導体装置において、
   上記第２の絶縁膜の膜厚が上記第１の絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。
8. 請求項１または３に記載の半導体装置を製造する半導体装置の製造方法であって、
   半導体基板の一主面上に設けられた第１の絶縁膜の上に選択的にゲート電極を形成する工程と、
   上記半導体基板の一主面上の上記ゲート電極に覆われていない領域に第２の絶縁膜を形成する工程と、
   上記ゲート電極をマスクとしてイオン注入法により上記第２の絶縁膜中に固定電荷となる不純物を注入する工程とを含むことを特徴とする半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   上記ゲート電極をマスクとしてイオン注入法により上記第２の絶縁膜中に固定電荷となる不純物を注入する工程の後に、上記不純物の再分布を促すアニール工程を含むことを特徴とする半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    上記アニール工程の前で、かつ、上記第２の絶縁膜を形成する工程の後に、上記第２の絶縁膜上に第３の絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
11. 請求項１または３に記載の半導体装置を製造する半導体装置の製造方法であって、
    半導体基板の一主面上に設けられた第１の絶縁膜の上に選択的にゲート電極を形成する工程と、
    上記半導体基板の一主面上の上記ゲート電極に覆われていない領域に第２の絶縁膜を形成する工程と、
    上記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
    上記第３の絶縁膜上にゲート側壁膜を形成する工程と、
    上記半導体基板の一主面側に、上記ゲート電極および上記ゲート側壁膜をマスクとして自己整合的にソース領域およびドレイン領域を形成する工程と、
    上記ソース領域およびドレイン領域を形成する工程の後にアニールを行う工程と、
    上記ゲート側壁膜を除去する工程と、
    上記第２の絶縁膜中に固定電荷となる不純物をイオン注入する工程とを含むことを特徴とする半導体装置の製造方法。

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