WO2004107450A1 - 半導体装置と半導体装置の製造方法 - Google Patents

半導体装置と半導体装置の製造方法 Download PDF

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WO2004107450A1
WO2004107450A1 PCT/JP2003/006898 JP0306898W WO2004107450A1 WO 2004107450 A1 WO2004107450 A1 WO 2004107450A1 JP 0306898 W JP0306898 W JP 0306898W WO 2004107450 A1 WO2004107450 A1 WO 2004107450A1
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Kenichi Goto
Hiroshi Morioka
Manabu Kojima
Kenichi Okabe
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Fujitsu Limited
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    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the semiconductor device, and more particularly to a semiconductor device including a miniaturized transistor and a method of manufacturing the semiconductor device.
  • Landscape technology a semiconductor device including a miniaturized transistor and a method of manufacturing the semiconductor device.
  • Transistors which are constituent elements for high integration, are miniaturized.
  • the gate length of the CMOS transistor using the 90 nm rule is less than 40 nm.
  • the source / drain region will consist of a shallow junction extension region and a deep source / drain region outside it. Even if a shallow extension region is formed by short-range ion implantation, the subsequent high-temperature heat treatment will diffuse the added impurities and increase the junction depth.
  • a pocket (halo) region of the opposite conductivity type may be formed so as to surround the shallow extension region.
  • the pocket region is formed by, for example, oblique ion implantation inclined from the normal direction of the substrate.
  • FIGs.5A-5C shows a method of manufacturing a p-channel MS transistor according to a basic conventional technique.
  • the silicon substrate 101 has a An element isolation region is formed by a solution (STI) 102.
  • STI solution
  • ion implantation for forming a well, preventing parasitic transistors, adjusting a threshold value, and the like is performed to form an n-type well 104.
  • a gate oxide film 105 After exposing the clean surface of the active region 104, the silicon surface is thermally oxidized to form a gate oxide film 105. After forming the gate insulating film 105, a gate electrode layer 106 of polycrystalline silicon is formed thereon by chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • a photoresist layer is coated on the gate electrode layer 106, exposed and developed to form a resist mask for the gate electrode pattern, and a polycrystalline silicon layer is formed.
  • a gate electrode Gp is etched to form a gate electrode Gp. After that, the resist mask is removed. Using the patterned gate electrode Gp as a mask, p-type impurities are ion-implanted into the n-type well 104 to form a shallow source / drain extension region.
  • an insulating layer such as silicon oxide is deposited on the entire surface of the silicon substrate 101, and anisotropic etching is performed by reactive ion etching (RIE) to insulate the flat area. Remove the layer.
  • RIE reactive ion etching
  • the sidewall spacer SW remains on the side wall of the gate electrode Gp. The silicon substrate surface is exposed outside the side wall base switch SW.
  • p-type impurities are deeply ion-implanted to form a deep high-concentration source / drain region 114.
  • pMOS p-channel MOS
  • each ion implantation step is performed independently by separating an n-channel MOS (nMOS) region and a pMOS region with a resist mask.
  • nMOS n-channel MOS
  • pMOS region with a resist mask.
  • boron (B) is mainly used as the p-type impurity of the pMOS transistor.
  • B ion gate In order to prevent insulation film penetration, new ideas are required.
  • FIG. 6A-6C shows a method of manufacturing a PMOS transistor according to the prior art which makes it possible to reduce the height of the gate electrode and to prevent B ions from penetrating the gate insulating film.
  • n-type well 104 As shown in FIG. 6A, after forming an element isolation region 102 by STI in a silicon substrate 101, necessary ions are implanted to form an n-type well 104. A gate oxide film 105 is formed on the surface of the n-type well 104, and a gate electrode 106 is formed thereon. The gate electrode 106 has a reduced gate electrode height with miniaturization of the transistor.
  • a p-type impurity B is ion-implanted at a low acceleration energy to form a shallow p-type extension region 111. Since the acceleration energy of the ion implantation is low, the phenomenon that B ions implanted into the gate electrode 106 penetrate the gate oxide film 105 hardly occurs.
  • Ge is ion-implanted to perform pre-amorphization.
  • the upper part of the gate electrode Gp is converted to the amorphous layer 109.
  • the polycrystalline silicon layer 106 remains under the gate electrode Gp.
  • Ge ions are also implanted into the active region 104 to form an amorphous layer 118 outside the sidewall spacer SW.
  • the p-type impurity B is ion-implanted into the active region 104 outside the gate electrode Gp and the sidewall spacer SW, and the high-concentration p-type source
  • the ion implantation depth is regulated, and the penetration of B into the gate oxide film is prevented. Also in the active region 104, since the amorphous layer is formed, the ion implantation depth is regulated, and the high-concentration source Z drain region 114s in which the junction depth is regulated is formed.
  • the ions implanted are activated to complete the PMOS transistor.
  • the implantation depth in the high-concentration ion implantation of the P-type impurity B is Is regulated, so that the penetration phenomenon of the gate insulating film of B is prevented.
  • the implantation depth of the high-concentration source Z drain region is also restricted. High concentration The impurity concentration gradient in the source / drain region becomes steep. The application of a negative voltage to the drain region makes it difficult for the depletion layer to spread, and increases the parasitic capacitance of the source / drain region. An increase in parasitic capacitance leads to a decrease in operating speed.
  • Japanese Unexamined Patent Publication No. Hei 9-230003 discloses that a pMOS transistor is formed by forming a gate electrode and then implanting In to form a p-type extension region by ion implantation to form a side-to-side transistor. Then, it is disclosed that Si ions are implanted to prevent channeling, and then B ions are implanted to form a high-concentration source / drain region.
  • Still another object of the present invention is to provide a stable, high-speed operation, a high drive current, and a short channel effect.
  • An object of the present invention is to provide a semiconductor device having a pMOS transistor.
  • Another object of the present invention is to suppress the height of the gate electrode, suppress the penetration of B impurities penetrating the gate insulating film into the channel region, and reduce the parasitic capacitance of the source drain region. It is to provide a semiconductor device including a possible pMOS transistor.
  • a gate insulating film on a semiconductor substrate including a first conductivity type active region defined by an element isolation region (a) forming a gate insulating film on a semiconductor substrate including a first conductivity type active region defined by an element isolation region; and (b) forming the gate insulating film. (C) depositing a polycrystalline semiconductor gate electrode layer on the edge film, and (C) converting the upper portion of the gate electrode layer into an amorphous layer by ion implantation of a neutral impurity.
  • a semiconductor substrate including a first conductivity type active region defined by an element isolation region, a gate insulating film formed on the first conductivity type active region, and the gate
  • a gate electrode of a polycrystalline semiconductor formed on an insulating film and containing a neutral impurity and an impurity of a second conductivity type; a sidewall spacer formed on a side wall of the gate electrode;
  • a high-concentration source drain region formed by ion-implanting the second-conductivity-type impurity into the first-conductivity-type active region outside the semiconductor device; and defining the first-conductivity-type active region below the gate electrode.
  • a single crystal semiconductor substrate including a first conductivity type active region defined by an element isolation region; a gate insulating film formed on the first conductivity type active region; A gate electrode formed on the gate insulating film, having a polycrystalline lower layer and an amorphous upper layer, including a neutral impurity and a second conductivity type impurity, and formed on the side wall of the gate electrode; A sidewall spacer, a single crystal source / drain region formed by ion-implanting the second conductivity type impurity into the first conductivity type active region outside the sidewall spacer, and a lower portion of the gate electrode. And a single crystal channel region substantially free of the second conductivity type impurity for gate electrode doping, which is defined in the first conductivity type active region.
  • FIGS. 1A and 1B are graphs showing the analysis results of the current technology.
  • FIGS. 2A and 2B are graphs for explaining the effect of Ge ion implantation.
  • FIGS. 3A to 3H are cross-sectional views of a semiconductor substrate showing main steps of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 4A and 4B are a graph and a diagram illustrating the function of the embodiment of the present invention.
  • FIGS. 5A to 5C are cross-sectional views of a semiconductor substrate illustrating a method of manufacturing a semiconductor device according to an example of the related art.
  • FIGS. 6A to 6C are cross-sectional views of a semiconductor substrate illustrating a method of manufacturing a semiconductor device according to another example of the related art.
  • the present inventors analyzed the current technology and examined what can be done to solve the problems.
  • FI G.1A has two types of polycrystalline silicon gate electrodes, 100 nm and 70 nm thick, for pMOS and nMOS transistors, and performs high-concentration ion implantation into the source Z drain region and the gate electrode.
  • This is a graph showing the change in drain current when rapid thermal annealing (RTA) for impurity activation is performed at three temperatures: low temperature, medium temperature, and high temperature.
  • RTA rapid thermal annealing
  • the horizontal axis shows the RTA temperature in three types: low, medium and high, and the vertical axis shows the drain current I d when the drain current is 100% when the transistor with a gate electrode height of 70 nm is annealed at high temperature. Is shown in unit%. The higher the value, the greater the degradation.
  • the left side of the figure shows the measurement results for the nMOS transistor, and the right side shows the measurement results for the pMOS transistor. In any case, the lower the temperature of the activation heat treatment, the lower the drain current Id. Furthermore, when the gate electrode height is 100 nm, The drain current Id deteriorates more than the case where the electrode height is 70 nm.
  • the low-temperature anneal pMOS transistor with a gate electrode height of 100 nm has a drain current Id that is more than 30% lower than the high-temperature anneal pMOS transistor with a gate electrode height of 70 nm. If the gate electrode height is 70 nm, the degradation of the drain current I d will be less than 15% even at low temperature annealing.
  • the height of the gate electrode is reduced to 1
  • B ions penetrate the gate insulating film.
  • FIG. IB is a graph showing the distribution of B + ions implanted into the polycrystalline silicon layer.
  • the horizontal axis shows depth in nm and the vertical axis shows B concentration on a logarithmic scale of cm- 3 .
  • Curves s4 and s5 show a shape in which the B concentration has increased in the region from the peak to a depth of about 75 nm, as compared to curve s3.
  • the B concentration distribution shown in FIG.1B has a shape in which the concentration distribution does not decrease steadily with increasing depth but has a tail.
  • Such an abnormal distribution of impurities is known, for example, as channeling in a single crystal silicon.
  • B ions can be considered to exhibit a channeling phenomenon even for polycrystalline silicon.
  • amorphization is effective for preventing channeling. It is known that ion implantation of relatively large elements is effective for making silicon single crystals amorphous. As s, sb, in and the like, which are conductivity imparting impurities, can also be used. To avoid electrical effects, neutral ions such as silicon and the like, Ge, Si, etc. can be used. In particular, Ge has a large mass and is effective for amorphization.
  • FIG. 2A is a graph showing a result of a simulation of a Ge concentration distribution in the depth direction when Ge + ions are implanted into the polycrystalline silicon layer.
  • the horizontal axis indicates the depth in nm, and the vertical axis indicates the Ge concentration on a logarithmic scale in cm- 3 .
  • Curve g5 is the concentration distribution when Ge + ions are implanted at an acceleration energy of 5 keV.
  • curves g10, gl5, and g20 show the Ge concentration distributions when Ge + ions are implanted with acceleration energies of 10 keV, 15 keV, and 20 keV. All doses are 1 ⁇ 10 15 cm— 2 .
  • FI G. 2B is a graph showing a B concentration distribution when B + ions are ion-implanted into a polycrystalline silicon layer which has been made amorphous by Ge + ion implantation.
  • B + ions were implanted at an acceleration energy of 4 keV and a dose of 5 ⁇ 10 15 cm- 2 .
  • the horizontal axis represents the depth in the polycrystalline silicon layer in nm, and the vertical axis represents the B concentration on a logarithmic scale of cm- 3 .
  • Ge + ions are Then, ions were implanted under a constant dose of 1 ⁇ 10 15 cm — 2 .
  • Curve b (g5) shows the B concentration distribution when B + ions are implanted after Ge ions are implanted at an acceleration energy of 5 keV.
  • curves b (gl 0) and b (g 20) are the concentration distributions of B when G + ions are implanted at an acceleration energy of 10 keV and 20 keV, and then B + ions are implanted. is there.
  • Curve b (g 0) shows the B concentration distribution when Ge was not ion-implanted.
  • Curve b (a-S i) shows the B concentration distribution when B ions are implanted into the amorphous Si layer instead of the polycrystalline silicon.
  • Curve b (g 0) has a shape with a large tail
  • curve b (a-S i) has a shape with almost no tail, indicating that the amorphous layer is effective in suppressing abnormal distribution.
  • Curve b (g 20) shows almost the same distribution as curve b (a—S i), and when Ge + ions are implanted at about 1 ⁇ 10 15 cm— 2 at an acceleration energy of 20 keV, almost It shows that equivalent results can be obtained.
  • Curve b (g 5) shows that the abnormal distribution is suppressed compared to b (g 0) without Ge ion implantation, but its effect is limited. If the acceleration energy of Ge + ions is 5 keV, it is considered insufficient.
  • the curve b (g 10) shows a distribution close to the curve b (g 20) especially in a shallow region, and the abnormal distribution is greatly suppressed.
  • the hem is pulled out in the deep region, but its width is suppressed.
  • the 8 concentrations at depth 7511111 are 1 x 10 19 cm-slightly over 3 x 6 x 10 18 cm for curves b (g 0), b (g 5), b (gl 0), and b (g 20), respectively.
  • Ge ion implantation is desirably performed within the range of acceleration energy of 1 O keV to 20 keV. Less than 10 keV has little effect. Even if it is higher than 20 keV, the effect is hardly expected to increase. Conversely, Ge is injected into the channel region through the gate insulator, which can affect the electrical properties of the channel region.
  • an element isolation region 2 is formed on the surface of the silicon substrate 1 by STI.
  • the active region defined by the STI is subjected to necessary ion implantation to form a P-type well 3 and an n-type well 4.
  • the ion implantation in each well includes for forming a well, preventing a parasitic transistor, adjusting a threshold value, and the like.
  • the region 7 above the broken line is a region where the impurity concentration is high due to the threshold adjustment ion implantation.
  • a gate oxide film 5 having a thickness of, for example, about 1 nm is formed on the surface of the clean active region by thermal oxidation.
  • a polycrystalline silicon layer 6 having a thickness of less than lOOOnm, for example, a thickness of about 75nm is deposited by thermal CVD.
  • a resist 1 and a mask 8 are formed on the polycrystalline silicon layer 6 in the nMOS (p-well) region 3 and Ge + ions are accelerated in the polycrystalline silicon layer 6 in the pMOS region.
  • Ion implantation is performed at 20 keV and a dose of 1 X 10 15 cm- 2 .
  • the Ge ion implantation the upper part of the polycrystalline silicon layer 6 is converted into an amorphous silicon layer 9.
  • Ge ion implantation is preferably performed at an acceleration energy of 10 keV to 20 keV.
  • the acceleration energy is less than 10 keV, the effect of amorphous formation is small, and the effect of suppressing the abnormal distribution in the subsequent B ion implantation is low.
  • an acceleration energy of 20 keV it has a sufficient anomalous distribution suppression effect for B ion implantation, almost equivalent to a-Si.
  • B + ions are implanted through the same resist mask 8 at an acceleration energy of 3 keV and a dose of 2 ⁇ 10 15 cm ⁇ 2 , for example.
  • This B ion implantation is performed only when B ion implantation is performed later, when the B ion concentration at the gate electrode of the pMOS transistor is insufficient. It is a supplement.
  • the amorphous layer 9 suppresses the abnormal distribution of B in the depth direction.
  • the ion implantation concentration of B ions to be performed later is sufficiently high, the ion implantation of B ions may be omitted.
  • the mask 8 may be omitted in the ion implantation of Ge shown in FIG. 3B. If Ge ions are implanted in the entire region of the polycrystalline silicon layer 6, an effect of suppressing abnormal distribution in subsequent ion implantation can be obtained in all regions.
  • the acceleration energy is set so that B does not penetrate into the channel region by B ion implantation.
  • heat treatment for converting the amorphous layer to a polycrystalline layer should not be performed until the target ion implantation is completed.
  • the heating temperature is desirably 600 ° C or less, more preferably 500 ° C or less.
  • FI G As shown in 3D, a resist layer is formed on the gate electrode layer 6 (9), the gate electrode pattern is exposed with an ArF exposure device, and the resist pattern is developed. To form gate electrodes Gp and Gn. For example, the gate length of the gate electrodes Gp and Gn is 30 nm. Thereafter, the resist pattern is removed. ,
  • the nMOS region is covered with a resist mask 10, and B ions for forming an extension region of a source Z drain are implanted in the pMOS region using the gate electrode Gp as a mask.
  • B + ions are implanted at an acceleration energy of 0.5 keV and a dose of 1 ⁇ 10 15 cm— 2 . Since the acceleration energy is low and the upper layer of the gate electrode layer is the amorphous layer 9, the implanted B ions do not penetrate the gate insulating film.
  • n-type impurity for example, As is the acceleration energy of 1 k Ion implantation is performed at eV and a dose of 1 ⁇ 10 15 cm— 2 , and B is implanted as a p-type impurity at an acceleration energy of 7 keV and a dose of 1 ⁇ 10 13 cm— 2 .
  • an n-type extension region 12 and a p-type pocket region Pp are also formed in the nM ⁇ S region.
  • the illustration of the ghost area is omitted.
  • a silicon oxide film for example, 80 nm thick is deposited on the entire surface of the silicon substrate by low-temperature CVD at, for example, 600 ° C or less.
  • the silicon oxide film is subjected to reactive ion etching (RIE) to remove the flat silicon oxide film.
  • RIE reactive ion etching
  • the sidewall spacer SW of the silicon oxide film remains only on the side walls of the gate electrodes Gp and Gn.
  • a resist mask 13 covering the nMOS region is formed, and a deep and high-concentration source / drain region is formed in the PMOS region using the gate electrode Gp and the sidewall spacer SW as a mask.
  • P-type impurities B are ion-implanted into a single-crystal silicon region outside the gate electrode Gp and the sidewall base SW formed by laminating the amorphous silicon layer and the polycrystalline silicon layer.
  • the abnormal distribution of B is suppressed by the amorphous layer 9.
  • the channel region (n-well 4) below the gate electrode is substantially not subjected to B implantation.
  • the impurities below the gate electrode cannot be sufficiently activated by the subsequent activation of the impurities, and insufficient activation may occur. If the lower layer of the gate electrode is kept as the polycrystalline silicon layer 6, the subsequent activation of the impurity is performed well.
  • the resist mask 13 is removed and a new resist mask covering the pMOS region is formed.
  • P + ions are accelerated at an energy of 6 keV and dose is 5 XI Ion implantation is performed at 0 15 cm- 2 to form a deep high concentration n-type source Z drain region.
  • the penetration of the n-type impurity P into the gate insulating film has not been a problem yet, so there is no problem even if the amorphous layer does not exist.
  • the height of the gate electrode may be further reduced, and the n-type impurity P may be pierced into the gate insulating film.
  • the ion implantation of FIG and 3B Ge is performed on the entire surface of the polycrystalline silicon layer 6, the effect of suppressing the channeling may be obtained even for the ion implantation of the n-type impurity.
  • a deep n-type source / drain region 15 is also formed in the nMOS region.
  • a spike anneal is performed at 100 ° C.-150 ° C. for 0 second to activate the ion-implanted impurities.
  • Activation of p-type impurities and n-type impurities is performed, and the amorphous silicon layer on the gate electrode is also converted to a polycrystalline silicon layer.
  • the polycrystalline silicon layer 6 below the gate electrode is effective in suppressing insufficient activation of impurities.
  • a pMOS transistor and an nMOS transistor are formed. Thereafter, in accordance with known processes, processes such as formation of an interlayer insulating film, formation of a lead wiring, formation of a multilayer wiring, and the like are performed to complete a semiconductor integrated circuit device.
  • processes such as formation of an interlayer insulating film, formation of a lead wiring, formation of a multilayer wiring, and the like are performed to complete a semiconductor integrated circuit device.
  • U.S. Patent Nos. 6,465,829, 6,492,734 U.S. Patent Application Nos. 10/352, 029, No. 1,073,50,219, the entire contents of which are incorporated herein by reference.
  • FIG. 4A schematically shows an impurity concentration distribution when a deep source / drain region is formed in the above-described pMOS transistor manufacturing process.
  • the ion-implanted B since the source / drain regions were not amorphized, the ion-implanted B has a shape like a tailed distribution b1.
  • the distribution becomes a concentration distribution in which the B concentration sharply decreases as shown in distribution b2.
  • the junction depth formed by the concentration distribution b2 is significantly smaller than the junction depth formed by the concentration distribution b1, and the B concentration decreases sharply near the junction. I do.
  • the concentration distribution b1 forms a junction
  • the p-type impurity concentration near the junction is moderate. Decreases and wide depletion easily occurs. Therefore, the parasitic capacitance of the source / drain region can be kept small.
  • the concentration distribution b2 forms a junction
  • the P-type impurity concentration near the junction sharply decreases. The formation of a wide depletion layer is suppressed, and the parasitic capacitance of the source / drain regions increases.
  • the presence of an amorphous layer prevents a concentration distribution with a tail as shown by the curve bl, and limits the depth as shown by the curve b2. Therefore, penetration of B ions through the gate insulating film is effectively prevented.
  • No B impurity is substantially implanted into the channel region below the gate electrode.
  • the channel region below the gate electrode does not substantially contain B for the gate electrode doping, and has substantially the same B concentration distribution as the region below the side wall SW.
  • substantially means the meaning when considered in terms of electrical characteristics.
  • FIG.4B schematically shows the configuration of the pMOS transistor described above.
  • the deep source / drain region 14 continuous with the extension region 11 forms a junction at a position deeper than the threshold adjustment region 7. Therefore, the parasitic capacitance of the source Z drain region can be kept small.
  • the B concentration distribution at the time of forming the source Z drain region is restricted, and the surface is changed to a shallow source Z drain region 14X.
  • the impurity concentration distribution changes steeply, as described above, the depletion of the p-type source / drain region 14 is limited, and the parasitic capacitance of the source / drain region increases.
  • the impurity concentration in the channel region changes in the depth direction due to the ion implantation for threshold adjustment or the like.
  • the impurity concentration in the channel region increases, and the high-concentration p-type region comes into contact with the high-concentration n-type region, thereby forming a larger parasitic capacitance. become.
  • the distance between the silicide layer and the pn junction becomes short, which causes a leak current.
  • the deep source / drain regions 14 even if the silicide layer 21 is formed, an increase in leakage current can be suppressed.

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Abstract

　ゲート電極高さを抑制し、ゲート絶縁膜を貫通するＢの突き抜けを抑制し、ソース／ドレインの寄生容量を抑制することの可能なｐＭＯＳトランジスタを作る。　半導体装置の製造方法は、（ａ）素子分離領域によって画定された第１導電型活性領域を含む半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多結晶半導体のゲート電極層を堆積する工程と、（ｃ）不純物をイオン注入することにより、前記ゲート電極層の上部をアモルファス層に変換する工程と、（ｄ）前記ゲート電極層をパターニングして、ゲート電極を形成する工程と、（ｅ）前記アモルファス層が結晶化しない温度で、前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、（ｆ）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、を含む。

Description

明細書
半導体装置と半導体装置の製造方法 技術分野
本発明は、 半導体装置と半導体装置の製造方法に関し、 特に微細化されたトラ ンジス夕を含む半導体装置と半導体装置の製造方法に関する。 景技術
半導体集積回路装置の集積度はさらに向上している。 高集積化のために構成要 素であるトランジスタは微細化される。 現在、 9 0 n mルールを用いた C M O S トランジスタのゲート長は 4 0 n m以下が開発されている。 トランジスタが微細 化されると、 パンチスル一によるリーク電流等の短チャネル効果が生じ得る。 短チャネル効果を防止するため、 ソース/ドレイン領域は、 接合深さの浅いェ クステンション領域と、 その外側の深いソース/ドレイン領域とで構成されるよ うになる。飛程の短いイオン注入により浅いェクステンション領域を形成しても、 その後高温の熱処理を行なうと、 添加した不純物が拡散し、 接合深さが深くなつ てしまう。
このため、 イオン注入後の活性化等の熱処理を低温で行なうことが望まれる。 低温熱処理で不純物を活性化しょうとすると、 活性化不足が生じ、 駆動電流が低 下し得る。
ソース/ドレイン間のパンチスルー防止のためには、 浅いエクステンション領 域を囲むように逆導電型のポケット（ハロー）領域を形成することも行なわれる。 ポケット領域は、 例えば基板法線方向から傾いた斜めイオン注入を用いて形成さ れる。
高性能な半導体集積回路装置を実現するためには、 集積度の向上と、 トランジ スタ駆動電流の維持ないし増加が望まれる。
F I G s . 5 A— 5 Cは、 基本的従来技術による pチャネル M〇Sトランジス 夕の製造方法を示す。
F I G . 5 Aに示すように、 シリコン基板 1 0 1表面にシャ口一トレンチアイ ソレーシヨン （ST I) 1 02により、 素子分離領域を形成する。 素子分離領域 で画定された活性領域内に、 ゥエル形成用、 寄生卜ランジス夕防止用、 閾値調整 用等のイオン注入を行ない、 n型ゥエル 104を形成する。
活性領域 104の清浄な表面を露出させた後、 シリコン表面を熱酸化し、 ゲー ト酸化膜 105を形成する。 ゲート絶縁膜 105を形成した後、 その上に多結晶 シリコンのゲート電極層 106を化学気相堆積 （CVD) により形成する。
F I G.5 Bに示すように、ゲート電極層 106上にホトレジスト層を塗布し、 露光現像してゲート電極パターンのレジストマスクを形成し、 多結晶シリコン層
106をエッチングし、 ゲート電極 Gpを形成する。 その後レジストマスクは除 去する。 パタ一ニングしたゲ一ト電極 Gpをマスクとし、 n型ゥエル 104に p 型不純物のイオン注入を行ない、 ソース Zドレインの浅いェクステンション領域
1 1 1を形成する。
F I G. 5 Cに示すように、 シリコン基板 10 1全面上に酸化シリコン等の絶 縁層を堆積し、 リアクティブイオンエッチング （R I E) 等により異方性エッチ ングを行なって平坦部上の絶縁層を除去する。 ゲート電極 Gp側壁上にサイドウ オールスぺーサ SWが残る。 サイドウォ一ルスべ一サ SW外方にはシリコン基板 表面が露出する。
ゲート電極 Gp及びサイドウオールスぺ一サ SWをマスクとし、 p型不純物を 深くイオン注入し、 深い高濃度ソースノドレイン領域 1 14を形成する。 このよ うにして、 pチャネル MOS (pMOS) トランジスタが形成される。 なお、 C MOS装置を製造する場合には、 各イオン注入工程は nチャネル MOS (nMO S) 領域と pMOS領域とをレジストマスクで分離してそれぞれ独立に行なう。 トランジスタの微細化と共に、 ゲート長は短くなる。 ゲート高さを従来通りに 維持しょうとすると、 ゲート高さが高くなりすぎ、 不安定となる。 トランジスタ のスケーリングと共に、 ゲート高さも低くすることが望まれる。
ところで、 pMOSトランジスタの p型不純物としては、 ボロン （B) が主に 用いられる。 ゲート高さを低くすると、 深いソース/ドレイン領域を形成する p 型不純物 Bのイオン注入において、 ゲート電極にイオン注入された Bイオンがゲ ート絶縁膜を突き抜け、 チャネル領域に達する現象が生じる。 Bイオンのゲート 絶縁膜突き抜けを防止するためには、 新たな工夫が望まれる。
F I G s . 6 A— 6 Cは、 ゲ一ト電極高さを低くし、 かつ Bイオンのゲート絶 縁膜突き抜けを防止することを可能とする従来技術による P MO Sトランジスタ の製造方法を示す。
F I G. 6 Aに示すように、 シリコン基板 1 01に ST Iによる素子分離領域 102を形成した後、必要なイオン注入を行ない、 n型ゥエル 104を形成する。 n型ゥエル 104表面上にゲート酸化膜 105を形成し、 その上にゲート電極 1 06を形成する。 ゲート電極 106は、 トランジスタの微細化に伴い、 ゲ一ト電 極高さを低くしたものである。
ゲート電極 106をマスクとして用い、 p型不純物 Bを低い加速エネルギでィ オン注入し、 浅い p型エクステンション領域 1 1 1を形成する。 なお、 イオン注 入の加速エネルギは低いので、 ゲート電極 106にイオン注入された Bイオンが ゲート酸化膜 105を突き抜ける現象は生じ難い。
F I G. 6 Bに示すように、 ゲ一ト電極 Gp側壁上にサイドウォールスべ一サ SWを形成した後、 Geをイオン注入し、 プレアモルファス化を行なう。 ゲート 電極 Gpにおいては、 その上部がアモルファス層 109に変換される。 ゲート電 極 Gp下層には多結晶シリコン層 106が残る。 Geイオンは、 活性領域 104 にも注入され、 サイドウォ一ルスぺ一サ SW外方にアモルファス層 1 18を形成 する。
F I G. 6 Cに示すように、 ゲート電極 Gp及びサイドウォールスぺーサ SW 外方の活性領域 104に対し、 p型不純物 Bをイオン注入し、 高濃度 p型ソース
Zドレイン領域を形成する。
ゲート電極 Gpにおいては、上層部がアモルファス層 109をなつているため、 イオン注入深さが規制され、 Bのゲート酸化膜突き抜けが防止される。 活性領域 104においても、 アモルファス層が形成されているため、 イオン注入深さが規 制され、 接合深さが規制された高濃度ソース Zドレイン領域 1 14 sが形成され る。
その後、 ィォン注入された不純物を活性化し、 PMOSトランジスタを完成す る。 この製造方法によれば、 P型不純物 Bの高濃度イオン注入における注入深さ が規制されるため、 Bのゲート絶縁膜の突き抜け現象が防止される。
しかしながら、 高濃度ソース Zドレイン領域の注入深さも規制される。 高濃度 ソース/ドレイン領域の不純物濃度勾配が急峻となる。 ドレイン領域への負電圧 印加による空乏層が広がり難くなり、 ソース/ドレイン領域の寄生容量が増加す る。 寄生容量の増加は、 動作速度の劣化につながる。
例えば、 特開平 9— 2 3 0 0 3号公報は、 p M O Sトランジスタを、 ゲート電 極を形成した後、 I nをイオン注入して p型エクステンション領域を形成し、 サ ィドウオールスぺ一サを形成し、 チヤネリング防止のため S iイオンを注入し、 その後 Bをイオン注入して高濃度ソースノドレイン領域を形成することを開示す る。 特許文献
特開平 9— 2 3 0 0 3号公報 発明の開示
本発明の目的は、 微細化され、 高速動作可能かつ駆動電流の大きな p M O Sト ランジス夕を作成することのできる半導体装置の製造方法を提供することである。 本発明の他の目的は、 ゲート電極高さを低くし、 Bのゲート絶緣膜突き抜けを 規制すると共に、 ソース/ドレイン領域の寄生容量増加も規制することのできる 半導体装置の製造方法を提供することである。
本発明のさらに他の目的は、安定性良く、高速動作可能で高い駆動電流を有し、 短チャネル効果を抑制することのできる。 p M O Sトランジスタを有する半導体 装置を提供することである。
本発明の他の目的は、 ゲート電極高さを抑制し、 ゲ一ト絶縁膜を貫通する B不 純物のチャネル領域への突き抜けを抑制し、 ソ一スノドレイン領域の寄生容量を 低く抑えることの可能な p M O Sトランジスタを含む半導体装置を提供すること である。
本発明の 1観点によれば、 （a )素子分離領域によって画定された第 1導電型活 性領域を含む半導体基板上にゲート絶縁膜を形成する工程と、 （ b )前記ゲート絶 縁膜上に多結晶半導体のゲート電極層を堆積する工程と、 （C )中性不純物をィォ ン注入することにより、 前記ゲート電極層の上部をアモルファス層に変換するェ 程と、 （d )前記ゲート電極層をパターニングして、ゲート電極を形成する工程と、 ( e ) 前記アモルファス層が結晶化しない温度で、 前記ゲート電極側壁上にサイ ドウォ一ルスぺーサを形成する工程と、 （ f )前記ゲ一ト電極と前記サイドウォ一 ルスぺーサをマスクとして前記第 1導電型活性領域に第 2導電型不純物をイオン 注入し、 高濃度ソース Zドレイン領域を形成する工程と、 を含む半導体装置の製 造方法が提供される。
本発明の他の観点によれば、 素子分離領域によって画定された第 1導電型活性 領域を含む半導体基板と、 前記第 1導電型活性領域上に形成されたゲ一ト絶縁膜 と、 前記ゲート絶縁膜上に形成され、 中性不純物と第 2導電型不純物とを含む多 結晶半導体のゲート電極と、 前記ゲート電極側壁上に形成されたサイドウオール スぺ一ザと、 前記サイドウオールスぺ一サ外方の前記第 1導電型活性領域に前記 第 2導電型不純物をイオン注入することにより形成された高濃度ソース ドレイ ン領域と、 前記ゲート電極下方の前記第 1導電型活性領域内に画定され、 実質的 に前記ゲート電極ドープ用の第 2導電型不純物を含まないチャネル領域と、 を有 する半導体装置が提供される。
本発明のさらに他の観点によれば、 素子分離領域によって画定された第 1導電 型活性領域を含む単結晶半導体基板と、 前記第 1導電型活性領域上に形成された ゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、 多結晶の下層とアモルファス の上層とを有し、 中性不純物と第 2導電型不純物とを含むゲ一卜電極と、 前記ゲ —ト電極側壁上に形成されたサイドウォールスぺーサと、 前記サイドウォールス ぺーサ外方の前記第 1導電型活性領域に前記第 2導電型不純物をイオン注入する ことにより形成された単結晶ソース ドレイン領域と、 前記ゲート電極下方の前 記第 1導電型活性領域内に画定され、 実質的に前記ゲート電極ドープ用の第 2導 電型不純物を含まない単結晶チャネル領域と、を有する半導体装置が提供される。 図面の簡単な説明
F I G s . 1 A、 1 Bは、 現在の技術の解析結果を示すグラフである。 F I G s . 2 A, 2 Bは、 G eのイオン注入による効果を説明するためのダラ フである。
F I G s . 3 A— 3 Hは、 本発明の実施例による半導体装置の製造方法の主要 工程を示す半導体基板の断面図である。
F I G s. 4 A, 4Bは、 本発明の実施例の機能を説明するグラフ及びダイァ グラムである。
F I G s. 5A— 5 Cは、 従来技術の 1例による半導体装置の製造方法を示す 半導体基板の断面図である。
F I G s. 6 A— 6 Cは、 従来技術の他の 1例による半導体装置の製造方法を 示す半導体基板の断面図である。 実施の形態
本発明者等は、 現在の技術を解析し、 問題点を解決するためにはどのようなこ とが可能であるかを検討した。
F I G s . 5 A— 5 Cに示した技術によれば、 Bイオンのチャネル領域への突 き抜けを防止するためには、 ゲート電極高さを高く保つことが必要である。 しか しながら、 ゲート電極高さを高く維持し、 不純物の活性化を低温で行なうと、 不 純物が十分活性化されず、 得られるドレイン電流が減少することが判明した。
F I G. 1 Aは、 pMOSトランジスタおよび nMOSトランジスタの多結晶 シリコンゲート電極の厚さを 100 nmと 70 nmの 2種類とし、 ソース Zドレ ィン領域及びゲート電極に対する高濃度のイオン注入を行なった後、 不純物活性 化のラピッドサ一マルアニール （RTA) を低温、 中温、 高温の 3種類で行なつ た場合のドレイン電流の変化を示すグラフである。
横軸は RTAの温度を低、 中、 高の 3種類で示し、 縦軸はゲート電極高さ 70 nmのトランジスタを高温でァニールした場合のドレイン電流を 1 00 %とした 時のドレイン電流 I dの劣化率を単位％で示す。 値が高いほど、 劣化が大きい。 図中左側に nMOSトランジスタの測定結果を示し、 右側に pMOSトランジ スタの測定結果を示す。 いずれにおいても、 活性化熱処理の温度が低くなると、 ドレイン電流 I dが低下する。 さらに、 ゲ一卜電極高さが 100 nmの場合、 ゲ 一ト電極高さが 70 nmの場合よりもドレイン電流 I dの劣化が大きい。
ドレイン電流の劣化は、 特に pMOSにおいて著しい。 ゲート電極高さ 100 nm、 低温ァニール pMOSトランジスタは、 ゲート電極高さ 70 nm、 高温ァ ニール pMOSトランジスタと比べ、 30%以上もドレイン電流 I dが劣化して いる。 ゲート電極高さを 70 nmとすれば、 低温ァニールでもドレイン電流 I d の劣化は 1 5%未満で収まる。
このように、 ドレイン電流の劣化を抑制しょうとすると、 ゲ一卜電極高さを 1
00 nm以下に低くすることが望まれる。 ゲート電極高さを低くすると、 pMO
Sトランジスタの深い高濃度ソ一ス Zドレイン領域を形成する際の Bイオンのゲ 一ト絶縁膜突き抜けが問題となる。
F I G. I Bは、 多結晶シリコン層にイオン注入した B+イオンの分布を示す グラフである。 横軸が深さを単位 nmで示し、 縦軸が B濃度を単位 cm— 3の対数 スケールで示す。
サンプルは、 厚さ 200 nmの多結晶シリコン層を堆積し、 B+イオンを加速 エネルギ 3 _ 5 k e V、 ドーズ量 5 X 1015 c m— 2で垂直方向にイオン注入した ものである。 B濃度の分布は 2次イオン質量分析 （S I MS) により測定した。 曲線 s 3は、 加速エネルギ 3 k e Vでイオン注入した Bの深さ方向の分布を示 す。 同様、 曲線 s 4、 s 5は、 加速エネルギ 4 k eV、 5 k eVでイオン注入し た B濃度の深さ方向分布を示す。 加速エネルギの増加につれ、 B濃度のピーク位 置は、 深い位置に移動する。 ピークを過ぎると、 B濃度分布は低下する。 曲線 s 3は、 深さ 40 nm程度で減少が緩やかになる。 曲線 s 4、 s 5は、 曲線 s 3と 比較すると、 ピークから深さ 75 nm位までの領域で B濃度が持ちあがった形状 を示す。
深さ約 75 nm以上の領域では加速エネルギに拘わらず分布がほぼ同一となつ ている。 特に深さ 80 nm以上の領域においては、 加速エネルギに拘わらず、 B 濃度分布に差は認められない。 深さ 7 5 nmにおいて、 B濃度は約 1019 cm_ 3であり、 深さ 105 nmで B濃度はようやく 2 X 1018 cm— 3強となる。 これ らの結果から、 ゲート電極高さを 70 nmに低くすると、 かなりの量の Bイオン がゲート絶縁膜を貫通し、 その下のチャネル領域に達することが予想される。 ゲート絶縁膜を通過してチヤネル領域に無視できない濃度の Bイオンが突き抜 けると、 pMOSトランジスタの閾値が不安定となり、 pMOSトランジスタが 安定に動作しなくなる。
F I G. 1 Bに示す B濃度分布は、 深さの増大と共に濃度分布が素直に減少せ ず裾を引く形状となっている。 このような不純物の異常分布は、 例えば単結晶シ リコンにおいてチャネリングとして知られている。 Bイオンは、 多結晶シリコン に対してもチヤネリング現象を示すと考えることができる。
チャネリング防止のためには、 アモルファス化が有効であることが知られてい る。 シリコン単結晶をアモルファス化するためには、 比較的質量の大きい元素を イオン注入することが有効であると知られている。導電性付与不純物である A s , S b， I n等を用いることもできる。 電気的な影響を避けるためには、 シリコン と同族の中性イオン、 Ge、 S i等を用いることができる。 特に Geは質量が大 きく、 アモルファス化に有効である。
F I G. 2Aは、 多結晶シリコン層に Ge+イオンをイオン注入した時の Ge の深さ方向濃度分布をシミュレーションで求めた結果を示すグラフである。 横軸 は深さを単位 nmで示し、 縦軸は G e濃度を単位 cm— 3の対数スケールで示す。 曲線 g 5は、 加速エネルギ 5 k e Vで Ge+イオンをイオン注入した時の濃度分 布である。 同様、 曲線 g 1 0、 g l 5、 g 20は、 加速エネルギ 10 k e V、 1 5 k eV、 20 k e Vで G e +イオンをイオン注入した時の G e濃度分布を示す。 ドーズ量は全て、 1 X 1015 c m— 2である。
加速エネルギの増大に従い、 Ge濃度分布のピーク値が深い位置に移り、 濃度 分布全体も深い方向に移動する。 G e濃度が 1 X 1019atoms · cm_3になる深 さで見ると、 加速エネルギを 5 k eV、 1 0 k eV、 1 5 k eV、 20 k eVと 増加していくと、深さは約 33 nm、 41 nm, 50 nm, 56 nmと深くなる。
F I G. 2 Bは、 Ge+イオン注入によりアモルファス化した多結晶シリコン 層に B+イオンをイオン注入した時の B濃度分布を示すグラフである。 B+イオン は、 加速エネルギ 4 k e V、 ドーズ量 5 X 1 015 c m— 2でイオン注入した。 横軸 は、 多結晶シリコン層内の深さを単位 nmで示し、 縦軸は B濃度を単位 cm— 3の 対数スケールで示す。 B+イオン注入の前に、 Ge+イオンを種々の加速エネルギ で、 ドーズ量は 1 X 1015cm_2と一定条件で、 イオン注入した。
曲線 b (g 5) は、 G eを加速エネルギ 5 k e Vでイオン注入した後、 B+ィ オンを注入した場合の B濃度分布である。 同様、 曲線 b (g l 0)、 b (g 20) は、 G e +イオンを加速エネルギ 1 0 k e V、 20 k e Vでイオン注入した後、 B+イオンを注入した場合の Bの濃度分布である。 曲線 b (g 0) は、 Geをィ オン注入しなかった場合の B濃度分布である。 曲線 b (a - S i ) は、 多結晶シ リコンに代え、 アモルファス S i層に対し、 Bをイオン注入した場合の B濃度分 布を示す。
曲線 b (g 0) が大きく裾を引く形状であるのに対し、 曲線 b (a - S i) は ほとんど裾を引いていない形状であり、 アモルファス層が異常分布の抑制に有効 であることを明瞭に示す。 曲線 b (g 20) は、 曲線 b (a— S i) とほぼ同等 の分布を示し、 加速エネルギ 20 k e Vで Ge+イオンを 1 X 1015 cm— 2程度 イオン注入すると、 ほぼアモルファスシリコン層と同等の結果が得られることを 示している。
曲線 b (g 5) は、 Geイオン注入無しの場合 b (g 0) と較べれば異常分布 が抑制されているが、 その効果は限られたものである。 Ge+イオンの加速エネ ルギが 5 k eVでは、 不十分と考えられる。
曲線 b (g 1 0) は、 特に浅い領域では曲線 b (g 20) に近い分布を示し、 異常分布は大幅に抑制されている。 深い領域では裾を引き出すが、 その幅は抑え られている。
深さ 7511111の8濃度は、 曲線 b (g 0)、 b (g 5), b (g l 0)、 b (g 2 0)でそれぞれ、 1 X 1019 cm— 3強、 6 X 1018 cm— 3、 3 X 1018 cm一3、 約 5 X 1 017 cm— 3となっている。
Bの異常分布を抑制するためには、 Geイオン注入は加速エネルギ 1 O k eV - 20 k e Vの範囲で行なうことが望ましいと考えられる。 10 k e V未満では 効果が少ない。 20 k eVより高くしても効果の増大は望み難い。 逆に、 ゲート 絶縁膜を貫通してチャネル領域に G eが注入され、 チャネル領域の電気的特性に 影響を与える可能性がある。
ソース/ドレイン領域及びゲート電極に対する高濃度の Bイオン注入の前に、 ゲート電極に Geイオン注入を行ない、 アモルファス層を形成しておけば、 その 後の Bイオンの注入深さを規制することに有効であることが判る。 但し、 Geィ オン注入をシリコン基板にも行なってしまうと、 ソース/ドレイン領域の深さも 浅くなつてしまう。 ソース/ドレイン領域の B濃度分布を拡げ、 十分の深さに接 合を形成し、 寄生容量を抑制するためには、 シリコン基板には Ge+イオン注入 を行なわないことが好ましい。
以下、 本発明の実施例による半導体装置の製造方法の主要工程を説明する。
F I G. 3 Aに示すように、 シリコン基板 1表面に ST Iによる素子分離領域 2を形成する。 ST Iにより画定された活性領域に、必要なイオン注入を行ない、 P型ゥエル 3、 n型ゥエル 4を形成する。 各ゥエルにおけるイオン注入は、 ゥェ ル形成用、 寄生トランジスタ防止用、 閾値調整用等を含む。 特に、 破線より上の 領域 7は、 閾値調整用イオン注入により、 不純物濃度が高い領域である。
ゥエル形成後、 清浄な活性領域表面上に例えば厚さ約 1 nmのゲート酸化膜 5 を熱酸化により形成する。 ゲート酸化膜 5の上に、 厚さ l O O nm未満、 例えば 厚さ約 75 nmの多結晶シリコン層 6を熱 CVDにより堆積する。 ：
F I G. 3 Bに示すように、 nMOS ( pゥエル） 領域 3の多結晶シリコン層 6の上にレジス 1、マスク 8を形成し、 pMOS領域の多結晶シリコン層 6に Ge +イオンを加速エネルギ 20 k e V, ドーズ量 1 X 1015 c m— 2でイオン注入す る。 Geのイオン注入により、 多結晶シリコン層 6の上部がアモルファスシリコ ン層 9に変換される。
なお、 Geのイオン注入は， 加速エネルギ 10 k e V— 20 k e Vの範囲で行 なうことが好ましい。 加速エネルギ 10 k e V未満では、 アモルファス化の効果 が少なく、 後に行なわれる Bイオンのイオン注入における異常分布抑制の効果が 低い。 加速エネルギ 20 k e Vであれば、 Bイオンのイオン注入に対し、 a— S iとほぼ同等の、 十分な異常分布抑制効果を有する。
F I G. 3 Cに示すように、 同一のレジストマスク 8を介して、 B+イオンを 例えば加速エネルギ 3 k e V、 ドーズ量 2 X 1015 cm—2でイオン注入する。 こ の Bイオンのイオン注入は、 後に行なわれる Bイオンのイオン注入のみでは、 p MOSトランジスタのゲ一ト電極における Bイオン濃度が不足する場合、 それを 補うものである。 アモルファス層 9が、 Bの深さ方向異常分布を抑制する。
後におこなわれる Bイオンのイオン注入濃度が十分高い場合は、 この Bイオン のイオン注入は省略しても良い。 この場合、 F I G. 3 Bに示す Geのイオン注 入においてマスク 8は省略してもよい。 多結晶シリコン層 6全域に Geイオン注 入を行なえば、 全領域においてその後のイオン注入における異常分布抑制効果が 得られる。
なお、 F I G. 3 Bの工程と、 F I G 3 Cの工程とはその順序を逆にしてもよ い。 その場合は、 Bのイオン注入で Bがチャネル領域に突き抜けないように加速 エネルギを設定する。 ゲート電極層の上層をアモルファス層に変換した後は、 対 象とするイオン注入が終了するまでアモルファス層を多結晶層に変換するような 熱処理は行わないようにする。 加熱温度は、 600°C以下、 より好ましくは 50 0°C以下にすることが望ましい。
F I G. 3Dに示すように、ゲート電極層 6 (9)の上にレジスト層を形成し、 A r F露光装置でゲート電極パターンを露光し、レジストパターンを現像した後、 R I Eによりゲート電極層をパ夕一ニングし、ゲート電極 Gp、Gnを形成する。 例えばゲート電極 Gp、 Gnのゲート長は 30 nmとする。 その後レジストパタ ーンは除去する。 ，
F I G. 3 Eに示すように、 nMOS領域をレジストマスク 10で覆い、 pM O S領域においてゲート電極 G pをマスクとし、 ソース Zドレインのェクステン シヨン領域形成用 Bイオンのイオン注入を行なう。 例えば B+イオンを加速エネ ルギ 0. 5 k eV、 ドーズ量 1 X 1 015 cm— 2でイオン注入する。 加速エネルギ が低く、 ゲート電極層の上層はアモルファス層 9となっているため、 イオン注入 された Bイオンのゲート絶縁膜突き抜けは生じない。
さらに P+イオンを加速エネルギ 10 k e V、 ドーズ量 1 X 1 013 cm一2でィ オン注入し、 ポケット領域 Pnを形成する。 ポケット領域は短チャネル効果抑制 に有効である。
その後レジストマスク 1 0を除去し、 pMOS領域を覆う新たなマスクを形成 し、 nMOS領域に対し浅い n型エクステンション領域及び p型ポケット領域形 成用のイオン注入を行なう。 n型不純物として、 例えば A sを加速エネルギ 1 k eV、 ドーズ量 1 X 1015 cm— 2でイオン注入し、 p型不純物として例えば Bを 加速エネルギ 7 k e V、 ドーズ量 1 X 1013 c m— 2でイオン注入する。
F I G. 3 Fに示すように、 nM〇S領域においても n型エクステンション領 域 12、 p型ポケット領域 P pが形成される。 なお、 以後の図においては、 ボケ ット領域の図示を省略する。
シリコン基板全面に例えば 600°C以下の低温 CVDで、 酸化シリコン膜を例 えば厚さ 80 nm堆積する。 この酸化シリコン膜に対し、 リアクティブイオンェ ツチング （R I E) を行ない、 平坦部の酸化シリコン膜を除去する。 ゲート電極 Gp、 Gn側壁上にのみ、酸化シリコン膜のサイドウォールスぺーサ SWが残る。
F I G.3 Gに示すように、 nMOS領域を覆うレジストマスク 1 3を形成し、 PMOS領域においてゲート電極 Gp、 サイドウォールスぺーサ SWをマスクと し、 深く高濃度のソース/ドレイン領域を形成するためのイオン注入を行なう。 例えば B+イオンを加速エネルギ 3 k e V、 ドーズ量 4 X 1 015 cm—2でイオン 注入する。
P型不純物 Bが、 アモルファスシリコン層と多結晶シリコン層との積層で形成 されたゲ一ト電極 Gpとサイドウォ一ルスべ一サ SW外方の単結晶シリコン領域 にイオン注入される。 ゲート電極 Gpにおいては、 Bの異常分布がアモルファス 層 9により抑制される。 ゲート電極下方のチャネル領域 （nゥエル 4) は、 実質 的に B注入を受けない。
ゲ一ト電極層の全厚さをアモルファス層とすると、 その後の不純物活性化でゲ ート電極下部の不純物が十分活性化できない、 活性化不足が生じ得る。 ゲート電 極下層は多結晶シリコン層 6のままに保つと、 その後の不純物活性化が良好に行 われる。
単結晶シリコン領域においては、 アモルファス層が存在しないので、 Bが裾を 引いて深く迄分布し、 低い接合容量を形成するのに十分な、 深いソース/ドレイ ン領域 14が形成される。
pMOS領域のソース/ドレイン領域のイオン注入を終了した後、 レジス卜マ スク 13を除去し、 pMOS領域を覆う新たなレジストマスクを形成する。 nM OS領域に対して、 例えば P+イオンを加速エネルギ 6 k e V、 ドーズ量 5 X I 015 cm— 2でイオン注入し、 深い高濃度 n型ソース Zドレイン領域を形成する。 nMOSトランジスタにおいては、 n型不純物 Pのゲート絶縁膜突抜けは、 未だ 問題となっていないので、 アモルファス層が存在しなくても問題ない。
但し、 ゲート電極の高さがさらに低くなり、 n型不純物 Pのゲート絶縁膜突抜 けが生じる可能性もある。 その場合は、 F I G, 3 Bの Geイオン注入を、 多結 晶シリコン層 6全面に行なえば、 n型不純物のイオン注入に対してもチヤネリン グ抑制の効果が得られるであろう。
F I G. 3 Hに示すように、 nMOS領域にも深い n型ソースノドレイン領域 1 5が形成される。 その後、 1 0 0 0°C— 1 0 5 0°C、 0秒のスパイクァニ一ル を行ない、 イオン注入した不純物の活性化を行なう。 p型不純物、 n型不純物の 活性化が行われると共に、 ゲート電極上層のアモルファスシリコン層も多結晶シ リコン層に変換される。 ゲート電極下層の多結晶シリコン層 6は、 不純物活性化 の不足を抑制するのに効果的である。
このようにして、 pMOSトランジスタ及び nMOSトランジスタが形成され る。 以後、 公知の工程に従い、 層間絶縁膜形成、 引出し配線形成、 多層配線形成 等の工程を行い、 半導体集積回路装置を完成する。 一般的な半導体集積回路装置 の製造工程に関しては、例えば米国特許第 6, 46 5, 8 2 9号、第 6, 492, 7 34号、 米国特許出願第 1 0/3 52、 029号、 第 1 073 50、 2 1 9号 (これらの全内容をここに参照により取り込む） を参照する。
F I G. 4Aは、 上述の pMOSトランジスタ製造工程における深いソースノ ドレイン領域形成の際の不純物濃度分布を概略的に示す。 上述の実施例において は、 ソース/ドレイン領域にはアモルファス化を行なわなかったため、 イオン注 入された Bは、 テールを引いた分布 b 1のような形状となる。 ソース/ドレイン 領域にもアモルファス化を行なうと、 分布 b 2のように、 B濃度が急激に低下す る濃度分布となる。
チャネル領域の濃度が N (c h) である場合、 濃度分布 b 2が形成する接合深 さは、 濃度分布 b 1が形成する接合深さより大幅に浅くなリ、 接合近傍で B濃度 は急峻に減少する。
濃度分布 b 1が接合を形成する場合、 接合近傍での p型不純物濃度は緩やかに 減少し、 広い空乏化が容易に生じる。 このため、 ソース/ドレイン領域の寄生容 量を小さく保つことが可能である。 濃度分布 b 2が接合を形成する場合には、 接 合近傍の P型不純物濃度は急激に減少している。 広い空乏層の形成は抑制され、 ソース/ドレイン領域の寄生容量は大きくなってしまう。
ゲート電極においては、 アモルファス層が存在するので、 曲線 b lに示すよう な裾を引いた濃度分布が防止され、 曲線 b 2のように深さが制限される。 このた め、 Bイオンのゲート絶縁膜突抜けが効率的に防止される。
ゲート電極下方のチャネル領域には、 B不純物は実質的に注入されない。 ゲー ト電極下方のチャネル領域は、 ゲート電極ド一プ用の Bを実質的に含まず、 サイ ドウオール S W下方の領域と実質的に同一の B濃度分布を有する。なお、 「実質的 に」とは、 電気的特性で考察した時の意味である。
F I G . 4 Bは、 上述の p M O Sトランジスタの構成を概略的に示す。 ェクス テンション領域 1 1に連続する深いソース/ドレイン領域 1 4は、 閾値調整用領 域 7よりも深い位置に接合を形成する。 このため、 ソース Zドレイン領域の寄生 容量は小さく保てる。
活性領域表面をアモルファス化すると、 ソース Zドレイン領域形成時の B濃度 分布が規制され、 浅いソース Zドレイン領域 1 4 Xに変化する。 不純物濃度分布 は急峻に変化するようになり、 上述のように p型ソース/ドレイン領域 1 4 の 空亡化は制限され、 ソース/ドレイン領域の寄生容量は増大する。
さらに、 閾値調整用イオン注入等によりチャネル領域の不純物濃度は深さ方向 で変化する。 接合深さが閾値調整用領域 7内に移動すると、 チャネル領域の不純 物濃度が高くなり、 高濃度の n型領域に高濃度の p型領域が接し、 さらに大きな 寄生容量を形成してしまうことになる。
さらに、 基板表面にシリサイド層 2 1を形成した場合、 シリサイド層と p n接 合との距離が短くなり、 リーク電流の原因となる。 深いソース/ドレイン領域 1 4としたことにより、 シリサイド層 2 1を形成してもリーク電流の増大を抑制す ることができる。
以上、 実施例に沿って本発明を説明したが、 本発明はこれらに制限されるもの ではない。 例えばプロセスパラメ一夕は設計に応じて種々変更可能である. 複数 種類のトランジスタやさらに受動素子などの異種素子を集積化することも可能で ある。 その他、 種々の変更、 改良、 組み合わせなどが可能なことは当業者に自明 であろう。 産業上の利用の可能性
高集積度の半導体集積回路装置に利用するのに好適である。

Claims

請求の範囲
1. (a) 素子分離領域によって画定された第 1導電型活性領域を含む半導体 基板上にゲート絶縁膜を形成する工程と、
(b) 前記ゲート絶縁膜上に多結晶半導体のゲート電極層を堆積する工程と、
(c) 不純物をイオン注入することにより、 前記ゲ一ト電極層の上部をァモル ファス層に変換する工程と、
(d) 前記ゲート電極層をパ夕一ニングして、 ゲート電極を形成する工程と、
(e) 前記アモルファス層が結晶化しない温度で、 前記ゲート電極側壁上にサ ィドウォ一ルスぺーサを形成する工程と、
( f ) 前記ゲート電極と前記サイドウオールスぺ一サをマスクとして前記第 1 導電型活性領域に第 2導電型不純物をイオン注入し、 高濃度ソース Zドレイン領 域を形成する工程と、
を含む半導体装置の製造方法。
2. 前記半導体がシリコンであり、 前記不純物が Geまたは S iである請求の 範囲第 1項記載の半導体装置の製造方法。
3. 前記アモルファス層が結晶化しない温度が、 600°C以下である請求の範 囲第 2項記載の半導体装置の製造方法。
4. 前記第 1導電型が n型であり、 前記第 2導電型が p型であり、 前記第 2導 電型不純物が Bである請求の範囲第 2項記載の半導体装置の製造方法。
5. さらに、
(g) 前記工程 （e) の前に、 前記ゲート電極をマスクとして前記第 1導電型 活性領域に第 2導電型不純物をイオン注入し、 ソ一.
ョン領域を形成する工程、
を含む請求の範囲第 1項記載の半導体装置の製造方法。
6 . 前記半導体基板が第 1導電型活性領域と、 第 2導電型活性領域を含み、 前 記工程 （d ) は第 1導電型活性領域、 第 2導電型活性領域上方にそれぞれゲート 電極を形成し、 さらに、
( f - 1 ) 前記ゲート電極と前記サイドウォ一ルスべ一サをマスクとして前記 第 2導電型活性領域に第 1導電型不純物をイオン注入し、 高濃度ソース Zドレイ ン領域を形成する工程、
を含む請求の範囲第 1項記載の半導体装置の製造方法。
7 . 前記工程 （c ) が、 前記第 2導電型活性領域をレジストマスクで覆って行 われ、 さらに、
( h ) 同一レジストマスクを介して前記ゲ一卜電極層に第 2導電型不純物を予 備的にイオン注入する工程、
を含む請求の範囲第 6項記載の半導体装置の製造方法。
8。 素子分離領域によって画定された第 1導電型活性領域を含む半導体基板と、 前記第 1導電型活性領域上に形成されたゲ一ト絶縁膜と、
前記ゲート絶縁膜上に形成され、 不純物と第 2導電型不純物とを含む多結晶半 導体のゲート電極と、
前記ゲート電極側壁上に形成されたサイドウォ一ルスぺーサと、
前記サイドウォ一ルスぺーサ外方の前記第 1導電型活性領域に前記第 2導電型 不純物をイオン注入することにより形成された高濃度ソース/ドレイン領域と、 前記ゲ一ト電極下方の前記第 1導電型活性領域内に画定され、 実質的に前記ゲ 一ト電極ドープ用の第 2導電型不純物を含まないチヤネル領域と、
を有する半導体装置。
9 . 前記半導体がシリコンであり、 前記不純物が G eまたは S iである請求の 範囲第 8項記載の半導体装置。
1 0 . 前記第 1導電型が n型であり、 前記第 2導電型が p型であり、 前記第 2 導電型不純物が Bである請求の範囲第 9項記載の半導体装置の製造方法。
1 1 . 前記ゲート電極が 1 0 0 n m未満の高さを有する請求の範囲第 1 0項記 載の半導体装置。
1 2 . さらに、
前記ゲート電極外方の前記第 1導電型活性領域に第 2導電型不純物をイオン注 入することにより形成されたソースノドレインのェクステンション領域、 を含む請求の範囲第 8項記載の半導体装置。
1 3 . 前記半導体基板がさらに第 2導電型活性領域を含み、 さらに、
前記第 2導電型活性領域上に形成された他のゲート絶縁膜と、
前記他のゲート絶縁膜上に形成され、 第 1導電型不純物を含む多結晶半導体の 他のゲート電極と、
前記他のゲート電極側壁上に形成された他のサイドウォールスぺーサと、 前記他のサイドウォールスぺーサ外方の前記第 2導電型活性領域に前記第 1導 電型不純物をイオン注入することにより形成された他の高濃度ソース Zドレイン 領域と、
を含む請求の範囲第 8項記載の半導体装置。
1 4 . 前記他のゲート電極が、 前記不純物を含み、 前記他のゲート電極下方に 画定される他のチャネル領域が実質的に前記第 1導電型不純物を含まない請求の 範囲第 1 3項記載の半導体装置。
1 5 . 素子分離領域によって画定された第 1導電型活性領域を含む単結晶半導 体基板と、
前記第 1導電型活性領域上に形成されたゲート絶緣膜と、
前記ゲート絶縁膜上に形成され、多結晶の下層とアモルファスの上層とを有し、 不純物と第 2導電型不純物とを含むゲート電極と、
前記ゲート電極側壁上に形成されたサイドウオールスぺ一ザと、
前記サイドウォ一ルスぺーサ外方の前記第 1導電型活性領域に前記第 2導電型 不純物をイオン注入することにより形成された単結晶ソース Zドレイン領域と、 前記ゲート電極下方の前記第 1導電型活性領域内に画定され、 実質的に前記ゲ 一ト電極ドープ用の第 2導電型不純物を含まない単結晶チャネル領域と、 を有する半導体装置。
1 6 . 前記単結晶半導体基板がシリコン基板であり、 前記不純物が G eまたは S iであり、 前記第 1導電型が n型であり、 前記第 2導電型が p型であり、 前記 第 2導電型不純物が Bである請求の範囲第 1 5項記載の半導体装置。
1 7 . さらに、
前記ゲート電極外方の前記第 1導電型活性領域に第 2導電型不純物をイオン注 入することにより形成されたソース Zドレインのエクステンション領域、 を含む請求の範囲第 1 5項記載の半導体装置。
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