JP2002217312A - Ｍｏｓトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したｃｍｏｓトランジスタの形成方法 - Google Patents
Ｍｏｓトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したｃｍｏｓトランジスタの形成方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 79
- 229910052732 germanium Inorganic materials 0.000 title claims abstract description 75
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 title claims abstract description 72
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 63
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 63
- 229910052796 boron Inorganic materials 0.000 claims abstract description 37
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 37
- 239000007787 solid Substances 0.000 description 6
- -1 germanium ions Chemical class 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 102100025353 G-protein coupled bile acid receptor 1 Human genes 0.000 description 1
- 101000857733 Homo sapiens G-protein coupled bile acid receptor 1 Proteins 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】 （修正有）
【課題】 ＭＯＳトランジスタのポリシリコンゲルマニ
ウムゲート電極とこれを利用したＣＭＯＳトランジスタ
の形成方法を提供する。 【解決手段】 ＮＭＯＳ及びＰＭＯＳ領域分離と素子分
離が実施された基板に形成されたゲート絶縁膜の上のゲ
ート層を成すポリシリコン層にゲルマニウムプラズマド
ーピングした後、ドーピングマスクを除去し、ポリシリ
コン層をパターニングしてゲートパターンを形成し、Ｎ
ＭＯＳ領域に異なるドーピングマスクパターンを形成
し、ＰＭＯＳ領域のソース／ドレイン領域とゲートパタ
ーンにホウ素ドーピングする。ＮＭＯＳ領域のイオン注
入マスクパターンを除去し、ＰＭＯＳ領域にそのマスク
パターンを形成し、ＮＭＯＳ領域のソース／ドレイン領
域とゲートパターンにＮ型不純物イオン注入する。
ウムゲート電極とこれを利用したＣＭＯＳトランジスタ
の形成方法を提供する。 【解決手段】 ＮＭＯＳ及びＰＭＯＳ領域分離と素子分
離が実施された基板に形成されたゲート絶縁膜の上のゲ
ート層を成すポリシリコン層にゲルマニウムプラズマド
ーピングした後、ドーピングマスクを除去し、ポリシリ
コン層をパターニングしてゲートパターンを形成し、Ｎ
ＭＯＳ領域に異なるドーピングマスクパターンを形成
し、ＰＭＯＳ領域のソース／ドレイン領域とゲートパタ
ーンにホウ素ドーピングする。ＮＭＯＳ領域のイオン注
入マスクパターンを除去し、ＰＭＯＳ領域にそのマスク
パターンを形成し、ＮＭＯＳ領域のソース／ドレイン領
域とゲートパターンにＮ型不純物イオン注入する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の形成方
法にかかり、より詳細には、ポリシリコンゲルマニウム
から成るＭＯＳトランジスタのゲート電極の形成方法及
びこれを利用したＣＭＯＳトランジスタ（ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅｓｉｌｉｃｏ
ｎ ｔｒａｎｓｉｓｔｏｒ）の形成方法に関するもので
ある。
法にかかり、より詳細には、ポリシリコンゲルマニウム
から成るＭＯＳトランジスタのゲート電極の形成方法及
びこれを利用したＣＭＯＳトランジスタ（ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅｓｉｌｉｃｏ
ｎ ｔｒａｎｓｉｓｔｏｒ）の形成方法に関するもので
ある。
【０００２】
【従来の技術】ＰＭＯＳトランジスタ（Ｐ ｃｈａｎｎ
ｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｉｌｉｃｏｎ）は単
独でも使用されるが、ＣＭＯＳ型半導体装置でＮＭＯＳ
トランジスタと共に使用される。ＣＭＯＳ型半導体装置
は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタを１つの半導体装置に形成して、相補
的な動作をするようにした半導体装置である。従って、
半導体装置全体の効率を増加させ、動作速度を改善で
き、バイポーラトランジスタと類似した特性を有するの
で、高速の高性能半導体装置として使用される。特に、
ＣＭＯＳ型半導体装置で、集積化を増加させ、電圧特
性、速度を増加させるために、素子の寸法を減少しなが
ら、各チャンネル型ごとにゲートを形成するポリシリコ
ンにチャンネル型と同一型の不純物をドーピングしたデ
ュアルゲート型が幅広く使用されている。
ｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｉｌｉｃｏｎ）は単
独でも使用されるが、ＣＭＯＳ型半導体装置でＮＭＯＳ
トランジスタと共に使用される。ＣＭＯＳ型半導体装置
は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタを１つの半導体装置に形成して、相補
的な動作をするようにした半導体装置である。従って、
半導体装置全体の効率を増加させ、動作速度を改善で
き、バイポーラトランジスタと類似した特性を有するの
で、高速の高性能半導体装置として使用される。特に、
ＣＭＯＳ型半導体装置で、集積化を増加させ、電圧特
性、速度を増加させるために、素子の寸法を減少しなが
ら、各チャンネル型ごとにゲートを形成するポリシリコ
ンにチャンネル型と同一型の不純物をドーピングしたデ
ュアルゲート型が幅広く使用されている。
【０００３】高性能のデュアルゲート型ＣＭＯＳトラン
ジスタを製造する時、ＣＭＯＳトランジスタのうち、Ｐ
ＭＯＳトランジスタのゲート電極を形成するポリシリコ
ンのドーピング不純物としてホウ素を使用する。そし
て、通常、ゲート電極としてポリシリコン層を使用して
ソース／ドレイン領域を形成する時、イオン注入によっ
てポリシリコン層に不純物としてホウ素のようなＰ型不
純物をドーピングする方法を使用する。
ジスタを製造する時、ＣＭＯＳトランジスタのうち、Ｐ
ＭＯＳトランジスタのゲート電極を形成するポリシリコ
ンのドーピング不純物としてホウ素を使用する。そし
て、通常、ゲート電極としてポリシリコン層を使用して
ソース／ドレイン領域を形成する時、イオン注入によっ
てポリシリコン層に不純物としてホウ素のようなＰ型不
純物をドーピングする方法を使用する。
【０００４】しかし、ホウ素をトランジスタのゲートを
形成するポリシリコンパターンに不純物として使用する
場合、ホウ素が十分ドーピングされなかったり、活性化
されなかったり、ドーピングされたホウ素が拡散しゲー
ト絶縁膜とチャンネルに抜け出て、ポリシリコンゲート
電極にはホウ素の有効濃度が減少するゲートディプリー
ションが発生しうる。この時、ゲート絶縁膜とチャンネ
ルに拡散したホウ素はゲート絶縁膜とチャンネル特性を
低下させ、又、ホウ素が抜け出たゲート電極では導電性
が減少して、ゲート絶縁膜の実質的な厚さが厚くなっ
て、チャンネルに流れるドレイン電流を減少させる等の
問題が発生できる。従って、ホウ素を使用する時、ゲー
トディプリーションとこれによるトランジスタの特性の
低下を防止できる方法が必要である。
形成するポリシリコンパターンに不純物として使用する
場合、ホウ素が十分ドーピングされなかったり、活性化
されなかったり、ドーピングされたホウ素が拡散しゲー
ト絶縁膜とチャンネルに抜け出て、ポリシリコンゲート
電極にはホウ素の有効濃度が減少するゲートディプリー
ションが発生しうる。この時、ゲート絶縁膜とチャンネ
ルに拡散したホウ素はゲート絶縁膜とチャンネル特性を
低下させ、又、ホウ素が抜け出たゲート電極では導電性
が減少して、ゲート絶縁膜の実質的な厚さが厚くなっ
て、チャンネルに流れるドレイン電流を減少させる等の
問題が発生できる。従って、ホウ素を使用する時、ゲー
トディプリーションとこれによるトランジスタの特性の
低下を防止できる方法が必要である。
【０００５】ホウ素に関してゲートディプリーションが
発生することを防止するための１つの方法は、ポリシリ
コンからなるゲート電極にゲルマニウムをドーピングし
て、ホウ素に対する固溶性（ｓｏｌｕｂｉｌｉｔｙ）を
増加させる方法である。即ち、ゲルマニウムが含有され
たポリシリコンはホウ素に対する固溶性が増加して活性
化のためのアニーリングの段階でも、ホウ素がゲートポ
リシリコンの外部に余り拡散しないようにする。
発生することを防止するための１つの方法は、ポリシリ
コンからなるゲート電極にゲルマニウムをドーピングし
て、ホウ素に対する固溶性（ｓｏｌｕｂｉｌｉｔｙ）を
増加させる方法である。即ち、ゲルマニウムが含有され
たポリシリコンはホウ素に対する固溶性が増加して活性
化のためのアニーリングの段階でも、ホウ素がゲートポ
リシリコンの外部に余り拡散しないようにする。
【０００６】図１はポリシリコンゲートのうち、ゲルマ
ニウム濃度及びホウ素のイオン注入ドーズ量に従う６０
０℃、３０秒アニーリングの後の抵抗を示すグラフであ
る。グラフに示すように、ゲルマニウム濃度が高くなる
ほど、同一のホウ素イオン注入量でも抵抗が減少する。
又、図示しないが、同一のホウ素イオン注入条件でゲル
マニウムの濃度が高くなると、ゲート電極に関してゲー
ト容量が増加する（Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ
Ｐｏｌｙ ＳｉＧｅ ｆｏｒ ｄｕａｌ ｇａｔｅ
ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ，Ｗｅｎ−Ｃｈｉｎ
Ｌｅｅ，ｅｔ．ａｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎｉ
ｃ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ．ｖｏｌ．１９，
Ｎｏ．７，Ｊｕｌｙ １９９８）。
ニウム濃度及びホウ素のイオン注入ドーズ量に従う６０
０℃、３０秒アニーリングの後の抵抗を示すグラフであ
る。グラフに示すように、ゲルマニウム濃度が高くなる
ほど、同一のホウ素イオン注入量でも抵抗が減少する。
又、図示しないが、同一のホウ素イオン注入条件でゲル
マニウムの濃度が高くなると、ゲート電極に関してゲー
ト容量が増加する（Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ
Ｐｏｌｙ ＳｉＧｅ ｆｏｒ ｄｕａｌ ｇａｔｅ
ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ，Ｗｅｎ−Ｃｈｉｎ
Ｌｅｅ，ｅｔ．ａｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎｉ
ｃ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ．ｖｏｌ．１９，
Ｎｏ．７，Ｊｕｌｙ １９９８）。
【０００７】ゲルマニウムをゲートを構成するポリシリ
コン層にドーピングする方法として、他の元素をドーピ
ングする場合と同様に、ソースガスを添加してポリシリ
コン積層段階で共にＣＶＤで蒸着する方法と、ゲルマニ
ウムイオン注入方法が紹介されている。
コン層にドーピングする方法として、他の元素をドーピ
ングする場合と同様に、ソースガスを添加してポリシリ
コン積層段階で共にＣＶＤで蒸着する方法と、ゲルマニ
ウムイオン注入方法が紹介されている。
【０００８】ＣＶＤ積層の場合、通常、シランガス（Ｓ
ｉＨ4）にゲルマニウムソースガスであるＧｅＨ4を混ぜ
て、ＣＶＤチャンバでインサイチュー方法でシリコンゲ
ルマニウムゲート層を形成する。この方法によって、ホ
ウ素に対する固溶性が高い２０％乃至３０％のゲルマニ
ウム含有シリコンゲート層を形成できるが、工程の調節
が難しくて、適切な膜厚さと膜厚さに従うゲルマニウム
濃度の均一性を信頼性高くは確保しにくい。又、ＣＶＤ
過程は通常熱工程であり、ＣＭＯＳ半導体装置で、ＮＭ
ＯＳ領域にもシリコンゲルマニウムゲート層が形成され
る。ＮＭＯＳトランジスタのゲート層でゲルマニウム
は、不純物の固溶性を減少させるという問題点があり、
例えば、１０％以上でゲートの容量を低下させて、トラ
ンジスタの特性を低下させ得る。
ｉＨ4）にゲルマニウムソースガスであるＧｅＨ4を混ぜ
て、ＣＶＤチャンバでインサイチュー方法でシリコンゲ
ルマニウムゲート層を形成する。この方法によって、ホ
ウ素に対する固溶性が高い２０％乃至３０％のゲルマニ
ウム含有シリコンゲート層を形成できるが、工程の調節
が難しくて、適切な膜厚さと膜厚さに従うゲルマニウム
濃度の均一性を信頼性高くは確保しにくい。又、ＣＶＤ
過程は通常熱工程であり、ＣＭＯＳ半導体装置で、ＮＭ
ＯＳ領域にもシリコンゲルマニウムゲート層が形成され
る。ＮＭＯＳトランジスタのゲート層でゲルマニウム
は、不純物の固溶性を減少させるという問題点があり、
例えば、１０％以上でゲートの容量を低下させて、トラ
ンジスタの特性を低下させ得る。
【０００９】イオン注入方法の場合、ピュアポリシリコ
ンゲート層を形成し、フォトレジスタでイオン注入マス
クパターンを形成して、ＰＭＯＳトランジスタのゲート
層だけにホウ素イオン注入を実施できる。しかし、ホウ
素に対する適正固溶性を有する２０％乃至３０％のゲル
マニウム濃度を形成するためには、１０16／ｃｍ2以上
のドーズ量を注入し、これのために、１０時間以上持続
的にイオン注入を実施しなければならないので、現実的
に生産性がなくて、工程が不可能である。
ンゲート層を形成し、フォトレジスタでイオン注入マス
クパターンを形成して、ＰＭＯＳトランジスタのゲート
層だけにホウ素イオン注入を実施できる。しかし、ホウ
素に対する適正固溶性を有する２０％乃至３０％のゲル
マニウム濃度を形成するためには、１０16／ｃｍ2以上
のドーズ量を注入し、これのために、１０時間以上持続
的にイオン注入を実施しなければならないので、現実的
に生産性がなくて、工程が不可能である。
【００１０】従って、ＣＭＯＳトランジスタの製造等に
おいて、ＰＭＯＳトランジスタのゲートとして使用する
ポリシリコン層に限定して、多量のゲルマニウムを短時
間にドーピングできる、調節が容易である方法が要求さ
れている。
おいて、ＰＭＯＳトランジスタのゲートとして使用する
ポリシリコン層に限定して、多量のゲルマニウムを短時
間にドーピングできる、調節が容易である方法が要求さ
れている。
【００１１】
【発明が解決しようとする課題】本発明は、前述した従
来のゲルマニウム含有ポリシリコンゲート層の形成の問
題点を改善するためのものであり、ＰＭＯＳトランジス
タのゲートポリシリコン層に多量のゲルマニウムを短時
間にドーピングできるＭＯＳトランジスタのポリシリコ
ンゲルマニウムゲート電極の形成方法及びこれを利用し
たＣＭＯＳトランジスタの形成方法を提供することを目
的とする。
来のゲルマニウム含有ポリシリコンゲート層の形成の問
題点を改善するためのものであり、ＰＭＯＳトランジス
タのゲートポリシリコン層に多量のゲルマニウムを短時
間にドーピングできるＭＯＳトランジスタのポリシリコ
ンゲルマニウムゲート電極の形成方法及びこれを利用し
たＣＭＯＳトランジスタの形成方法を提供することを目
的とする。
【００１２】本発明は、ゲルマニウム濃度を信頼性高く
再現するように調節できるＭＯＳトランジスタのポリシ
リコンゲルマニウムゲート電極の形成方法及びこれを利
用したＣＭＯＳトランジスタの形成方法を提供すること
を他の目的とする。
再現するように調節できるＭＯＳトランジスタのポリシ
リコンゲルマニウムゲート電極の形成方法及びこれを利
用したＣＭＯＳトランジスタの形成方法を提供すること
を他の目的とする。
【００１３】本発明は、ＣＭＯＳ型半導体装置を形成す
るにおいて、ＰＭＯＳ領域のトランジスタに限定して、
ホウ素を十分に持続できるＣＭＯＳトランジスタの形成
方法を提供することを他の目的とする。
るにおいて、ＰＭＯＳ領域のトランジスタに限定して、
ホウ素を十分に持続できるＣＭＯＳトランジスタの形成
方法を提供することを他の目的とする。
【００１４】
【課題を解決するための手段】前述の目的を達成するた
めの本発明のＭＯＳトランジスタのポリシリコンゲルマ
ニウムゲート電極の形成方法は、基板にゲート絶縁膜を
形成する段階と、ゲート絶縁膜にピュアポリシリコン層
を形成する段階と、ポリシリコン層にゲルマニウムプラ
ズマドーピングを実施する段階とを含む。
めの本発明のＭＯＳトランジスタのポリシリコンゲルマ
ニウムゲート電極の形成方法は、基板にゲート絶縁膜を
形成する段階と、ゲート絶縁膜にピュアポリシリコン層
を形成する段階と、ポリシリコン層にゲルマニウムプラ
ズマドーピングを実施する段階とを含む。
【００１５】続いて、ホウ素をポリシリコン層にドーピ
ングする。ホウ素ドーピングはイオン注入又はゲルマニ
ウムのようなプラズマドーピングの方法を利用できる。
ングする。ホウ素ドーピングはイオン注入又はゲルマニ
ウムのようなプラズマドーピングの方法を利用できる。
【００１６】本発明で、ゲルマニウムプラズマドーピン
グはゲルマニウムソースをプラズマ形成が可能である工
程に投入して、ゲルマニウムが含有されたプラズマを形
成し、工程チャンバにある基板に電圧を印加して、ゲル
マニウムイオン又はゲルマニウムを含むイオンをプラズ
マから基板に加速、投入する方法を利用する。この時、
ゲルマニウムソースとしては、ＧｅＨ4，ＧｅＦ4等のハ
ロゲン化ゲルマニウム、固体ゲルマニウムを使用でき
る。そして、ゲルマニウムソースガスの投入量、時間、
又は、濃度を調節して、プラズマドーピングされるゲル
マニウムの濃度を調節できる。基板に印加されるバイア
ス電圧によって投入エネルギーを調節できるが、通常、
投入深さは浅い領域に限定されるので、深さ調節にはほ
とんど意味がない。
グはゲルマニウムソースをプラズマ形成が可能である工
程に投入して、ゲルマニウムが含有されたプラズマを形
成し、工程チャンバにある基板に電圧を印加して、ゲル
マニウムイオン又はゲルマニウムを含むイオンをプラズ
マから基板に加速、投入する方法を利用する。この時、
ゲルマニウムソースとしては、ＧｅＨ4，ＧｅＦ4等のハ
ロゲン化ゲルマニウム、固体ゲルマニウムを使用でき
る。そして、ゲルマニウムソースガスの投入量、時間、
又は、濃度を調節して、プラズマドーピングされるゲル
マニウムの濃度を調節できる。基板に印加されるバイア
ス電圧によって投入エネルギーを調節できるが、通常、
投入深さは浅い領域に限定されるので、深さ調節にはほ
とんど意味がない。
【００１７】このようなプラズマドーピングはＣＶＤと
イオン注入の中間的な性格を有し、シリコンとゲルマニ
ウムが共に蒸着されるＣＶＤと違って、ゲルマニウムだ
けをドーピングするので、より安定的にゲルマニウムの
濃度を調節できる。又、チャンバでソースガスの供給に
よって、プラズマを形成し、基板に電圧を印加して直接
投入する方法を使用するので、１０16乃至１０17粒子／
ｃｍ2程度の高ドーズ量でドーピングでき、１０％以上
の濃度を有するシリコンゲルマニウム層の形成が容易で
ある。
イオン注入の中間的な性格を有し、シリコンとゲルマニ
ウムが共に蒸着されるＣＶＤと違って、ゲルマニウムだ
けをドーピングするので、より安定的にゲルマニウムの
濃度を調節できる。又、チャンバでソースガスの供給に
よって、プラズマを形成し、基板に電圧を印加して直接
投入する方法を使用するので、１０16乃至１０17粒子／
ｃｍ2程度の高ドーズ量でドーピングでき、１０％以上
の濃度を有するシリコンゲルマニウム層の形成が容易で
ある。
【００１８】又、プラズマドーピングを実施する前、ド
ーピングマスクパターンを露光工程によって形成する
と、ＣＭＯＳ半導体装置の形成の時にも、ホウ素が投入
されるＰＭＯＳ領域だけにゲルマニウムをドーピングで
きる。
ーピングマスクパターンを露光工程によって形成する
と、ＣＭＯＳ半導体装置の形成の時にも、ホウ素が投入
されるＰＭＯＳ領域だけにゲルマニウムをドーピングで
きる。
【００１９】一方、ポリシリコンゲート層にゲルマニウ
ムをプラズマドーピングする時、主に、ドーピングはポ
リシリコン層の表面で実施される。従って、実質的なゲ
ルマニウム濃度を増加させるためには、先ず、ポリシリ
コン層を薄く積層し、ゲルマニウムプラズマドーピング
を実施し、再び要求される厚さのポリシリコンをさらに
形成する方法を使用できる。
ムをプラズマドーピングする時、主に、ドーピングはポ
リシリコン層の表面で実施される。従って、実質的なゲ
ルマニウム濃度を増加させるためには、先ず、ポリシリ
コン層を薄く積層し、ゲルマニウムプラズマドーピング
を実施し、再び要求される厚さのポリシリコンをさらに
形成する方法を使用できる。
【００２０】前述の目的を達成するための本発明のＣＭ
ＯＳトランジスタの形成方法によると、先ず、ＮＭＯＳ
及びＰＭＯＳ領域分離と素子分離が実施された基板にゲ
ート絶縁膜を形成し、ゲート絶縁膜の上にポリシリコン
層からなるゲート層を形成する。そして、ＮＭＯＳ領域
を覆うプラズマドーピングマスクを形成し、ポリシリコ
ン層にゲルマニウムプラズマドーピングを実施する。次
に、ドーピングマスクを除去し、ポリシリコン層をパタ
ーニングしてゲートパターンを形成した後、ＮＭＯＳ領
域に前記ドーピングマスクと異なるドーピングマスクパ
ターンを形成し、ＰＭＯＳ領域のソース／ドレイン領域
とゲートパターンにホウ素ドーピングを実施する。又、
ＮＭＯＳ領域のイオン注入マスクパターンを除去し、Ｐ
ＭＯＳ領域にイオン注入マスクパターンを形成し、ＮＭ
ＯＳ領域のソース／ドレイン領域とゲートパターンにＮ
型不純物イオン注入を実施する。
ＯＳトランジスタの形成方法によると、先ず、ＮＭＯＳ
及びＰＭＯＳ領域分離と素子分離が実施された基板にゲ
ート絶縁膜を形成し、ゲート絶縁膜の上にポリシリコン
層からなるゲート層を形成する。そして、ＮＭＯＳ領域
を覆うプラズマドーピングマスクを形成し、ポリシリコ
ン層にゲルマニウムプラズマドーピングを実施する。次
に、ドーピングマスクを除去し、ポリシリコン層をパタ
ーニングしてゲートパターンを形成した後、ＮＭＯＳ領
域に前記ドーピングマスクと異なるドーピングマスクパ
ターンを形成し、ＰＭＯＳ領域のソース／ドレイン領域
とゲートパターンにホウ素ドーピングを実施する。又、
ＮＭＯＳ領域のイオン注入マスクパターンを除去し、Ｐ
ＭＯＳ領域にイオン注入マスクパターンを形成し、ＮＭ
ＯＳ領域のソース／ドレイン領域とゲートパターンにＮ
型不純物イオン注入を実施する。
【００２１】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００２２】実施形態ではＣＭＯＳ型半導体装置のＰＭ
ＯＳトランジスタ部分とＮＭＯＳトランジスタ部分に分
けられて形成される各工程段階を示す。
ＯＳトランジスタ部分とＮＭＯＳトランジスタ部分に分
けられて形成される各工程段階を示す。
【００２３】図２を参照すると、別途に示さないが、Ｎ
型基板のＮＭＯＳ領域のＰ型ウェルを形成し、素子分離
を実施する。そして、基板１０にゲート絶縁膜１１とピ
ュアポリシリコンからなるゲート層１３を１０００Å乃
至２０００Åの厚さで形成する。
型基板のＮＭＯＳ領域のＰ型ウェルを形成し、素子分離
を実施する。そして、基板１０にゲート絶縁膜１１とピ
ュアポリシリコンからなるゲート層１３を１０００Å乃
至２０００Åの厚さで形成する。
【００２４】図３を参照すると、フォトレジスタを利用
してＮＭＯＳ領域を覆うドーピングマスク１５を形成す
る。そして、ゲルマニウムソースガスをチャンバに供給
して、ゲルマニウムが含有されたプラズマを形成する。
この時、チャンバの圧力は１０ｍＴｏｒｒ乃至２００ｍ
Ｔｏｒｒ、温度は２００℃以下、望ましくは、フォトレ
ジスタパターンに支障がない１００℃以下にする。又、
チャンバにある基板に１乃至３０ｋＶのマイナス電圧を
印加して、ゲルマニウムを含有したプラスイオンが基板
に加速されて投入されるようにする。結果的に、フォト
レジスタマスクによって覆われない基板のＰＭＯＳ領域
で、予め形成されたポリシリコンゲート層１３にゲルマ
ニウムプラズマドーピングが実施される。プラズマドー
ピングでゲルマニウムプラズマは、ゲルマニウムソース
としてＧｅＨ4又はＧｅＦ4を供給しながら高周波電界を
通じてソースガスをプラズマ化する方法で実施できる。
ソースガスの供給量及び時間を調節して１０15乃至１０
17ゲルマニウム含有イオン／ｃｍ2程度の高ドーズ量で
２０％以上のゲルマニウム濃度を有するシリコンゲルマ
ニウム層がポリシリコン層の上部に数十乃至数百Åの層
を形成する。
してＮＭＯＳ領域を覆うドーピングマスク１５を形成す
る。そして、ゲルマニウムソースガスをチャンバに供給
して、ゲルマニウムが含有されたプラズマを形成する。
この時、チャンバの圧力は１０ｍＴｏｒｒ乃至２００ｍ
Ｔｏｒｒ、温度は２００℃以下、望ましくは、フォトレ
ジスタパターンに支障がない１００℃以下にする。又、
チャンバにある基板に１乃至３０ｋＶのマイナス電圧を
印加して、ゲルマニウムを含有したプラスイオンが基板
に加速されて投入されるようにする。結果的に、フォト
レジスタマスクによって覆われない基板のＰＭＯＳ領域
で、予め形成されたポリシリコンゲート層１３にゲルマ
ニウムプラズマドーピングが実施される。プラズマドー
ピングでゲルマニウムプラズマは、ゲルマニウムソース
としてＧｅＨ4又はＧｅＦ4を供給しながら高周波電界を
通じてソースガスをプラズマ化する方法で実施できる。
ソースガスの供給量及び時間を調節して１０15乃至１０
17ゲルマニウム含有イオン／ｃｍ2程度の高ドーズ量で
２０％以上のゲルマニウム濃度を有するシリコンゲルマ
ニウム層がポリシリコン層の上部に数十乃至数百Åの層
を形成する。
【００２５】図４を参照すると、プラズマドーピングマ
スクが除去され、基板１０全体で露光とエッチング工程
によって、ゲートパターン１３０，１３１及びゲート絶
縁膜パターン１１０を形成する。従って、ＮＭＯＳ領域
ではピュアポリシリコンゲートパターン１３０が、ＰＭ
ＯＳ領域ではゲルマニウムが含有されたポリシリコンゲ
ートパタン１３１が形成される。
スクが除去され、基板１０全体で露光とエッチング工程
によって、ゲートパターン１３０，１３１及びゲート絶
縁膜パターン１１０を形成する。従って、ＮＭＯＳ領域
ではピュアポリシリコンゲートパターン１３０が、ＰＭ
ＯＳ領域ではゲルマニウムが含有されたポリシリコンゲ
ートパタン１３１が形成される。
【００２６】又、図に示すように、ＮＭＯＳ領域及びＰ
ＭＯＳ領域で低濃度の薄いイオン注入が実施されて、ゲ
ート電極の両側に基板にＬＤＤ領域を形成することもで
きる。
ＭＯＳ領域で低濃度の薄いイオン注入が実施されて、ゲ
ート電極の両側に基板にＬＤＤ領域を形成することもで
きる。
【００２７】図５を参照すると、先ず、ゲートパタンの
側壁にスペーサを形成する。そして、ＮＭＯＳ領域にイ
オン注入マスクパターン１４０を 形成してカバーし、
ＰＭＯＳ領域の深いソース／ドレイン領域１４３とゲー
トパターン１３１にホウ素イオン注入を実施する。
側壁にスペーサを形成する。そして、ＮＭＯＳ領域にイ
オン注入マスクパターン１４０を 形成してカバーし、
ＰＭＯＳ領域の深いソース／ドレイン領域１４３とゲー
トパターン１３１にホウ素イオン注入を実施する。
【００２８】図６を参照すると、図５のイオン注入マス
クパターンを除去し、ＰＭＯＳ領域にイオン注入マスク
パターン１５０形成してカバーする。そして、ＮＭＯＳ
領域の深いソース／ドレイン領域１４５とゲートパター
ン１３０にヒ素又はリンを含むＮ型不純物イオン注入を
高濃度で実施する。
クパターンを除去し、ＰＭＯＳ領域にイオン注入マスク
パターン１５０形成してカバーする。そして、ＮＭＯＳ
領域の深いソース／ドレイン領域１４５とゲートパター
ン１３０にヒ素又はリンを含むＮ型不純物イオン注入を
高濃度で実施する。
【００２９】図５、図６の段階を経ると、図４の段階で
低濃度の浅いイオン注入が実施された場合なら、図に示
すように、不純物の高濃度の深いイオン注入によって典
型的なＬＤＤ構造が形成される。
低濃度の浅いイオン注入が実施された場合なら、図に示
すように、不純物の高濃度の深いイオン注入によって典
型的なＬＤＤ構造が形成される。
【００３０】続いて、アニーリングと層間絶縁膜積層等
の後続工程が実施される。
の後続工程が実施される。
【００３１】図７を参照すると、別途に示さないが、Ｎ
型基板のＮＭＯＳ領域にＰ型ウェルを形成し、素子分離
を実施する。そして、基板１０にゲート絶縁膜１１と純
粋なポリシリコンからなるゲート層２３を２００Å乃至
１０００Åの厚さで形成する。
型基板のＮＭＯＳ領域にＰ型ウェルを形成し、素子分離
を実施する。そして、基板１０にゲート絶縁膜１１と純
粋なポリシリコンからなるゲート層２３を２００Å乃至
１０００Åの厚さで形成する。
【００３２】図８を参照すると、フォトレジスタを利用
してＮＭＯＳ領域を覆うドーピングマスク１５を形成す
る。そして、ゲルマニウムソースガスをチャンバに供給
しながら高周波を印加して、ゲルマニウムが含有された
プラズマを形成する。又、チャンバにある基板にマイナ
ス電圧を印加して、ゲルマニウムを含有したプラスイオ
ンが基板に投入されるようにする。結果的に、フォトレ
ジスタドーピングマスク１５によって覆われない基板の
ＰＭＯＳ領域で、予め形成されたポリシリコンゲート層
２３にゲルマニウムプラズマドーピングが実施され、２
０％以上のゲルマニウム濃度を有するシリコンゲルマニ
ウム層がポリシリコンゲート層２３に数十Å乃至数百Å
の層を形成する。
してＮＭＯＳ領域を覆うドーピングマスク１５を形成す
る。そして、ゲルマニウムソースガスをチャンバに供給
しながら高周波を印加して、ゲルマニウムが含有された
プラズマを形成する。又、チャンバにある基板にマイナ
ス電圧を印加して、ゲルマニウムを含有したプラスイオ
ンが基板に投入されるようにする。結果的に、フォトレ
ジスタドーピングマスク１５によって覆われない基板の
ＰＭＯＳ領域で、予め形成されたポリシリコンゲート層
２３にゲルマニウムプラズマドーピングが実施され、２
０％以上のゲルマニウム濃度を有するシリコンゲルマニ
ウム層がポリシリコンゲート層２３に数十Å乃至数百Å
の層を形成する。
【００３３】図９を参照すると、プラズマドーピングマ
スクが除去され、基板全体に５００Å乃至１５００Åの
付加ポリシリコン層３３０がさらに蒸着される。そし
て、露光とエッチング工程によって、ゲートパターン４
３０，４３１を形成する。従って、ＮＭＯＳ領域ではピ
ュアポリシリコンゲートパターン４３０が、ＰＭＯＳ領
域ではゲルマニウムが含有されたポリシリコンゲートパ
タン４３１が形成される。
スクが除去され、基板全体に５００Å乃至１５００Åの
付加ポリシリコン層３３０がさらに蒸着される。そし
て、露光とエッチング工程によって、ゲートパターン４
３０，４３１を形成する。従って、ＮＭＯＳ領域ではピ
ュアポリシリコンゲートパターン４３０が、ＰＭＯＳ領
域ではゲルマニウムが含有されたポリシリコンゲートパ
タン４３１が形成される。
【００３４】この段階で各領域には図に示すように、薄
いイオン注入によって低濃度不純物領域がゲートパター
ン４３０，４３１の両側に形成され得る。
いイオン注入によって低濃度不純物領域がゲートパター
ン４３０，４３１の両側に形成され得る。
【００３５】図１０を参照すると、ゲートパターン４３
１，４３０の側壁にスペーサ１７を形成してから、ＮＭ
ＯＳ領域にイオン注入マスクパターン１４０を形成して
カバーし、ＰＭＯＳ領域の深いソース／ドレイン領域１
４３とゲートパターン４３１にホウ素イオン注入を実施
する。
１，４３０の側壁にスペーサ１７を形成してから、ＮＭ
ＯＳ領域にイオン注入マスクパターン１４０を形成して
カバーし、ＰＭＯＳ領域の深いソース／ドレイン領域１
４３とゲートパターン４３１にホウ素イオン注入を実施
する。
【００３６】図１１を参照すると、図１０のイオン注入
マスクパターンを除去し、ＰＭＯＳ領域にイオン注入マ
スクパターン１５０を形成してカバーする。そして、Ｎ
ＭＯＳ領域の深いソース／ドレイン領域１４５とゲート
パターン４３０にヒ素又はリンを含むＮ型不純物イオン
注入を高濃度で実施する。
マスクパターンを除去し、ＰＭＯＳ領域にイオン注入マ
スクパターン１５０を形成してカバーする。そして、Ｎ
ＭＯＳ領域の深いソース／ドレイン領域１４５とゲート
パターン４３０にヒ素又はリンを含むＮ型不純物イオン
注入を高濃度で実施する。
【００３７】予め形成された低濃度不純物イオン注入領
域と共に図１０と図１１の過程によってゲートパターン
の両側にはＬＤＤ構造が形成される。
域と共に図１０と図１１の過程によってゲートパターン
の両側にはＬＤＤ構造が形成される。
【００３８】図１２を参照すると、基板にチタン又はコ
バルト金属が１００Å乃至３００ÅをＰＶＤスパッタリ
ング（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔ
ｉｏｎ ｓｐｕｔｔｅｒｉｎｇ）で蒸着され、アニーリ
ングされる。そして、チタン又はコバルトに対するエッ
チングを実施する。従って、アニーリングによってシリ
サイド３３１を形成したゲートパターン４３０，４３１
の上部と露出された基板１０を除いた部分ではチタン又
はコバルトが全部除去される。ゲートパターン４３０，
４３１の上部は金属シリサイド３３１が基板の金属シリ
サイド３３１に比べて厚く形成される。この段階で、ア
ニーリングの温度に従って、アニーリングによって注入
された不純物が活性化される効果を得ることができる。
バルト金属が１００Å乃至３００ÅをＰＶＤスパッタリ
ング（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔ
ｉｏｎ ｓｐｕｔｔｅｒｉｎｇ）で蒸着され、アニーリ
ングされる。そして、チタン又はコバルトに対するエッ
チングを実施する。従って、アニーリングによってシリ
サイド３３１を形成したゲートパターン４３０，４３１
の上部と露出された基板１０を除いた部分ではチタン又
はコバルトが全部除去される。ゲートパターン４３０，
４３１の上部は金属シリサイド３３１が基板の金属シリ
サイド３３１に比べて厚く形成される。この段階で、ア
ニーリングの温度に従って、アニーリングによって注入
された不純物が活性化される効果を得ることができる。
【００３９】続いて、層間絶縁膜積層等の後続工程を実
施する。
施する。
【００４０】
【発明の効果】本発明によると、ＰＭＯＳトランジスタ
のゲートポリシリコン層に多量のゲルマニウムを短時間
にドーピングでき、又、本発明はシリコンゲルマニウム
ゲートポリの形成の時、ゲルマニウムの濃度を信頼性高
く再現するように調節できるので、ホウ素ディプリーシ
ョンとそれによるトランジスタの動作上の問題点を防止
できる。
のゲートポリシリコン層に多量のゲルマニウムを短時間
にドーピングでき、又、本発明はシリコンゲルマニウム
ゲートポリの形成の時、ゲルマニウムの濃度を信頼性高
く再現するように調節できるので、ホウ素ディプリーシ
ョンとそれによるトランジスタの動作上の問題点を防止
できる。
【図１】 ポリシリコンゲートのうち、ゲルマニウム濃
度及びホウ素のイオン注入ドーズ量に従う６００℃、３
０秒のアニーリングの後の抵抗を示すグラフである。
度及びホウ素のイオン注入ドーズ量に従う６００℃、３
０秒のアニーリングの後の抵抗を示すグラフである。
【図２】 本発明の一実施形態に従ってＣＭＯＳ型半導
体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジ
スタ部分に分けられて形成される重要工程段階を示す図
である。
体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジ
スタ部分に分けられて形成される重要工程段階を示す図
である。
【図３】 本発明の一実施形態に従ってＣＭＯＳ型半導
体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジ
スタ部分に分けられて形成される重要工程段階を示す図
である。
体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジ
スタ部分に分けられて形成される重要工程段階を示す図
である。
【図４】 本発明の一実施形態に従ってＣＭＯＳ型半導
体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジ
スタ部分に分けられて形成される重要工程段階を示す図
である。
体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジ
スタ部分に分けられて形成される重要工程段階を示す図
である。
【図５】 本発明の一実施形態に従ってＣＭＯＳ型半導
体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジ
スタ部分に分けられて形成される重要工程段階を示す図
である。
体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジ
スタ部分に分けられて形成される重要工程段階を示す図
である。
【図６】 本発明の一実施形態によってＣＭＯＳ型半導
体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジ
スタ部分に分けられて形成される重要工程段階を示す図
である。
体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジ
スタ部分に分けられて形成される重要工程段階を示す図
である。
【図７】 本発明の他の実施形態によってＣＭＯＳ型半
導体装置が形成される各工程段階を示す図である。
導体装置が形成される各工程段階を示す図である。
【図８】 本発明の他の実施形態によってＣＭＯＳ型半
導体装置が形成される各工程段階を示す図である。
導体装置が形成される各工程段階を示す図である。
【図９】 本発明の他の実施形態によってＣＭＯＳ型半
導体装置が形成される各工程段階を示す図である。
導体装置が形成される各工程段階を示す図である。
【図１０】 本発明の他の実施形態によってＣＭＯＳ型
半導体装置が形成される各工程段階を示す図である。
半導体装置が形成される各工程段階を示す図である。
【図１１】 本発明の他の実施形態によってＣＭＯＳ型
半導体装置が形成される各工程段階を示す図である。
半導体装置が形成される各工程段階を示す図である。
【図１２】 本発明の他の実施形態によってＣＭＯＳ型
半導体装置が形成される各工程段階を示す図である。
半導体装置が形成される各工程段階を示す図である。
１０ 基板 １１ ゲート絶縁膜 １３，２３ ゲート層 １５ ドーピングマスク １７，１９，２７，２９ スペーサ １１０ ゲート絶縁膜パターン １３０，１３１，４３０，４３１ ゲートパターン １４０，１５０ イオン注入マスクパターン １４３，１４５ ソース／ドレイン領域 ３３０ 付加ポリシリコン層 ３３１ 金属シリサイド
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 BB39 CC05 DD37 DD55 DD84 GG10 GG14 HH16 5F048 AA07 AC03 BA01 BA14 BB05 BB07 BB08 BB13 BC06 BE03 BF06 DA25 5F140 AA06 AA28 AB03 AC01 BF01 BF04 BF11 BF14 BF18 BF21 BF22 BF24 BF28 BF38 BG08 BG30 BG31 BG32 BG34 BG37 BG43 BG45 BH15 BJ01 BJ03 BJ08 BK13 BK21 BK29 BK34 BK39 CB01 CB08 CF04 CF07
Claims (18)
- 【請求項１】 基板にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜の上部にポリシリコン層を形成する段
階と、 ゲルマニウムプラズマドーピングを前記ポリシリコン層
に対して実施する段階とを含むことを特徴とするＭＯＳ
トランジスタのポリシリコンゲートの形成方法。 - 【請求項２】 ゲルマニウムプラズマドーピングが実施
された前記ポリシリコン層に対するホウ素ドーピング段
階を含むことを特徴とする請求項１に記載のＭＯＳトラ
ンジスタのポリシリコンゲートの形成方法。 - 【請求項３】 前記ホウ素ドーピングはイオン注入方法
で実施することを特徴とする請求項２に記載のＭＯＳト
ランジスタのポリシリコンゲートの形成方法。 - 【請求項４】 ゲルマニウムプラズマドーピングを実施
する段階は、 工程チャンバの内部にプラズマ印加装置を有する工程チ
ャンバにゲルマニウムソースを供給してゲルマニウムプ
ラズマを形成する段階と、 前記基板に電圧を印加して前記ゲルマニウムプラズマが
前記基板に加速及び入射されるようにする段階とを含む
ことを特徴とする請求項１に記載のＭＯＳトランジスタ
のポリシリコンゲートの形成方法。 - 【請求項５】 前記基板に印加される電圧は１乃至３０
ｋＶのマイナス電圧であることを特徴とする請求項４に
記載のＭＯＳトランジスタのポリシリコンゲートの形成
方法。 - 【請求項６】 前記ホウ素ドーピング段階の前に、ゲル
マニウムプラズマドーピングが実施された前記ポリシリ
コン層の上に一定厚さの付加シリコン層を形成する段階
を含むことを特徴とする請求項１に記載のＭＯＳトラン
ジスタのポリシリコンゲートの形成方法。 - 【請求項７】 前記ポリシリコン層及び前記付加シリコ
ン層は各々２００Å乃至１０００Åと、５００Å乃至１
５００Åの厚さで形成することを特徴とする請求項６に
記載のＭＯＳトランジスタのポリシリコンゲートの形成
方法。 - 【請求項８】 前記ゲルマニウムプラズマドーピングは
１０16乃至１０17イオン／ｃｍ2のドーズ量で実施され
て、ゲルマニウム濃度１０％以上のシリコンゲルマニウ
ム層を前記ポリシリコン層の上部に形成することを特徴
とする請求項１に記載のＭＯＳトランジスタのポリシリ
コンゲートの形成方法。 - 【請求項９】 前記ゲルマニウムプラズマドーピング段
階でゲルマニウムプラズマのソースガスとしては、Ｇｅ
Ｈ4又はＧｅＦ4ガスを使用することを特徴とする請求項
１に記載のＭＯＳトランジスタのポリシリコンゲートの
形成方法。 - 【請求項１０】 前記ゲルマニウムプラズマドーピング
段階で前記工程チャンバの圧力は１０ｍＴｏｒｒ乃至２
００ｍＴｏｒｒ、温度は２００℃以下であることを特徴
とする請求項１に記載のＭＯＳトランジスタのポリシリ
コンゲートの形成方法。 - 【請求項１１】 ＣＭＯＳ型半導体装置の形成のための
ＮＭＯＳ及びＰＭＯＳ領域分離と素子分離が実施された
基板にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜の上にポリシリコン層からなるゲート
層を形成する段階と、 前記ＮＭＯＳ領域を覆うプラズマドーピングマスクを形
成する段階と、 前記ポリシリコン層にゲルマニウムプラズマドーピング
を実施する段階と、 前記ドーピングマスクを除去し、前記ポリシリコン層を
パターニングしてゲートパターンを形成する段階と、 前記ＰＭＯＳ領域のソース／ドレイン領域とゲートパタ
ーンにホウ素ドーピングを実施する段階と、 前記ＮＭＯＳ領域のソース／ドレイン領域とゲートパタ
ーンにＮ型不純物ドーピングを実施する段階とを含むこ
とを特徴とするＣＭＯＳトランジスタの形成方法。 - 【請求項１２】 前記ゲルマニウムプラズマドーピング
を実施する段階に続いて、ドーピングマスクを除去し、
前記ポリシリコン層の上に付加シリコン層を積層する段
階を含むことを特徴とする請求項１１に記載のＣＭＯＳ
トランジスタの形成方法。 - 【請求項１３】 前記付加シリコン層はポリシリコン層
であることを特徴とする請求項１２に記載のＣＭＯＳト
ランジスタの形成方法。 - 【請求項１４】 前記ホウ素ドーピングを実施する段階
は、 前記ＮＭＯＳ領域にドーピングマスクパターンを形成す
る段階と、 前記ＰＭＯＳ領域にホウ素イオン注入を実施する段階と
を含むことを特徴とする請求項１１に記載のＣＭＯＳト
ランジスタの形成方法。 - 【請求項１５】 前記ドーピングマスクパターンを除去
する段階と、 結果基板に金属層を積層する段階と、 結果基板にアニーリングによって前記金属層によるシリ
サイド層を形成する段階とを含むことを特徴とする請求
項１４に記載のＣＭＯＳトランジスタの形成方法。 - 【請求項１６】 前記ホウ素イオン注入のソースガス
は、ホウ素又はホウ素含有化合物であることを特徴とす
る請求項１４に記載のＣＭＯＳトランジスタの形成方
法。 - 【請求項１７】 前記ゲートパターンを形成する段階に
続いて、低濃度イオン注入を実施する段階と、 前記ゲートパターンの側壁スペーサを形成する段階とを
含むことを特徴とする請求項１１に記載のＣＭＯＳトラ
ンジスタの形成方法。 - 【請求項１８】 前記Ｎ型不純物ドーピング段階が前記
ホウ素ドーピング段階に先だって実施されることを特徴
とする請求項１１に記載のＣＭＯＳトランジスタの形成
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-075643 | 2000-12-12 | ||
| KR1020000075643A KR100354438B1 (ko) | 2000-12-12 | 2000-12-12 | 모스 트랜지스터의 실리콘 게르마늄 게이트 폴리 형성방법 및 이를 이용한 씨모스 트랜지스터 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002217312A true JP2002217312A (ja) | 2002-08-02 |
| JP4633310B2 JP4633310B2 (ja) | 2011-02-16 |
Family
ID=19702990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001363395A Expired - Fee Related JP4633310B2 (ja) | 2000-12-12 | 2001-11-28 | Ｍｏｓトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したｃｍｏｓトランジスタの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6596605B2 (ja) |
| JP (1) | JP4633310B2 (ja) |
| KR (1) | KR100354438B1 (ja) |
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| KR102133490B1 (ko) | 2013-11-11 | 2020-07-13 | 에스케이하이닉스 주식회사 | 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 전자장치 |
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-
2000
- 2000-12-12 KR KR1020000075643A patent/KR100354438B1/ko not_active IP Right Cessation
- 2000-12-28 US US09/750,943 patent/US6596605B2/en not_active Expired - Fee Related
-
2001
- 2001-11-28 JP JP2001363395A patent/JP4633310B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100354438B1 (ko) | 2002-09-28 |
| JP4633310B2 (ja) | 2011-02-16 |
| US6596605B2 (en) | 2003-07-22 |
| US20020072182A1 (en) | 2002-06-13 |
| KR20020046322A (ko) | 2002-06-21 |
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Legal Events
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|
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|
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|
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|
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|
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |