JPH1012572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1012572A JPH1012572A JP16776396A JP16776396A JPH1012572A JP H1012572 A JPH1012572 A JP H1012572A JP 16776396 A JP16776396 A JP 16776396A JP 16776396 A JP16776396 A JP 16776396A JP H1012572 A JPH1012572 A JP H1012572A
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Abstract
(57)【要約】
【課題】低抵抗であり抵抗率の安定したシリサイド層を
簡便な工程で形成できる半導体装置の製造方法を提供す
る。 【解決手段】シリコン基板表面の所定の領域に拡散層を
形成するための不純物とMo金属原子あるいはW金属原
子とをイオンドーピング装置を用いて同時に、前記所定
の領域に導入する工程と、前記シリコン基板表面の全面
に高融点金属を成膜する工程と、熱処理により前記所定
の領域のシリコン基板表面と前記高融点金属とを反応さ
せシリサイド層を形成する工程とを含む。
簡便な工程で形成できる半導体装置の製造方法を提供す
る。 【解決手段】シリコン基板表面の所定の領域に拡散層を
形成するための不純物とMo金属原子あるいはW金属原
子とをイオンドーピング装置を用いて同時に、前記所定
の領域に導入する工程と、前記シリコン基板表面の全面
に高融点金属を成膜する工程と、熱処理により前記所定
の領域のシリコン基板表面と前記高融点金属とを反応さ
せシリサイド層を形成する工程とを含む。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に安定したシリサイド層の形成方法に関
する。
方法に関し、特に安定したシリサイド層の形成方法に関
する。
【0002】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では0.15〜
0.25μmの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴い、ゲート電極幅や拡散層幅の寸法の縮小お
よび半導体素子を構成する材料の膜厚の低減が特に重要
になってきている。
然として精力的に進められており、現在では0.15〜
0.25μmの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴い、ゲート電極幅や拡散層幅の寸法の縮小お
よび半導体素子を構成する材料の膜厚の低減が特に重要
になってきている。
【0003】この中で、拡散層の浅接合化はMOSトラ
ンジスタの寄生抵抗を増大させ、MOSトランジスタの
駆動能力を低減させるようになる。また、ゲート電極あ
るいはゲート電極配線幅の縮小およびゲート電極材料の
薄膜化は、必然的にこれらの配線抵抗の増加をまねき、
回路動作の遅延に大きな影響を及ぼすようになる。
ンジスタの寄生抵抗を増大させ、MOSトランジスタの
駆動能力を低減させるようになる。また、ゲート電極あ
るいはゲート電極配線幅の縮小およびゲート電極材料の
薄膜化は、必然的にこれらの配線抵抗の増加をまねき、
回路動作の遅延に大きな影響を及ぼすようになる。
【0004】そこで、微細化される半導体素子において
は、拡散層の表面あるいはゲート電極の表面に高融点金
属シリサイド層を形成する技術が重要になってくる。特
に、高融点金属としてチタン金属を用いたシリサイド化
技術あるいはサリサイド化技術は、微細なMOSトラン
ジスタにとり必須となる。
は、拡散層の表面あるいはゲート電極の表面に高融点金
属シリサイド層を形成する技術が重要になってくる。特
に、高融点金属としてチタン金属を用いたシリサイド化
技術あるいはサリサイド化技術は、微細なMOSトラン
ジスタにとり必須となる。
【0005】この場合に、シリサイド層の抵抗均一性の
制御が難しく、これを解決すべく種々の方法が検討され
ている。例えばチタンのシリサイド化の場合、シリコン
との熱反応の制御が難しい。この場合には、相転移が起
こり高電気抵抗率の結晶構造であるC49構造のシリサ
イド層と低電気抵抗率の結晶構造であるC54構造のシ
リサイド層とが形成される。
制御が難しく、これを解決すべく種々の方法が検討され
ている。例えばチタンのシリサイド化の場合、シリコン
との熱反応の制御が難しい。この場合には、相転移が起
こり高電気抵抗率の結晶構造であるC49構造のシリサ
イド層と低電気抵抗率の結晶構造であるC54構造のシ
リサイド層とが形成される。
【0006】これに関し、ブイ・エル・エス・アイ・マ
ルチレベル・インターコネクション・カンファレンス
(VLSI Multilevel Intercon
nection Conference)、P626−
632、1995年、には抵抗値のバラツキがなく安定
的にシリサイド層を形成する方法が提案されている。こ
の製造方法を図8に基づいて説明する。ここで、図8は
拡散層上にチタンシリサイド層を形成する工程順の断面
図である。
ルチレベル・インターコネクション・カンファレンス
(VLSI Multilevel Intercon
nection Conference)、P626−
632、1995年、には抵抗値のバラツキがなく安定
的にシリサイド層を形成する方法が提案されている。こ
の製造方法を図8に基づいて説明する。ここで、図8は
拡散層上にチタンシリサイド層を形成する工程順の断面
図である。
【0007】CMOSを形成するためには、Pチャネル
MOSトランジスターとNチャネルMOSトランジスタ
ーについてそれぞれ説明しなければならないが、導電型
を逆にするだけで同じようにして作製できるため、以
下、特に断らない限りPチャネルMOSトランジスター
作製の場合について説明する。
MOSトランジスターとNチャネルMOSトランジスタ
ーについてそれぞれ説明しなければならないが、導電型
を逆にするだけで同じようにして作製できるため、以
下、特に断らない限りPチャネルMOSトランジスター
作製の場合について説明する。
【0008】図8(a)に示すように、まず、導電型が
P型のシリコン基板101上にLOCOS法で素子分離
領域のフィールド酸化膜102を形成したのち、リン不
純物のイオン注入によりNウェル103を形成する。
P型のシリコン基板101上にLOCOS法で素子分離
領域のフィールド酸化膜102を形成したのち、リン不
純物のイオン注入によりNウェル103を形成する。
【0009】次に、ゲート酸化膜104を成長後、多結
晶シリコン膜を全面に堆積する。そして、通常のフォト
リソグラフィ技術を用いてレジストをパターニングし、
このパターン化されたレジストをマスクとして多結晶シ
リコン膜をエッチングしてゲート電極105を形成す
る。
晶シリコン膜を全面に堆積する。そして、通常のフォト
リソグラフィ技術を用いてレジストをパターニングし、
このパターン化されたレジストをマスクとして多結晶シ
リコン膜をエッチングしてゲート電極105を形成す
る。
【0010】次に、LDD拡散層用のボロン(B)イオ
ン注入でP- 領域106を形成した後、絶縁膜を全面に
堆積し、異方性ドライエッチングを行なうことによりサ
イドウォール絶縁膜107を形成する。
ン注入でP- 領域106を形成した後、絶縁膜を全面に
堆積し、異方性ドライエッチングを行なうことによりサ
イドウォール絶縁膜107を形成する。
【0011】さらに、図8(b)に示すように、ソース
・ドレイン形成のためにドーズ量の高いボロンイオンを
注入しP+ 領域108を得る。
・ドレイン形成のためにドーズ量の高いボロンイオンを
注入しP+ 領域108を得る。
【0012】次に、図8(c)に示すように、Moある
いはWを注入エネルギーが45keV、ドーズ量が1×
1013〜1014イオン/cm2 の範囲でイオン注入をお
こなう。この後、活性化のアニールをおこなって、注入
したボロンイオンを活性化させてから、シリコン基板全
面にスパッタリングによるTi膜を堆積させる。
いはWを注入エネルギーが45keV、ドーズ量が1×
1013〜1014イオン/cm2 の範囲でイオン注入をお
こなう。この後、活性化のアニールをおこなって、注入
したボロンイオンを活性化させてから、シリコン基板全
面にスパッタリングによるTi膜を堆積させる。
【0013】次に、シリサイド反応を起こすために70
0℃で30分のアニールをおこなう。そして、このアニ
ール後、未反応のTiをエッチング除去する。このよう
にして、TiSi層109がソース・ドレイン領域であ
るP+ 領域上にのみ形成できるようになる。
0℃で30分のアニールをおこなう。そして、このアニ
ール後、未反応のTiをエッチング除去する。このよう
にして、TiSi層109がソース・ドレイン領域であ
るP+ 領域上にのみ形成できるようになる。
【0014】図示しないが以後、層間絶縁膜を堆積した
後、コンタクトホールを開孔する。そして、全面にAl
を堆積しこれをパターンニングすることにより電極を形
成しMOSトランジスタを作製する。
後、コンタクトホールを開孔する。そして、全面にAl
を堆積しこれをパターンニングすることにより電極を形
成しMOSトランジスタを作製する。
【0015】このようにして、ソース・ドレイン形成の
ボロンイオン注入のあとにMoまたはWイオン注入を追
加することで、シリサイド層を形成したときのMOSト
ランジスタのコンタクト抵抗がさがり、抵抗バラツキが
小さくなる。例えば、4μm幅のP+ 領域のチタンシリ
サイド配線抵抗は、Mo注入をおこなわなかったプロセ
スでは、シート抵抗が7〜12Ω/□の範囲でばらつ
く。一方、Moを1×1014イオン/cm2 注入したプ
ロセスでは、同一寸法の配線抵抗は1〜2Ω/□にさが
り、バラツキの幅も小さくなる。また、Mo、Wの注入
条件とコンタクト抵抗値とそのバラツキとの関係は、注
入ドーズ量には大きく依存せず、シリコン基板の表面に
1×1013〜1×1014イオン/cm2 の範囲で注入さ
れていればよい。
ボロンイオン注入のあとにMoまたはWイオン注入を追
加することで、シリサイド層を形成したときのMOSト
ランジスタのコンタクト抵抗がさがり、抵抗バラツキが
小さくなる。例えば、4μm幅のP+ 領域のチタンシリ
サイド配線抵抗は、Mo注入をおこなわなかったプロセ
スでは、シート抵抗が7〜12Ω/□の範囲でばらつ
く。一方、Moを1×1014イオン/cm2 注入したプ
ロセスでは、同一寸法の配線抵抗は1〜2Ω/□にさが
り、バラツキの幅も小さくなる。また、Mo、Wの注入
条件とコンタクト抵抗値とそのバラツキとの関係は、注
入ドーズ量には大きく依存せず、シリコン基板の表面に
1×1013〜1×1014イオン/cm2 の範囲で注入さ
れていればよい。
【0016】
【発明が解決しようとする課題】従来の技術による製造
方法において、MoまたはWをソース・ドレイン領域に
イオン注入装置を用いて導入する場合に、一般的に用い
られているイオン注入装置で注入をおこなうと、以下に
述べる理由によって、MoまたはWのビーム電流がわず
かしか得られないために、非常に長い注入時間を要する
という問題が発生する。一般的に用いられているイオン
注入装置で、MoまたはWのイオンを引き出す場合、M
oとしてはイオン源チャンバーの内壁部材として使われ
ているMoがイオン源内プラズマによりスパッタリング
されて発生してくるイオンを用いる。また、Wも同様に
して引き出される。
方法において、MoまたはWをソース・ドレイン領域に
イオン注入装置を用いて導入する場合に、一般的に用い
られているイオン注入装置で注入をおこなうと、以下に
述べる理由によって、MoまたはWのビーム電流がわず
かしか得られないために、非常に長い注入時間を要する
という問題が発生する。一般的に用いられているイオン
注入装置で、MoまたはWのイオンを引き出す場合、M
oとしてはイオン源チャンバーの内壁部材として使われ
ているMoがイオン源内プラズマによりスパッタリング
されて発生してくるイオンを用いる。また、Wも同様に
して引き出される。
【0017】しかし、イオン源チャンバーの容積が小さ
いため、このプラズマからスパッタリングで発生してく
るMoやWイオンはごくわずかである。これを、Moに
ついて測定した例を図9に示す。ここで、図9はスパッ
タリング表面積に対するMoのビーム電流量を示すグラ
フである。
いため、このプラズマからスパッタリングで発生してく
るMoやWイオンはごくわずかである。これを、Moに
ついて測定した例を図9に示す。ここで、図9はスパッ
タリング表面積に対するMoのビーム電流量を示すグラ
フである。
【0018】イオン源から発生してくるMoイオンの量
は、ほぼチャンバー内壁の表面積に比例する。一般的に
用いられているイオン注入装置のイオン源内壁の表面積
は約150cm2 であることから、図9を用いて注入時
間を計算すると、たとえば5×1013イオン/cm2 の
Mo注入をおこなう場合、シリコンウェーハ1枚につき
およそ2.5時間を要する。これは、半導体装置の量産
にとって非現実的な値となる。
は、ほぼチャンバー内壁の表面積に比例する。一般的に
用いられているイオン注入装置のイオン源内壁の表面積
は約150cm2 であることから、図9を用いて注入時
間を計算すると、たとえば5×1013イオン/cm2 の
Mo注入をおこなう場合、シリコンウェーハ1枚につき
およそ2.5時間を要する。これは、半導体装置の量産
にとって非現実的な値となる。
【0019】本発明の目的は、上記のような問題点を解
決し、抵抗率の安定したシリサイド層を簡便な工程で形
成できる半導体装置の製造方法を提供することにある。
決し、抵抗率の安定したシリサイド層を簡便な工程で形
成できる半導体装置の製造方法を提供することにある。
【0020】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、シリコン基板表面の所定の領域に
拡散層を形成するための不純物とMo金属原子およびW
金属原子とをイオンドーピング装置を用いて同時に、前
記所定の領域に導入する工程と、前記シリコン基板表面
の全面に高融点金属を成膜する工程と、熱処理により前
記所定の領域のシリコン基板表面と前記高融点金属とを
反応させシリサイド層を形成する工程とを含む。
体装置の製造方法は、シリコン基板表面の所定の領域に
拡散層を形成するための不純物とMo金属原子およびW
金属原子とをイオンドーピング装置を用いて同時に、前
記所定の領域に導入する工程と、前記シリコン基板表面
の全面に高融点金属を成膜する工程と、熱処理により前
記所定の領域のシリコン基板表面と前記高融点金属とを
反応させシリサイド層を形成する工程とを含む。
【0021】または、シリコン基板上に形成されたMO
Sトランジスタのゲート電極表面に一導電型の不純物と
Mo金属原子およびW金属原子とをイオンドーピング装
置を用いて同時に導入する工程と、前記シリコン基板表
面の全面に高融点金属を成膜する工程と、熱処理により
前記ゲート電極表面と前記高融点金属とを反応させシリ
サイド層を形成する工程とを含む。
Sトランジスタのゲート電極表面に一導電型の不純物と
Mo金属原子およびW金属原子とをイオンドーピング装
置を用いて同時に導入する工程と、前記シリコン基板表
面の全面に高融点金属を成膜する工程と、熱処理により
前記ゲート電極表面と前記高融点金属とを反応させシリ
サイド層を形成する工程とを含む。
【0022】ここで、前記イオンドーピング装置は、W
で構成されたフィラメントとMoで構成されたイオン源
チャンバーとを有するイオン発生室と、シリコン基板を
搭載する支持台を備えた照射室と、前記イオン発生室と
照射室との間にイオンを加速する電極とを備え、前記イ
オン発生室で形成する前記不純物、Mo、Wイオンを前
記加速する電極で加速し、前記照射室の支持台に載置し
たシリコン基板表面にドーピングする。
で構成されたフィラメントとMoで構成されたイオン源
チャンバーとを有するイオン発生室と、シリコン基板を
搭載する支持台を備えた照射室と、前記イオン発生室と
照射室との間にイオンを加速する電極とを備え、前記イ
オン発生室で形成する前記不純物、Mo、Wイオンを前
記加速する電極で加速し、前記照射室の支持台に載置し
たシリコン基板表面にドーピングする。
【0023】あるいは、本発明の半導体装置の製造方法
は、シリコン基板表面の所定の領域に拡散層を形成する
不純物と、Mo金属原子とをイオンドーピング装置を用
いて同時に、前記所定の領域に導入する工程と、前記シ
リコン基板表面の全面に高融点金属を成膜する工程と、
熱処理により前記所定の領域のシリコン基板表面と前記
高融点金属とを反応させシリサイド層を形成する工程と
を含む。
は、シリコン基板表面の所定の領域に拡散層を形成する
不純物と、Mo金属原子とをイオンドーピング装置を用
いて同時に、前記所定の領域に導入する工程と、前記シ
リコン基板表面の全面に高融点金属を成膜する工程と、
熱処理により前記所定の領域のシリコン基板表面と前記
高融点金属とを反応させシリサイド層を形成する工程と
を含む。
【0024】または、シリコン基板上に形成されたMO
Sトランジスタのゲート電極表面に一導電型の不純物と
Mo金属原子とをイオンドーピング装置を用いて同時に
導入する工程と、前記シリコン基板表面の全面に高融点
金属を成膜する工程と、熱処理により前記ゲート電極表
面と前記高融点金属とを反応させシリサイド層を形成す
る工程とを含む。
Sトランジスタのゲート電極表面に一導電型の不純物と
Mo金属原子とをイオンドーピング装置を用いて同時に
導入する工程と、前記シリコン基板表面の全面に高融点
金属を成膜する工程と、熱処理により前記ゲート電極表
面と前記高融点金属とを反応させシリサイド層を形成す
る工程とを含む。
【0025】ここで、前記イオンドーピング装置は、M
oで構成されたイオン源チャンバーとその外側に配置し
た高周波電極および電磁石とを有するイオン発生室と、
シリコン基板を搭載する支持台を備えた照射室と、前記
イオン発生室と照射室との間にイオンを加速する電極と
を備え、前記イオン発生室で形成する前記不純物イオン
およびMoイオンを前記加速する電極で加速し、前記照
射室の支持台に載置したシリコン基板表面にドーピング
する。
oで構成されたイオン源チャンバーとその外側に配置し
た高周波電極および電磁石とを有するイオン発生室と、
シリコン基板を搭載する支持台を備えた照射室と、前記
イオン発生室と照射室との間にイオンを加速する電極と
を備え、前記イオン発生室で形成する前記不純物イオン
およびMoイオンを前記加速する電極で加速し、前記照
射室の支持台に載置したシリコン基板表面にドーピング
する。
【0026】あるいは、本発明の半導体装置の製造方法
は、シリコン基板表面の所定の領域に拡散層を形成する
不純物と、W金属原子とをイオンドーピング装置を用い
て同時に、前記所定の領域に導入する工程と、前記イオ
ンドーピング装置内で前記シリコン基板表面の全面に高
融点金属を成膜する工程と、熱処理により前記所定の領
域のシリコン基板表面と前記高融点金属とを反応させシ
リサイド層を形成する工程とを含む。
は、シリコン基板表面の所定の領域に拡散層を形成する
不純物と、W金属原子とをイオンドーピング装置を用い
て同時に、前記所定の領域に導入する工程と、前記イオ
ンドーピング装置内で前記シリコン基板表面の全面に高
融点金属を成膜する工程と、熱処理により前記所定の領
域のシリコン基板表面と前記高融点金属とを反応させシ
リサイド層を形成する工程とを含む。
【0027】または、シリコン基板上に形成されたMO
Sトランジスタのゲート電極表面に一導電型の不純物と
W金属原子とをイオンドーピング装置を用いて同時に導
入する工程と、前記イオンドーピング装置内で前記シリ
コン基板表面の全面に高融点金属を成膜する工程と、熱
処理により前記ゲート電極表面と前記高融点金属とを反
応させシリサイド層を形成する工程とを含む。
Sトランジスタのゲート電極表面に一導電型の不純物と
W金属原子とをイオンドーピング装置を用いて同時に導
入する工程と、前記イオンドーピング装置内で前記シリ
コン基板表面の全面に高融点金属を成膜する工程と、熱
処理により前記ゲート電極表面と前記高融点金属とを反
応させシリサイド層を形成する工程とを含む。
【0028】ここで、前記イオンドーピング装置は、W
のフィラメントと高融点金属のターゲットを載置したス
パッタ電極とその外側に配置した電磁石とを有するイオ
ン発生室と、シリコン基板を搭載する支持台を備えた照
射室と、前記イオン発生室と照射室との間にイオンを加
速する電極とを備え、前記イオン発生室で形成する前記
不純物イオンおよびWイオンを前記加速する電極で加速
し、前記照射室の支持台に載置したシリコン基板表面に
ドーピングし、引き続いて、高融点金属をスパッタリン
グする。
のフィラメントと高融点金属のターゲットを載置したス
パッタ電極とその外側に配置した電磁石とを有するイオ
ン発生室と、シリコン基板を搭載する支持台を備えた照
射室と、前記イオン発生室と照射室との間にイオンを加
速する電極とを備え、前記イオン発生室で形成する前記
不純物イオンおよびWイオンを前記加速する電極で加速
し、前記照射室の支持台に載置したシリコン基板表面に
ドーピングし、引き続いて、高融点金属をスパッタリン
グする。
【0029】本発明の半導体装置の製造で使用されるイ
オンドーピング装置は、イオン発生室で非常に多量の金
属イオンを形成することが可能である。また、形成した
イオンのエネルギー分離および質量分離をしないため、
複数の種類のイオンを多量にしかも同時にシリコン基板
に導入できる。
オンドーピング装置は、イオン発生室で非常に多量の金
属イオンを形成することが可能である。また、形成した
イオンのエネルギー分離および質量分離をしないため、
複数の種類のイオンを多量にしかも同時にシリコン基板
に導入できる。
【0030】このために、高融点金属とシリコンとの熱
反応したシリサイド層を非常に短い工程でしかも安定し
て形成できるようになる。
反応したシリサイド層を非常に短い工程でしかも安定し
て形成できるようになる。
【0031】
【発明の実施の形態】次に、図面を参照して本発明の第
1の実施の形態を説明する。図1と図2は、本発明のシ
リサイド層形成の工程順の断面図である。また、図3
は、本発明の製造方法において、拡散層に不純物および
Mo、Wなどの添加金属を注入する工程説明のためのイ
オンドーピング装置の断面図である。
1の実施の形態を説明する。図1と図2は、本発明のシ
リサイド層形成の工程順の断面図である。また、図3
は、本発明の製造方法において、拡散層に不純物および
Mo、Wなどの添加金属を注入する工程説明のためのイ
オンドーピング装置の断面図である。
【0032】図1(a)に示すように、P型のシリコン
基板1上にLOCOS法を用いて素子分離領域のフィー
ルド酸化膜2を膜厚500nm程度になるように形成す
る。そして、リン不純物のイオン注入と熱処理によりN
ウェル3を形成する。
基板1上にLOCOS法を用いて素子分離領域のフィー
ルド酸化膜2を膜厚500nm程度になるように形成す
る。そして、リン不純物のイオン注入と熱処理によりN
ウェル3を形成する。
【0033】次に、図1(b)に示すように、ゲート酸
化膜4を膜厚10nmになるように形成後、膜厚200
nmの多結晶シリコン膜を全面に堆積させる。そして、
フォトリソグラフィ技術を用いてレジストをパターニン
グし、このパターン化されたレジストをマスクとして多
結晶シリコン膜をエッチングしてゲート電極5を形成す
る。
化膜4を膜厚10nmになるように形成後、膜厚200
nmの多結晶シリコン膜を全面に堆積させる。そして、
フォトリソグラフィ技術を用いてレジストをパターニン
グし、このパターン化されたレジストをマスクとして多
結晶シリコン膜をエッチングしてゲート電極5を形成す
る。
【0034】次に、図1(c)に示すように、LDD拡
散層を形成するために低ドーズ量のボロンイオン注入を
おこないP- 領域6を形成する。その後、化学気相成長
(CVD)法でシリコン酸化膜のような絶縁膜を全面に
堆積させ、さらに、異方性のドライエッチングを行なう
ことによりサイドウォール絶縁膜7を形成する。
散層を形成するために低ドーズ量のボロンイオン注入を
おこないP- 領域6を形成する。その後、化学気相成長
(CVD)法でシリコン酸化膜のような絶縁膜を全面に
堆積させ、さらに、異方性のドライエッチングを行なう
ことによりサイドウォール絶縁膜7を形成する。
【0035】次に、図1(d)に示すように、ソース・
ドレイン形成のために、引き出し電圧が40kV、ドー
ズ量が2×1015イオン/cm2 の条件でボロンイオン
をドーピングする。そして、P+ 領域8を形成する。ま
た、このボロンイオンのドーピングの工程で同時にM
o、Wのドーピングをおこなう。このようなボロン,M
oおよびWのドーピングは、以下に説明するフィラメン
トタイプのイオンドーピング装置を用いて行われる。
ドレイン形成のために、引き出し電圧が40kV、ドー
ズ量が2×1015イオン/cm2 の条件でボロンイオン
をドーピングする。そして、P+ 領域8を形成する。ま
た、このボロンイオンのドーピングの工程で同時にM
o、Wのドーピングをおこなう。このようなボロン,M
oおよびWのドーピングは、以下に説明するフィラメン
トタイプのイオンドーピング装置を用いて行われる。
【0036】このイオンドーピング装置を図3に基づい
て説明する。この装置のアークチャンバー21と引き出
し電極28,29,30,31はMoを使ってできてお
り、かつ、プラズマ発生にWフィラメント22を利用す
る。このイオン発生室のチャンバー内でプラズマがMo
に接するようになる表面積は4500cm2 である。こ
の装置に水素で希釈されたジボラン(B2 H6 )ガスを
上部のガス導入口23から導入して、プラズマを発生さ
せMo製の引き出し電極である第1電極28、第2電極
29、第3電極30および接地電極31にそれぞれ電圧
を印加しプラズマ内からイオンを引き出す。そして、照
射室24のウェーハホルダー25に載置したシリコンウ
ェーハ26にイオンをドーピングする。これにより、ボ
ロン不純物とMo、Wがシリコン基板に同時に導入され
る。このイオン源内壁表面積は約4500cm2 あり、
5×1013イオン/cm2 の注入が約30秒でおこな
え、20keV、2×1015イオン/cm2 のボロンが
約30秒間で注入されると同時に5×1013イオン/c
m2 のMoと5×1012イオン/cm2 のWが注入され
る。MoとWをあわせると、5.5×1013イオン/c
m2 のイオンが注入される。
て説明する。この装置のアークチャンバー21と引き出
し電極28,29,30,31はMoを使ってできてお
り、かつ、プラズマ発生にWフィラメント22を利用す
る。このイオン発生室のチャンバー内でプラズマがMo
に接するようになる表面積は4500cm2 である。こ
の装置に水素で希釈されたジボラン(B2 H6 )ガスを
上部のガス導入口23から導入して、プラズマを発生さ
せMo製の引き出し電極である第1電極28、第2電極
29、第3電極30および接地電極31にそれぞれ電圧
を印加しプラズマ内からイオンを引き出す。そして、照
射室24のウェーハホルダー25に載置したシリコンウ
ェーハ26にイオンをドーピングする。これにより、ボ
ロン不純物とMo、Wがシリコン基板に同時に導入され
る。このイオン源内壁表面積は約4500cm2 あり、
5×1013イオン/cm2 の注入が約30秒でおこな
え、20keV、2×1015イオン/cm2 のボロンが
約30秒間で注入されると同時に5×1013イオン/c
m2 のMoと5×1012イオン/cm2 のWが注入され
る。MoとWをあわせると、5.5×1013イオン/c
m2 のイオンが注入される。
【0037】この後、活性化のために窒素雰囲気で10
00℃、10秒のランプアニールをおこなって、注入し
たボロンイオンを活性化させる。さらに、図2(a)に
示すようにP+ 領域8、フィールド酸化膜2等を被覆す
るように全面にTiのスパッタリングにより膜厚50n
mのTi膜9を堆積する。次に、シリサイド反応を起こ
すために700℃で30分のアニールをおこなう。この
アニール後は、未反応のTiをエッチングで除去する。
これにより、TiSi層10がソース・ドレインとなる
P+ 領域8に形成される。
00℃、10秒のランプアニールをおこなって、注入し
たボロンイオンを活性化させる。さらに、図2(a)に
示すようにP+ 領域8、フィールド酸化膜2等を被覆す
るように全面にTiのスパッタリングにより膜厚50n
mのTi膜9を堆積する。次に、シリサイド反応を起こ
すために700℃で30分のアニールをおこなう。この
アニール後は、未反応のTiをエッチングで除去する。
これにより、TiSi層10がソース・ドレインとなる
P+ 領域8に形成される。
【0038】次に、図2(c)に示すように層間絶縁膜
11を堆積した後、コンタクトホール12を開孔する。
次に、全面にAl膜を堆積して、これをパターンニング
することによりAl電極13を形成する。このようにし
て、図2(d)に示すように、シリコン基板1の表面に
ゲート酸化膜4、ゲート電極5、ソース・ドレインとな
るP+ 領域8、このP+ 領域8表面に形成されたTiS
i層10、Al電極13を有するMOSトランジスタが
作製される。
11を堆積した後、コンタクトホール12を開孔する。
次に、全面にAl膜を堆積して、これをパターンニング
することによりAl電極13を形成する。このようにし
て、図2(d)に示すように、シリコン基板1の表面に
ゲート酸化膜4、ゲート電極5、ソース・ドレインとな
るP+ 領域8、このP+ 領域8表面に形成されたTiS
i層10、Al電極13を有するMOSトランジスタが
作製される。
【0039】このように、フィラメントタイプのイオン
ドーピング装置を用いて、所望とするMoとWの基板へ
の導入を、ソース・ドレインのボロンイオン導入と同時
におこない、低抵抗で安定したシリサイド層の形成が、
工程短縮あるいは時間短縮のもとに実現できる。
ドーピング装置を用いて、所望とするMoとWの基板へ
の導入を、ソース・ドレインのボロンイオン導入と同時
におこない、低抵抗で安定したシリサイド層の形成が、
工程短縮あるいは時間短縮のもとに実現できる。
【0040】次に、図4と図5に基づいて本発明の第2
の実施の形態を説明する。図4は、本発明の工程を説明
するための断面図である。また、図5は、本発明の製造
方法において、拡散層に不純物および添加金属を注入す
る工程説明のためのイオンドーピング装置の断面図であ
る。
の実施の形態を説明する。図4は、本発明の工程を説明
するための断面図である。また、図5は、本発明の製造
方法において、拡散層に不純物および添加金属を注入す
る工程説明のためのイオンドーピング装置の断面図であ
る。
【0041】第1の実施の形態で説明したように、シリ
コン基板1上にフィールド酸化膜2、Nウェル3、ゲー
ト酸化膜4、ゲート電極5、P- 領域6およびサイドウ
ォール絶縁膜7を形成する。
コン基板1上にフィールド酸化膜2、Nウェル3、ゲー
ト酸化膜4、ゲート電極5、P- 領域6およびサイドウ
ォール絶縁膜7を形成する。
【0042】次に、図4に示すように、ソース・ドレイ
ン形成のために、引き出し電圧が20kV、ドーズ量が
2×1015イオン/cm2 の条件でボロンイオンをドー
ピングする。そして、P+ 領域8を形成する。また、こ
のボロンイオンのドーピングの工程で同時にMoのドー
ピングをおこなう。このようなボロンおよびMoのドー
ピングは、以下に説明するRFタイプのイオンドーピン
グ装置をもちいて行われる。
ン形成のために、引き出し電圧が20kV、ドーズ量が
2×1015イオン/cm2 の条件でボロンイオンをドー
ピングする。そして、P+ 領域8を形成する。また、こ
のボロンイオンのドーピングの工程で同時にMoのドー
ピングをおこなう。このようなボロンおよびMoのドー
ピングは、以下に説明するRFタイプのイオンドーピン
グ装置をもちいて行われる。
【0043】図5はこのRFタイプのイオンドーピング
装置の断面図である。ここで、図3で説明したフィラメ
ントタイプのイオンドーピング装置と同一の機能を有す
る部位は同一名で示している。
装置の断面図である。ここで、図3で説明したフィラメ
ントタイプのイオンドーピング装置と同一の機能を有す
る部位は同一名で示している。
【0044】このRFタイプの装置では、アークチャン
バー21がMoを使ってできており、かつ、プラズマ発
生のためチャンバーに接して高周波電極33を設置して
いる。また、イオン源の中心軸方向に静磁場を発生する
電磁石32を置いている。
バー21がMoを使ってできており、かつ、プラズマ発
生のためチャンバーに接して高周波電極33を設置して
いる。また、イオン源の中心軸方向に静磁場を発生する
電磁石32を置いている。
【0045】ガス導入口23からB2 H6 ガスとArガ
スをチャンバー内に導入し、高周波電極33に13.5
6MHzの高周波を印加し、チャンバー中にプラズマを
発生させる。そして、Mo製の電極すなわち第1電極2
8、第2電極29、第3電極30および接地電極31に
電圧を印加することで、プラズマ内からイオンを引き出
してシリコンウェーハ26表面にドーピングする。
スをチャンバー内に導入し、高周波電極33に13.5
6MHzの高周波を印加し、チャンバー中にプラズマを
発生させる。そして、Mo製の電極すなわち第1電極2
8、第2電極29、第3電極30および接地電極31に
電圧を印加することで、プラズマ内からイオンを引き出
してシリコンウェーハ26表面にドーピングする。
【0046】この装置のイオン源内壁表面積は約450
0cm2 あり、5×1013イオン/cm2 の注入が約3
0秒でおこなえ、20kV、2×1015イオン/cm2
のボロンが約30秒間で注入されると同時に5×1013
イオン/cm2 のMoが注入される。これにより、ソー
ス・ドレインのボロン注入と同時にMo注入をおこなう
ことができ、工程が大幅に短縮できる。
0cm2 あり、5×1013イオン/cm2 の注入が約3
0秒でおこなえ、20kV、2×1015イオン/cm2
のボロンが約30秒間で注入されると同時に5×1013
イオン/cm2 のMoが注入される。これにより、ソー
ス・ドレインのボロン注入と同時にMo注入をおこなう
ことができ、工程が大幅に短縮できる。
【0047】この後のTiSi層等の形成は、図2で説
明したのと同一工程を経て行われる。そして、MOSト
ランジスタが形成される。
明したのと同一工程を経て行われる。そして、MOSト
ランジスタが形成される。
【0048】このようにして、所望とするMoの基板へ
の導入を、ソース・ドレインのボロンイオンのドーピン
グと同時におこない、低抵抗で安定したシリサイド層の
形成が、工程短縮あるいは時間短縮のもとに実現でき
る。
の導入を、ソース・ドレインのボロンイオンのドーピン
グと同時におこない、低抵抗で安定したシリサイド層の
形成が、工程短縮あるいは時間短縮のもとに実現でき
る。
【0049】次に、図6と図7に基づいて本発明の第3
の実施の形態を説明する。図6は、本発明を説明するた
めの工程順の断面図である。また、図7は、本発明の製
造方法において、拡散層に不純物および添加金属を注入
する工程説明のためのイオンドーピング装置の断面図で
ある。
の実施の形態を説明する。図6は、本発明を説明するた
めの工程順の断面図である。また、図7は、本発明の製
造方法において、拡散層に不純物および添加金属を注入
する工程説明のためのイオンドーピング装置の断面図で
ある。
【0050】第1の実施の形態で説明したように、シリ
コン基板1上にフィールド酸化膜2、Nウェル3、ゲー
ト酸化膜4、ゲート電極5、P- 領域6およびサイドウ
ォール絶縁膜7を形成する。
コン基板1上にフィールド酸化膜2、Nウェル3、ゲー
ト酸化膜4、ゲート電極5、P- 領域6およびサイドウ
ォール絶縁膜7を形成する。
【0051】次に、図6(a)に示すように、ソース・
ドレイン形成のために、引き出し電圧が20kV、ドー
ズ量が2×1015イオン/cm2 の条件でボロンイオン
をドーピングする。そして、P+ 領域8を形成する。ま
た、このボロンイオンのドーピングの工程で同時にWの
ドーピングをおこなう。このようなボロンおよびWのド
ーピングは、以下に説明するフィラメントタイプのイオ
ンドーピング装置を用いて行われる。なお、この装置で
は、Ti等のスパッタリングも行える。
ドレイン形成のために、引き出し電圧が20kV、ドー
ズ量が2×1015イオン/cm2 の条件でボロンイオン
をドーピングする。そして、P+ 領域8を形成する。ま
た、このボロンイオンのドーピングの工程で同時にWの
ドーピングをおこなう。このようなボロンおよびWのド
ーピングは、以下に説明するフィラメントタイプのイオ
ンドーピング装置を用いて行われる。なお、この装置で
は、Ti等のスパッタリングも行える。
【0052】図7はこのイオンドーピング装置の断面図
である。ここで、図3で説明したフィラメントタイプの
イオンドーピング装置と同一の機能を有する部位は同一
名で示している。
である。ここで、図3で説明したフィラメントタイプの
イオンドーピング装置と同一の機能を有する部位は同一
名で示している。
【0053】この装置では、フィラメント22がWを使
ってできており、かつ、プラズマ発生のためのチャンバ
ーあるいはスパッタ電極34に接し、イオン源の中心軸
方向に静磁場を発生する電磁石32を置いている。
ってできており、かつ、プラズマ発生のためのチャンバ
ーあるいはスパッタ電極34に接し、イオン源の中心軸
方向に静磁場を発生する電磁石32を置いている。
【0054】この装置に水素で希釈されたB2 H6 ガス
を上部のガス導入口23から導入して、プラズマを発生
させW製の引き出し電極である第1電極28、第2電極
29、第3電極30および接地電極31にそれぞれ電圧
を印加しプラズマ内からイオンを引き出す。そして、照
射室24のウェーハホルダー25に載置したシリコンウ
ェーハ26にイオンをドーピングする。これにより、ボ
ロン不純物とWがシリコン基板に同時に導入される。
を上部のガス導入口23から導入して、プラズマを発生
させW製の引き出し電極である第1電極28、第2電極
29、第3電極30および接地電極31にそれぞれ電圧
を印加しプラズマ内からイオンを引き出す。そして、照
射室24のウェーハホルダー25に載置したシリコンウ
ェーハ26にイオンをドーピングする。これにより、ボ
ロン不純物とWがシリコン基板に同時に導入される。
【0055】さらに、このチャンバー内にArガスを導
入しスパッタ電極34に電圧を印加しTiをスパッタリ
ングする。このようにして、ボロン不純物とWのドーピ
ングに続けてTi膜をシリコン基板上に堆積させる。こ
の後のTiSi層等の形成は、図2で説明したのと同一
工程を経て行われる。そして、MOSトランジスタが形
成される。
入しスパッタ電極34に電圧を印加しTiをスパッタリ
ングする。このようにして、ボロン不純物とWのドーピ
ングに続けてTi膜をシリコン基板上に堆積させる。こ
の後のTiSi層等の形成は、図2で説明したのと同一
工程を経て行われる。そして、MOSトランジスタが形
成される。
【0056】このようにして、所望とするWの基板への
導入を、ソース・ドレインのボロンイオンのドーピング
と同時におこない、低抵抗で安定したシリサイド層の形
成が、工程短縮あるいは時間短縮のもとに実現できる。
導入を、ソース・ドレインのボロンイオンのドーピング
と同時におこない、低抵抗で安定したシリサイド層の形
成が、工程短縮あるいは時間短縮のもとに実現できる。
【0057】また、この場合には、Ti膜がイオンドー
ピング装置内で形成できるため、安定的にTi膜が堆積
でき良質のチタンシリサイド層が形成できるようにな
る。
ピング装置内で形成できるため、安定的にTi膜が堆積
でき良質のチタンシリサイド層が形成できるようにな
る。
【0058】以上の本発明の実施の形態では、Pチャネ
ルのMOSトランジスタを形成する場合について説明し
た。同様にNチャネルのMOSトランジスタも同様に形
成できる。この場合には、B2 H6 ガスの代わりにPH
3 ガスあるいはAsH3 ガスを用いればよい。
ルのMOSトランジスタを形成する場合について説明し
た。同様にNチャネルのMOSトランジスタも同様に形
成できる。この場合には、B2 H6 ガスの代わりにPH
3 ガスあるいはAsH3 ガスを用いればよい。
【0059】また、本発明の方法はゲート電極表面にシ
リサイド層を形成する場合でも同様に適用できる。ある
いは、拡散層の表面とゲート電極の表面とに同時にシリ
サイド層を形成する場合にも同様に適用できる。
リサイド層を形成する場合でも同様に適用できる。ある
いは、拡散層の表面とゲート電極の表面とに同時にシリ
サイド層を形成する場合にも同様に適用できる。
【0060】また、この方法はチタンシリサイドに限定
されるものでなく、コバルトシリサイド、タンタルシリ
サイド等の他の高融点金属のシリサイド層形成にも同様
に適用できることに言及しておく。
されるものでなく、コバルトシリサイド、タンタルシリ
サイド等の他の高融点金属のシリサイド層形成にも同様
に適用できることに言及しておく。
【0061】
【発明の効果】以上に説明したように本発明の半導体装
置の製造方法は、イオンドーピング装置を用いて,MO
Sトランジスタのソース・ドレイン領域を形成する拡散
層中の不純物とMoあるいはWとを同時にシリコン基板
表面の所定の領域にドーピングする。あるいは、MOS
トランジスタのゲート電極に含まれる不純物とMoある
いはWとを同時にシリコン基板およびゲート電極上にド
ーピングする。
置の製造方法は、イオンドーピング装置を用いて,MO
Sトランジスタのソース・ドレイン領域を形成する拡散
層中の不純物とMoあるいはWとを同時にシリコン基板
表面の所定の領域にドーピングする。あるいは、MOS
トランジスタのゲート電極に含まれる不純物とMoある
いはWとを同時にシリコン基板およびゲート電極上にド
ーピングする。
【0062】そして、この後、拡散層表面あるいはゲー
ト電極表面にTi膜等の高融点金属膜を被着させ、熱処
理を施して拡散層上あるいはゲート電極上に選択的にシ
リサイド層を形成する。
ト電極表面にTi膜等の高融点金属膜を被着させ、熱処
理を施して拡散層上あるいはゲート電極上に選択的にシ
リサイド層を形成する。
【0063】このため、シリサイド層の形成工程が大幅
に短縮されると共に、低抵抗であり抵抗バラツキの非常
に小さいシリサイド層が安定して形成できるようにな
る。
に短縮されると共に、低抵抗であり抵抗バラツキの非常
に小さいシリサイド層が安定して形成できるようにな
る。
【0064】さらに、本発明のシリサイド層の形成方法
により、半導体デバイスが微細化された場合に非常に高
性能なMOSトランジスタが可能になり、半導体装置の
高性能化あるいは高機能化が容易になる。
により、半導体デバイスが微細化された場合に非常に高
性能なMOSトランジスタが可能になり、半導体装置の
高性能化あるいは高機能化が容易になる。
【図1】本発明の第1の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図2】本発明の第1の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図3】上記第1の実施の形態で用いるイオンドーピン
グ装置の断面図である。
グ装置の断面図である。
【図4】本発明の第2の実施の形態を説明するための製
造工程の断面図である。
造工程の断面図である。
【図5】上記第2の実施の形態で用いるイオンドーピン
グ装置の断面図である。
グ装置の断面図である。
【図6】本発明の第3の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図7】上記第3の実施の形態で用いるイオンドーピン
グ装置の断面図である。
グ装置の断面図である。
【図8】従来の技術を説明するための製造工程順の断面
図である。
図である。
【図9】Moのビーム電流量とスパッタリング表面積と
の関係を示すグラフである。
の関係を示すグラフである。
1,101 シリコン基板 2,102 フィールド酸化膜 3,103 Nウェル 4,104 ゲート酸化膜 5,105 ゲート電極 6,106 P- 領域 7,107 サイドウォール絶縁膜 8,108 P+ 領域 9 Ti膜 10,109 TiSi層 11 層間絶縁膜 12 コンタクトホール 13 Al電極 21 アークチャンバー 22 フィラメント 23 ガス導入口 24 照射室 25 ウェーハホルダー 26 シリコンウェーハ 27 絶縁体シール 28 第1電極 29 第2電極 30 第3電極 31 接地電極 32 電磁石 33 高周波電極 34 スパッタ電極 35 ターゲット
Claims (9)
- 【請求項1】 シリコン基板表面の所定の領域に拡散層
を形成するための不純物とMo金属原子およびW金属原
子とをイオンドーピング装置を用いて同時に、前記所定
の領域に導入する工程と、前記シリコン基板表面の全面
に高融点金属を成膜する工程と、熱処理により前記所定
の領域のシリコン基板表面と前記高融点金属とを反応さ
せシリサイド層を形成する工程と、を含むことを特徴と
する半導体装置の製造方法。 - 【請求項2】 シリコン基板上に形成されたMOSトラ
ンジスタのゲート電極表面に一導電型の不純物とMo金
属原子およびW金属原子とをイオンドーピング装置を用
いて同時に導入する工程と、前記シリコン基板表面の全
面に高融点金属を成膜する工程と、熱処理により前記ゲ
ート電極表面と前記高融点金属とを反応させシリサイド
層を形成する工程と、を含むことを特徴とする半導体装
置の製造方法。 - 【請求項3】 前記イオンドーピング装置は、Wで構成
されたフィラメントとMoで構成されたイオン源チャン
バーとを有するイオン発生室と、シリコン基板を搭載す
る支持台を備えた照射室と、前記イオン発生室と照射室
との間にイオンを加速する電極とを備え、前記イオン発
生室で形成する前記不純物、Mo、Wイオンを前記加速
する電極で加速し、前記照射室の支持台に載置したシリ
コン基板表面にドーピングすることを特徴とする請求項
1または請求項2記載の半導体装置の製造方法。 - 【請求項4】 シリコン基板表面の所定の領域に拡散層
を形成する不純物と、Mo金属原子とをイオンドーピン
グ装置を用いて同時に、前記所定の領域に導入する工程
と、前記シリコン基板表面の全面に高融点金属を成膜す
る工程と、熱処理により前記所定の領域のシリコン基板
表面と前記高融点金属とを反応させシリサイド層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項5】 シリコン基板上に形成されたMOSトラ
ンジスタのゲート電極表面に一導電型の不純物とMo金
属原子とをイオンドーピング装置を用いて同時に導入す
る工程と、前記シリコン基板表面の全面に高融点金属を
成膜する工程と、熱処理により前記ゲート電極表面と前
記高融点金属とを反応させシリサイド層を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項6】 前記イオンドーピング装置は、Moで構
成されたイオン源チャンバーとその外側に配置した高周
波電極および電磁石とを有するイオン発生室と、シリコ
ン基板を搭載する支持台を備えた照射室と、前記イオン
発生室と照射室との間にイオンを加速する電極とを備
え、前記イオン発生室で形成する前記不純物イオンおよ
びMoイオンを前記加速する電極で加速し、前記照射室
の支持台に載置したシリコン基板表面にドーピングする
ことを特徴とする請求項4または請求項5記載の半導体
装置の製造方法。 - 【請求項7】 シリコン基板表面の所定の領域に拡散層
を形成する不純物と、W金属原子とをイオンドーピング
装置を用いて同時に、前記所定の領域に導入する工程
と、前記イオンドーピング装置内で前記シリコン基板表
面の全面に高融点金属を成膜する工程と、熱処理により
前記所定の領域のシリコン基板表面と前記高融点金属と
を反応させシリサイド層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項8】 シリコン基板上に形成されたMOSトラ
ンジスタのゲート電極表面に一導電型の不純物とW金属
原子とをイオンドーピング装置を用いて同時に導入する
工程と、前記イオンドーピング装置内で前記シリコン基
板表面の全面に高融点金属を成膜する工程と、熱処理に
より前記ゲート電極表面と前記高融点金属とを反応させ
シリサイド層を形成する工程と、を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項9】 前記イオンドーピング装置は、Wのフィ
ラメントと高融点金属のターゲットを載置したスパッタ
電極とその外側に配置した電磁石とを有するイオン発生
室と、シリコン基板を搭載する支持台を備えた照射室
と、前記イオン発生室と照射室との間にイオンを加速す
る電極とを備え、前記イオン発生室で形成する前記不純
物イオンおよびWイオンを前記加速する電極で加速し、
前記照射室の支持台に載置したシリコン基板表面にドー
ピングし、引き続いて、高融点金属をスパッタリングす
ることを特徴とする請求項7または請求項8記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16776396A JP2842386B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16776396A JP2842386B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1012572A true JPH1012572A (ja) | 1998-01-16 |
JP2842386B2 JP2842386B2 (ja) | 1999-01-06 |
Family
ID=15855652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16776396A Expired - Fee Related JP2842386B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2842386B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7897025B2 (en) | 2003-10-29 | 2011-03-01 | Kabushiki Kaisha Kobe Seiko Sho | Method and apparatus for forming thin film |
-
1996
- 1996-06-27 JP JP16776396A patent/JP2842386B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7897025B2 (en) | 2003-10-29 | 2011-03-01 | Kabushiki Kaisha Kobe Seiko Sho | Method and apparatus for forming thin film |
Also Published As
Publication number | Publication date |
---|---|
JP2842386B2 (ja) | 1999-01-06 |
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