JPH1012572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1012572A JPH1012572A JP16776396A JP16776396A JPH1012572A JP H1012572 A JPH1012572 A JP H1012572A JP 16776396 A JP16776396 A JP 16776396A JP 16776396 A JP16776396 A JP 16776396A JP H1012572 A JPH1012572 A JP H1012572A
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Abstract
(57)【要約】
【課題】低抵抗であり抵抗率の安定したシリサイド層を
簡便な工程で形成できる半導体装置の製造方法を提供す
る。 【解決手段】シリコン基板表面の所定の領域に拡散層を
形成するための不純物とＭｏ金属原子あるいはＷ金属原
子とをイオンドーピング装置を用いて同時に、前記所定
の領域に導入する工程と、前記シリコン基板表面の全面
に高融点金属を成膜する工程と、熱処理により前記所定
の領域のシリコン基板表面と前記高融点金属とを反応さ
せシリサイド層を形成する工程とを含む。
簡便な工程で形成できる半導体装置の製造方法を提供す
る。 【解決手段】シリコン基板表面の所定の領域に拡散層を
形成するための不純物とＭｏ金属原子あるいはＷ金属原
子とをイオンドーピング装置を用いて同時に、前記所定
の領域に導入する工程と、前記シリコン基板表面の全面
に高融点金属を成膜する工程と、熱処理により前記所定
の領域のシリコン基板表面と前記高融点金属とを反応さ
せシリサイド層を形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に安定したシリサイド層の形成方法に関
する。
方法に関し、特に安定したシリサイド層の形成方法に関
する。
【０００２】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴い、ゲート電極幅や拡散層幅の寸法の縮小お
よび半導体素子を構成する材料の膜厚の低減が特に重要
になってきている。
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴い、ゲート電極幅や拡散層幅の寸法の縮小お
よび半導体素子を構成する材料の膜厚の低減が特に重要
になってきている。
【０００３】この中で、拡散層の浅接合化はＭＯＳトラ
ンジスタの寄生抵抗を増大させ、ＭＯＳトランジスタの
駆動能力を低減させるようになる。また、ゲート電極あ
るいはゲート電極配線幅の縮小およびゲート電極材料の
薄膜化は、必然的にこれらの配線抵抗の増加をまねき、
回路動作の遅延に大きな影響を及ぼすようになる。
ンジスタの寄生抵抗を増大させ、ＭＯＳトランジスタの
駆動能力を低減させるようになる。また、ゲート電極あ
るいはゲート電極配線幅の縮小およびゲート電極材料の
薄膜化は、必然的にこれらの配線抵抗の増加をまねき、
回路動作の遅延に大きな影響を及ぼすようになる。
【０００４】そこで、微細化される半導体素子において
は、拡散層の表面あるいはゲート電極の表面に高融点金
属シリサイド層を形成する技術が重要になってくる。特
に、高融点金属としてチタン金属を用いたシリサイド化
技術あるいはサリサイド化技術は、微細なＭＯＳトラン
ジスタにとり必須となる。
は、拡散層の表面あるいはゲート電極の表面に高融点金
属シリサイド層を形成する技術が重要になってくる。特
に、高融点金属としてチタン金属を用いたシリサイド化
技術あるいはサリサイド化技術は、微細なＭＯＳトラン
ジスタにとり必須となる。
【０００５】この場合に、シリサイド層の抵抗均一性の
制御が難しく、これを解決すべく種々の方法が検討され
ている。例えばチタンのシリサイド化の場合、シリコン
との熱反応の制御が難しい。この場合には、相転移が起
こり高電気抵抗率の結晶構造であるＣ４９構造のシリサ
イド層と低電気抵抗率の結晶構造であるＣ５４構造のシ
リサイド層とが形成される。
制御が難しく、これを解決すべく種々の方法が検討され
ている。例えばチタンのシリサイド化の場合、シリコン
との熱反応の制御が難しい。この場合には、相転移が起
こり高電気抵抗率の結晶構造であるＣ４９構造のシリサ
イド層と低電気抵抗率の結晶構造であるＣ５４構造のシ
リサイド層とが形成される。
【０００６】これに関し、ブイ・エル・エス・アイ・マ
ルチレベル・インターコネクション・カンファレンス
（ＶＬＳＩ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ）、Ｐ６２６−
６３２、１９９５年、には抵抗値のバラツキがなく安定
的にシリサイド層を形成する方法が提案されている。こ
の製造方法を図８に基づいて説明する。ここで、図８は
拡散層上にチタンシリサイド層を形成する工程順の断面
図である。
ルチレベル・インターコネクション・カンファレンス
（ＶＬＳＩ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ）、Ｐ６２６−
６３２、１９９５年、には抵抗値のバラツキがなく安定
的にシリサイド層を形成する方法が提案されている。こ
の製造方法を図８に基づいて説明する。ここで、図８は
拡散層上にチタンシリサイド層を形成する工程順の断面
図である。
【０００７】ＣＭＯＳを形成するためには、Ｐチャネル
ＭＯＳトランジスターとＮチャネルＭＯＳトランジスタ
ーについてそれぞれ説明しなければならないが、導電型
を逆にするだけで同じようにして作製できるため、以
下、特に断らない限りＰチャネルＭＯＳトランジスター
作製の場合について説明する。
ＭＯＳトランジスターとＮチャネルＭＯＳトランジスタ
ーについてそれぞれ説明しなければならないが、導電型
を逆にするだけで同じようにして作製できるため、以
下、特に断らない限りＰチャネルＭＯＳトランジスター
作製の場合について説明する。
【０００８】図８（ａ）に示すように、まず、導電型が
Ｐ型のシリコン基板１０１上にＬＯＣＯＳ法で素子分離
領域のフィールド酸化膜１０２を形成したのち、リン不
純物のイオン注入によりＮウェル１０３を形成する。
Ｐ型のシリコン基板１０１上にＬＯＣＯＳ法で素子分離
領域のフィールド酸化膜１０２を形成したのち、リン不
純物のイオン注入によりＮウェル１０３を形成する。
【０００９】次に、ゲート酸化膜１０４を成長後、多結
晶シリコン膜を全面に堆積する。そして、通常のフォト
リソグラフィ技術を用いてレジストをパターニングし、
このパターン化されたレジストをマスクとして多結晶シ
リコン膜をエッチングしてゲート電極１０５を形成す
る。
晶シリコン膜を全面に堆積する。そして、通常のフォト
リソグラフィ技術を用いてレジストをパターニングし、
このパターン化されたレジストをマスクとして多結晶シ
リコン膜をエッチングしてゲート電極１０５を形成す
る。
【００１０】次に、ＬＤＤ拡散層用のボロン（Ｂ）イオ
ン注入でＰ- 領域１０６を形成した後、絶縁膜を全面に
堆積し、異方性ドライエッチングを行なうことによりサ
イドウォール絶縁膜１０７を形成する。
ン注入でＰ- 領域１０６を形成した後、絶縁膜を全面に
堆積し、異方性ドライエッチングを行なうことによりサ
イドウォール絶縁膜１０７を形成する。
【００１１】さらに、図８（ｂ）に示すように、ソース
・ドレイン形成のためにドーズ量の高いボロンイオンを
注入しＰ+ 領域１０８を得る。
・ドレイン形成のためにドーズ量の高いボロンイオンを
注入しＰ+ 領域１０８を得る。
【００１２】次に、図８（ｃ）に示すように、Ｍｏある
いはＷを注入エネルギーが４５ｋｅＶ、ドーズ量が１×
１０13〜１０14イオン／ｃｍ2 の範囲でイオン注入をお
こなう。この後、活性化のアニールをおこなって、注入
したボロンイオンを活性化させてから、シリコン基板全
面にスパッタリングによるＴｉ膜を堆積させる。
いはＷを注入エネルギーが４５ｋｅＶ、ドーズ量が１×
１０13〜１０14イオン／ｃｍ2 の範囲でイオン注入をお
こなう。この後、活性化のアニールをおこなって、注入
したボロンイオンを活性化させてから、シリコン基板全
面にスパッタリングによるＴｉ膜を堆積させる。
【００１３】次に、シリサイド反応を起こすために７０
０℃で３０分のアニールをおこなう。そして、このアニ
ール後、未反応のＴｉをエッチング除去する。このよう
にして、ＴｉＳｉ層１０９がソース・ドレイン領域であ
るＰ+ 領域上にのみ形成できるようになる。
０℃で３０分のアニールをおこなう。そして、このアニ
ール後、未反応のＴｉをエッチング除去する。このよう
にして、ＴｉＳｉ層１０９がソース・ドレイン領域であ
るＰ+ 領域上にのみ形成できるようになる。
【００１４】図示しないが以後、層間絶縁膜を堆積した
後、コンタクトホールを開孔する。そして、全面にＡｌ
を堆積しこれをパターンニングすることにより電極を形
成しＭＯＳトランジスタを作製する。
後、コンタクトホールを開孔する。そして、全面にＡｌ
を堆積しこれをパターンニングすることにより電極を形
成しＭＯＳトランジスタを作製する。
【００１５】このようにして、ソース・ドレイン形成の
ボロンイオン注入のあとにＭｏまたはＷイオン注入を追
加することで、シリサイド層を形成したときのＭＯＳト
ランジスタのコンタクト抵抗がさがり、抵抗バラツキが
小さくなる。例えば、４μｍ幅のＰ+ 領域のチタンシリ
サイド配線抵抗は、Ｍｏ注入をおこなわなかったプロセ
スでは、シート抵抗が７〜１２Ω／□の範囲でばらつ
く。一方、Ｍｏを１×１０14イオン／ｃｍ2 注入したプ
ロセスでは、同一寸法の配線抵抗は１〜２Ω／□にさが
り、バラツキの幅も小さくなる。また、Ｍｏ、Ｗの注入
条件とコンタクト抵抗値とそのバラツキとの関係は、注
入ドーズ量には大きく依存せず、シリコン基板の表面に
１×１０13〜１×１０14イオン／ｃｍ2 の範囲で注入さ
れていればよい。
ボロンイオン注入のあとにＭｏまたはＷイオン注入を追
加することで、シリサイド層を形成したときのＭＯＳト
ランジスタのコンタクト抵抗がさがり、抵抗バラツキが
小さくなる。例えば、４μｍ幅のＰ+ 領域のチタンシリ
サイド配線抵抗は、Ｍｏ注入をおこなわなかったプロセ
スでは、シート抵抗が７〜１２Ω／□の範囲でばらつ
く。一方、Ｍｏを１×１０14イオン／ｃｍ2 注入したプ
ロセスでは、同一寸法の配線抵抗は１〜２Ω／□にさが
り、バラツキの幅も小さくなる。また、Ｍｏ、Ｗの注入
条件とコンタクト抵抗値とそのバラツキとの関係は、注
入ドーズ量には大きく依存せず、シリコン基板の表面に
１×１０13〜１×１０14イオン／ｃｍ2 の範囲で注入さ
れていればよい。
【００１６】
【発明が解決しようとする課題】従来の技術による製造
方法において、ＭｏまたはＷをソース・ドレイン領域に
イオン注入装置を用いて導入する場合に、一般的に用い
られているイオン注入装置で注入をおこなうと、以下に
述べる理由によって、ＭｏまたはＷのビーム電流がわず
かしか得られないために、非常に長い注入時間を要する
という問題が発生する。一般的に用いられているイオン
注入装置で、ＭｏまたはＷのイオンを引き出す場合、Ｍ
ｏとしてはイオン源チャンバーの内壁部材として使われ
ているＭｏがイオン源内プラズマによりスパッタリング
されて発生してくるイオンを用いる。また、Ｗも同様に
して引き出される。
方法において、ＭｏまたはＷをソース・ドレイン領域に
イオン注入装置を用いて導入する場合に、一般的に用い
られているイオン注入装置で注入をおこなうと、以下に
述べる理由によって、ＭｏまたはＷのビーム電流がわず
かしか得られないために、非常に長い注入時間を要する
という問題が発生する。一般的に用いられているイオン
注入装置で、ＭｏまたはＷのイオンを引き出す場合、Ｍ
ｏとしてはイオン源チャンバーの内壁部材として使われ
ているＭｏがイオン源内プラズマによりスパッタリング
されて発生してくるイオンを用いる。また、Ｗも同様に
して引き出される。
【００１７】しかし、イオン源チャンバーの容積が小さ
いため、このプラズマからスパッタリングで発生してく
るＭｏやＷイオンはごくわずかである。これを、Ｍｏに
ついて測定した例を図９に示す。ここで、図９はスパッ
タリング表面積に対するＭｏのビーム電流量を示すグラ
フである。
いため、このプラズマからスパッタリングで発生してく
るＭｏやＷイオンはごくわずかである。これを、Ｍｏに
ついて測定した例を図９に示す。ここで、図９はスパッ
タリング表面積に対するＭｏのビーム電流量を示すグラ
フである。
【００１８】イオン源から発生してくるＭｏイオンの量
は、ほぼチャンバー内壁の表面積に比例する。一般的に
用いられているイオン注入装置のイオン源内壁の表面積
は約１５０ｃｍ2 であることから、図９を用いて注入時
間を計算すると、たとえば５×１０13イオン／ｃｍ2 の
Ｍｏ注入をおこなう場合、シリコンウェーハ１枚につき
およそ２．５時間を要する。これは、半導体装置の量産
にとって非現実的な値となる。
は、ほぼチャンバー内壁の表面積に比例する。一般的に
用いられているイオン注入装置のイオン源内壁の表面積
は約１５０ｃｍ2 であることから、図９を用いて注入時
間を計算すると、たとえば５×１０13イオン／ｃｍ2 の
Ｍｏ注入をおこなう場合、シリコンウェーハ１枚につき
およそ２．５時間を要する。これは、半導体装置の量産
にとって非現実的な値となる。
【００１９】本発明の目的は、上記のような問題点を解
決し、抵抗率の安定したシリサイド層を簡便な工程で形
成できる半導体装置の製造方法を提供することにある。
決し、抵抗率の安定したシリサイド層を簡便な工程で形
成できる半導体装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、シリコン基板表面の所定の領域に
拡散層を形成するための不純物とＭｏ金属原子およびＷ
金属原子とをイオンドーピング装置を用いて同時に、前
記所定の領域に導入する工程と、前記シリコン基板表面
の全面に高融点金属を成膜する工程と、熱処理により前
記所定の領域のシリコン基板表面と前記高融点金属とを
反応させシリサイド層を形成する工程とを含む。
体装置の製造方法は、シリコン基板表面の所定の領域に
拡散層を形成するための不純物とＭｏ金属原子およびＷ
金属原子とをイオンドーピング装置を用いて同時に、前
記所定の領域に導入する工程と、前記シリコン基板表面
の全面に高融点金属を成膜する工程と、熱処理により前
記所定の領域のシリコン基板表面と前記高融点金属とを
反応させシリサイド層を形成する工程とを含む。
【００２１】または、シリコン基板上に形成されたＭＯ
Ｓトランジスタのゲート電極表面に一導電型の不純物と
Ｍｏ金属原子およびＷ金属原子とをイオンドーピング装
置を用いて同時に導入する工程と、前記シリコン基板表
面の全面に高融点金属を成膜する工程と、熱処理により
前記ゲート電極表面と前記高融点金属とを反応させシリ
サイド層を形成する工程とを含む。
Ｓトランジスタのゲート電極表面に一導電型の不純物と
Ｍｏ金属原子およびＷ金属原子とをイオンドーピング装
置を用いて同時に導入する工程と、前記シリコン基板表
面の全面に高融点金属を成膜する工程と、熱処理により
前記ゲート電極表面と前記高融点金属とを反応させシリ
サイド層を形成する工程とを含む。
【００２２】ここで、前記イオンドーピング装置は、Ｗ
で構成されたフィラメントとＭｏで構成されたイオン源
チャンバーとを有するイオン発生室と、シリコン基板を
搭載する支持台を備えた照射室と、前記イオン発生室と
照射室との間にイオンを加速する電極とを備え、前記イ
オン発生室で形成する前記不純物、Ｍｏ、Ｗイオンを前
記加速する電極で加速し、前記照射室の支持台に載置し
たシリコン基板表面にドーピングする。
で構成されたフィラメントとＭｏで構成されたイオン源
チャンバーとを有するイオン発生室と、シリコン基板を
搭載する支持台を備えた照射室と、前記イオン発生室と
照射室との間にイオンを加速する電極とを備え、前記イ
オン発生室で形成する前記不純物、Ｍｏ、Ｗイオンを前
記加速する電極で加速し、前記照射室の支持台に載置し
たシリコン基板表面にドーピングする。
【００２３】あるいは、本発明の半導体装置の製造方法
は、シリコン基板表面の所定の領域に拡散層を形成する
不純物と、Ｍｏ金属原子とをイオンドーピング装置を用
いて同時に、前記所定の領域に導入する工程と、前記シ
リコン基板表面の全面に高融点金属を成膜する工程と、
熱処理により前記所定の領域のシリコン基板表面と前記
高融点金属とを反応させシリサイド層を形成する工程と
を含む。
は、シリコン基板表面の所定の領域に拡散層を形成する
不純物と、Ｍｏ金属原子とをイオンドーピング装置を用
いて同時に、前記所定の領域に導入する工程と、前記シ
リコン基板表面の全面に高融点金属を成膜する工程と、
熱処理により前記所定の領域のシリコン基板表面と前記
高融点金属とを反応させシリサイド層を形成する工程と
を含む。
【００２４】または、シリコン基板上に形成されたＭＯ
Ｓトランジスタのゲート電極表面に一導電型の不純物と
Ｍｏ金属原子とをイオンドーピング装置を用いて同時に
導入する工程と、前記シリコン基板表面の全面に高融点
金属を成膜する工程と、熱処理により前記ゲート電極表
面と前記高融点金属とを反応させシリサイド層を形成す
る工程とを含む。
Ｓトランジスタのゲート電極表面に一導電型の不純物と
Ｍｏ金属原子とをイオンドーピング装置を用いて同時に
導入する工程と、前記シリコン基板表面の全面に高融点
金属を成膜する工程と、熱処理により前記ゲート電極表
面と前記高融点金属とを反応させシリサイド層を形成す
る工程とを含む。
【００２５】ここで、前記イオンドーピング装置は、Ｍ
ｏで構成されたイオン源チャンバーとその外側に配置し
た高周波電極および電磁石とを有するイオン発生室と、
シリコン基板を搭載する支持台を備えた照射室と、前記
イオン発生室と照射室との間にイオンを加速する電極と
を備え、前記イオン発生室で形成する前記不純物イオン
およびＭｏイオンを前記加速する電極で加速し、前記照
射室の支持台に載置したシリコン基板表面にドーピング
する。
ｏで構成されたイオン源チャンバーとその外側に配置し
た高周波電極および電磁石とを有するイオン発生室と、
シリコン基板を搭載する支持台を備えた照射室と、前記
イオン発生室と照射室との間にイオンを加速する電極と
を備え、前記イオン発生室で形成する前記不純物イオン
およびＭｏイオンを前記加速する電極で加速し、前記照
射室の支持台に載置したシリコン基板表面にドーピング
する。
【００２６】あるいは、本発明の半導体装置の製造方法
は、シリコン基板表面の所定の領域に拡散層を形成する
不純物と、Ｗ金属原子とをイオンドーピング装置を用い
て同時に、前記所定の領域に導入する工程と、前記イオ
ンドーピング装置内で前記シリコン基板表面の全面に高
融点金属を成膜する工程と、熱処理により前記所定の領
域のシリコン基板表面と前記高融点金属とを反応させシ
リサイド層を形成する工程とを含む。
は、シリコン基板表面の所定の領域に拡散層を形成する
不純物と、Ｗ金属原子とをイオンドーピング装置を用い
て同時に、前記所定の領域に導入する工程と、前記イオ
ンドーピング装置内で前記シリコン基板表面の全面に高
融点金属を成膜する工程と、熱処理により前記所定の領
域のシリコン基板表面と前記高融点金属とを反応させシ
リサイド層を形成する工程とを含む。
【００２７】または、シリコン基板上に形成されたＭＯ
Ｓトランジスタのゲート電極表面に一導電型の不純物と
Ｗ金属原子とをイオンドーピング装置を用いて同時に導
入する工程と、前記イオンドーピング装置内で前記シリ
コン基板表面の全面に高融点金属を成膜する工程と、熱
処理により前記ゲート電極表面と前記高融点金属とを反
応させシリサイド層を形成する工程とを含む。
Ｓトランジスタのゲート電極表面に一導電型の不純物と
Ｗ金属原子とをイオンドーピング装置を用いて同時に導
入する工程と、前記イオンドーピング装置内で前記シリ
コン基板表面の全面に高融点金属を成膜する工程と、熱
処理により前記ゲート電極表面と前記高融点金属とを反
応させシリサイド層を形成する工程とを含む。
【００２８】ここで、前記イオンドーピング装置は、Ｗ
のフィラメントと高融点金属のターゲットを載置したス
パッタ電極とその外側に配置した電磁石とを有するイオ
ン発生室と、シリコン基板を搭載する支持台を備えた照
射室と、前記イオン発生室と照射室との間にイオンを加
速する電極とを備え、前記イオン発生室で形成する前記
不純物イオンおよびＷイオンを前記加速する電極で加速
し、前記照射室の支持台に載置したシリコン基板表面に
ドーピングし、引き続いて、高融点金属をスパッタリン
グする。
のフィラメントと高融点金属のターゲットを載置したス
パッタ電極とその外側に配置した電磁石とを有するイオ
ン発生室と、シリコン基板を搭載する支持台を備えた照
射室と、前記イオン発生室と照射室との間にイオンを加
速する電極とを備え、前記イオン発生室で形成する前記
不純物イオンおよびＷイオンを前記加速する電極で加速
し、前記照射室の支持台に載置したシリコン基板表面に
ドーピングし、引き続いて、高融点金属をスパッタリン
グする。
【００２９】本発明の半導体装置の製造で使用されるイ
オンドーピング装置は、イオン発生室で非常に多量の金
属イオンを形成することが可能である。また、形成した
イオンのエネルギー分離および質量分離をしないため、
複数の種類のイオンを多量にしかも同時にシリコン基板
に導入できる。
オンドーピング装置は、イオン発生室で非常に多量の金
属イオンを形成することが可能である。また、形成した
イオンのエネルギー分離および質量分離をしないため、
複数の種類のイオンを多量にしかも同時にシリコン基板
に導入できる。
【００３０】このために、高融点金属とシリコンとの熱
反応したシリサイド層を非常に短い工程でしかも安定し
て形成できるようになる。
反応したシリサイド層を非常に短い工程でしかも安定し
て形成できるようになる。
【００３１】
【発明の実施の形態】次に、図面を参照して本発明の第
１の実施の形態を説明する。図１と図２は、本発明のシ
リサイド層形成の工程順の断面図である。また、図３
は、本発明の製造方法において、拡散層に不純物および
Ｍｏ、Ｗなどの添加金属を注入する工程説明のためのイ
オンドーピング装置の断面図である。
１の実施の形態を説明する。図１と図２は、本発明のシ
リサイド層形成の工程順の断面図である。また、図３
は、本発明の製造方法において、拡散層に不純物および
Ｍｏ、Ｗなどの添加金属を注入する工程説明のためのイ
オンドーピング装置の断面図である。
【００３２】図１（ａ）に示すように、Ｐ型のシリコン
基板１上にＬＯＣＯＳ法を用いて素子分離領域のフィー
ルド酸化膜２を膜厚５００ｎｍ程度になるように形成す
る。そして、リン不純物のイオン注入と熱処理によりＮ
ウェル３を形成する。
基板１上にＬＯＣＯＳ法を用いて素子分離領域のフィー
ルド酸化膜２を膜厚５００ｎｍ程度になるように形成す
る。そして、リン不純物のイオン注入と熱処理によりＮ
ウェル３を形成する。
【００３３】次に、図１（ｂ）に示すように、ゲート酸
化膜４を膜厚１０ｎｍになるように形成後、膜厚２００
ｎｍの多結晶シリコン膜を全面に堆積させる。そして、
フォトリソグラフィ技術を用いてレジストをパターニン
グし、このパターン化されたレジストをマスクとして多
結晶シリコン膜をエッチングしてゲート電極５を形成す
る。
化膜４を膜厚１０ｎｍになるように形成後、膜厚２００
ｎｍの多結晶シリコン膜を全面に堆積させる。そして、
フォトリソグラフィ技術を用いてレジストをパターニン
グし、このパターン化されたレジストをマスクとして多
結晶シリコン膜をエッチングしてゲート電極５を形成す
る。
【００３４】次に、図１（ｃ）に示すように、ＬＤＤ拡
散層を形成するために低ドーズ量のボロンイオン注入を
おこないＰ- 領域６を形成する。その後、化学気相成長
（ＣＶＤ）法でシリコン酸化膜のような絶縁膜を全面に
堆積させ、さらに、異方性のドライエッチングを行なう
ことによりサイドウォール絶縁膜７を形成する。
散層を形成するために低ドーズ量のボロンイオン注入を
おこないＰ- 領域６を形成する。その後、化学気相成長
（ＣＶＤ）法でシリコン酸化膜のような絶縁膜を全面に
堆積させ、さらに、異方性のドライエッチングを行なう
ことによりサイドウォール絶縁膜７を形成する。
【００３５】次に、図１（ｄ）に示すように、ソース・
ドレイン形成のために、引き出し電圧が４０ｋＶ、ドー
ズ量が２×１０15イオン／ｃｍ2 の条件でボロンイオン
をドーピングする。そして、Ｐ+ 領域８を形成する。ま
た、このボロンイオンのドーピングの工程で同時にＭ
ｏ、Ｗのドーピングをおこなう。このようなボロン，Ｍ
ｏおよびＷのドーピングは、以下に説明するフィラメン
トタイプのイオンドーピング装置を用いて行われる。
ドレイン形成のために、引き出し電圧が４０ｋＶ、ドー
ズ量が２×１０15イオン／ｃｍ2 の条件でボロンイオン
をドーピングする。そして、Ｐ+ 領域８を形成する。ま
た、このボロンイオンのドーピングの工程で同時にＭ
ｏ、Ｗのドーピングをおこなう。このようなボロン，Ｍ
ｏおよびＷのドーピングは、以下に説明するフィラメン
トタイプのイオンドーピング装置を用いて行われる。
【００３６】このイオンドーピング装置を図３に基づい
て説明する。この装置のアークチャンバー２１と引き出
し電極２８，２９，３０，３１はＭｏを使ってできてお
り、かつ、プラズマ発生にＷフィラメント２２を利用す
る。このイオン発生室のチャンバー内でプラズマがＭｏ
に接するようになる表面積は４５００ｃｍ2 である。こ
の装置に水素で希釈されたジボラン（Ｂ2 Ｈ6 ）ガスを
上部のガス導入口２３から導入して、プラズマを発生さ
せＭｏ製の引き出し電極である第１電極２８、第２電極
２９、第３電極３０および接地電極３１にそれぞれ電圧
を印加しプラズマ内からイオンを引き出す。そして、照
射室２４のウェーハホルダー２５に載置したシリコンウ
ェーハ２６にイオンをドーピングする。これにより、ボ
ロン不純物とＭｏ、Ｗがシリコン基板に同時に導入され
る。このイオン源内壁表面積は約４５００ｃｍ2 あり、
５×１０13イオン／ｃｍ2 の注入が約３０秒でおこな
え、２０ｋｅＶ、２×１０15イオン／ｃｍ2 のボロンが
約３０秒間で注入されると同時に５×１０13イオン／ｃ
ｍ2 のＭｏと５×１０12イオン／ｃｍ2 のＷが注入され
る。ＭｏとＷをあわせると、５．５×１０13イオン／ｃ
ｍ2 のイオンが注入される。
て説明する。この装置のアークチャンバー２１と引き出
し電極２８，２９，３０，３１はＭｏを使ってできてお
り、かつ、プラズマ発生にＷフィラメント２２を利用す
る。このイオン発生室のチャンバー内でプラズマがＭｏ
に接するようになる表面積は４５００ｃｍ2 である。こ
の装置に水素で希釈されたジボラン（Ｂ2 Ｈ6 ）ガスを
上部のガス導入口２３から導入して、プラズマを発生さ
せＭｏ製の引き出し電極である第１電極２８、第２電極
２９、第３電極３０および接地電極３１にそれぞれ電圧
を印加しプラズマ内からイオンを引き出す。そして、照
射室２４のウェーハホルダー２５に載置したシリコンウ
ェーハ２６にイオンをドーピングする。これにより、ボ
ロン不純物とＭｏ、Ｗがシリコン基板に同時に導入され
る。このイオン源内壁表面積は約４５００ｃｍ2 あり、
５×１０13イオン／ｃｍ2 の注入が約３０秒でおこな
え、２０ｋｅＶ、２×１０15イオン／ｃｍ2 のボロンが
約３０秒間で注入されると同時に５×１０13イオン／ｃ
ｍ2 のＭｏと５×１０12イオン／ｃｍ2 のＷが注入され
る。ＭｏとＷをあわせると、５．５×１０13イオン／ｃ
ｍ2 のイオンが注入される。
【００３７】この後、活性化のために窒素雰囲気で１０
００℃、１０秒のランプアニールをおこなって、注入し
たボロンイオンを活性化させる。さらに、図２（ａ）に
示すようにＰ+ 領域８、フィールド酸化膜２等を被覆す
るように全面にＴｉのスパッタリングにより膜厚５０ｎ
ｍのＴｉ膜９を堆積する。次に、シリサイド反応を起こ
すために７００℃で３０分のアニールをおこなう。この
アニール後は、未反応のＴｉをエッチングで除去する。
これにより、ＴｉＳｉ層１０がソース・ドレインとなる
Ｐ+ 領域８に形成される。
００℃、１０秒のランプアニールをおこなって、注入し
たボロンイオンを活性化させる。さらに、図２（ａ）に
示すようにＰ+ 領域８、フィールド酸化膜２等を被覆す
るように全面にＴｉのスパッタリングにより膜厚５０ｎ
ｍのＴｉ膜９を堆積する。次に、シリサイド反応を起こ
すために７００℃で３０分のアニールをおこなう。この
アニール後は、未反応のＴｉをエッチングで除去する。
これにより、ＴｉＳｉ層１０がソース・ドレインとなる
Ｐ+ 領域８に形成される。
【００３８】次に、図２（ｃ）に示すように層間絶縁膜
１１を堆積した後、コンタクトホール１２を開孔する。
次に、全面にＡｌ膜を堆積して、これをパターンニング
することによりＡｌ電極１３を形成する。このようにし
て、図２（ｄ）に示すように、シリコン基板１の表面に
ゲート酸化膜４、ゲート電極５、ソース・ドレインとな
るＰ+ 領域８、このＰ+ 領域８表面に形成されたＴｉＳ
ｉ層１０、Ａｌ電極１３を有するＭＯＳトランジスタが
作製される。
１１を堆積した後、コンタクトホール１２を開孔する。
次に、全面にＡｌ膜を堆積して、これをパターンニング
することによりＡｌ電極１３を形成する。このようにし
て、図２（ｄ）に示すように、シリコン基板１の表面に
ゲート酸化膜４、ゲート電極５、ソース・ドレインとな
るＰ+ 領域８、このＰ+ 領域８表面に形成されたＴｉＳ
ｉ層１０、Ａｌ電極１３を有するＭＯＳトランジスタが
作製される。
【００３９】このように、フィラメントタイプのイオン
ドーピング装置を用いて、所望とするＭｏとＷの基板へ
の導入を、ソース・ドレインのボロンイオン導入と同時
におこない、低抵抗で安定したシリサイド層の形成が、
工程短縮あるいは時間短縮のもとに実現できる。
ドーピング装置を用いて、所望とするＭｏとＷの基板へ
の導入を、ソース・ドレインのボロンイオン導入と同時
におこない、低抵抗で安定したシリサイド層の形成が、
工程短縮あるいは時間短縮のもとに実現できる。
【００４０】次に、図４と図５に基づいて本発明の第２
の実施の形態を説明する。図４は、本発明の工程を説明
するための断面図である。また、図５は、本発明の製造
方法において、拡散層に不純物および添加金属を注入す
る工程説明のためのイオンドーピング装置の断面図であ
る。
の実施の形態を説明する。図４は、本発明の工程を説明
するための断面図である。また、図５は、本発明の製造
方法において、拡散層に不純物および添加金属を注入す
る工程説明のためのイオンドーピング装置の断面図であ
る。
【００４１】第１の実施の形態で説明したように、シリ
コン基板１上にフィールド酸化膜２、Ｎウェル３、ゲー
ト酸化膜４、ゲート電極５、Ｐ- 領域６およびサイドウ
ォール絶縁膜７を形成する。
コン基板１上にフィールド酸化膜２、Ｎウェル３、ゲー
ト酸化膜４、ゲート電極５、Ｐ- 領域６およびサイドウ
ォール絶縁膜７を形成する。
【００４２】次に、図４に示すように、ソース・ドレイ
ン形成のために、引き出し電圧が２０ｋＶ、ドーズ量が
２×１０15イオン／ｃｍ2 の条件でボロンイオンをドー
ピングする。そして、Ｐ+ 領域８を形成する。また、こ
のボロンイオンのドーピングの工程で同時にＭｏのドー
ピングをおこなう。このようなボロンおよびＭｏのドー
ピングは、以下に説明するＲＦタイプのイオンドーピン
グ装置をもちいて行われる。
ン形成のために、引き出し電圧が２０ｋＶ、ドーズ量が
２×１０15イオン／ｃｍ2 の条件でボロンイオンをドー
ピングする。そして、Ｐ+ 領域８を形成する。また、こ
のボロンイオンのドーピングの工程で同時にＭｏのドー
ピングをおこなう。このようなボロンおよびＭｏのドー
ピングは、以下に説明するＲＦタイプのイオンドーピン
グ装置をもちいて行われる。
【００４３】図５はこのＲＦタイプのイオンドーピング
装置の断面図である。ここで、図３で説明したフィラメ
ントタイプのイオンドーピング装置と同一の機能を有す
る部位は同一名で示している。
装置の断面図である。ここで、図３で説明したフィラメ
ントタイプのイオンドーピング装置と同一の機能を有す
る部位は同一名で示している。
【００４４】このＲＦタイプの装置では、アークチャン
バー２１がＭｏを使ってできており、かつ、プラズマ発
生のためチャンバーに接して高周波電極３３を設置して
いる。また、イオン源の中心軸方向に静磁場を発生する
電磁石３２を置いている。
バー２１がＭｏを使ってできており、かつ、プラズマ発
生のためチャンバーに接して高周波電極３３を設置して
いる。また、イオン源の中心軸方向に静磁場を発生する
電磁石３２を置いている。
【００４５】ガス導入口２３からＢ2 Ｈ6 ガスとＡｒガ
スをチャンバー内に導入し、高周波電極３３に１３．５
６ＭＨｚの高周波を印加し、チャンバー中にプラズマを
発生させる。そして、Ｍｏ製の電極すなわち第１電極２
８、第２電極２９、第３電極３０および接地電極３１に
電圧を印加することで、プラズマ内からイオンを引き出
してシリコンウェーハ２６表面にドーピングする。
スをチャンバー内に導入し、高周波電極３３に１３．５
６ＭＨｚの高周波を印加し、チャンバー中にプラズマを
発生させる。そして、Ｍｏ製の電極すなわち第１電極２
８、第２電極２９、第３電極３０および接地電極３１に
電圧を印加することで、プラズマ内からイオンを引き出
してシリコンウェーハ２６表面にドーピングする。
【００４６】この装置のイオン源内壁表面積は約４５０
０ｃｍ2 あり、５×１０13イオン／ｃｍ2 の注入が約３
０秒でおこなえ、２０ｋＶ、２×１０15イオン／ｃｍ2
のボロンが約３０秒間で注入されると同時に５×１０13
イオン／ｃｍ2 のＭｏが注入される。これにより、ソー
ス・ドレインのボロン注入と同時にＭｏ注入をおこなう
ことができ、工程が大幅に短縮できる。
０ｃｍ2 あり、５×１０13イオン／ｃｍ2 の注入が約３
０秒でおこなえ、２０ｋＶ、２×１０15イオン／ｃｍ2
のボロンが約３０秒間で注入されると同時に５×１０13
イオン／ｃｍ2 のＭｏが注入される。これにより、ソー
ス・ドレインのボロン注入と同時にＭｏ注入をおこなう
ことができ、工程が大幅に短縮できる。
【００４７】この後のＴｉＳｉ層等の形成は、図２で説
明したのと同一工程を経て行われる。そして、ＭＯＳト
ランジスタが形成される。
明したのと同一工程を経て行われる。そして、ＭＯＳト
ランジスタが形成される。
【００４８】このようにして、所望とするＭｏの基板へ
の導入を、ソース・ドレインのボロンイオンのドーピン
グと同時におこない、低抵抗で安定したシリサイド層の
形成が、工程短縮あるいは時間短縮のもとに実現でき
る。
の導入を、ソース・ドレインのボロンイオンのドーピン
グと同時におこない、低抵抗で安定したシリサイド層の
形成が、工程短縮あるいは時間短縮のもとに実現でき
る。
【００４９】次に、図６と図７に基づいて本発明の第３
の実施の形態を説明する。図６は、本発明を説明するた
めの工程順の断面図である。また、図７は、本発明の製
造方法において、拡散層に不純物および添加金属を注入
する工程説明のためのイオンドーピング装置の断面図で
ある。
の実施の形態を説明する。図６は、本発明を説明するた
めの工程順の断面図である。また、図７は、本発明の製
造方法において、拡散層に不純物および添加金属を注入
する工程説明のためのイオンドーピング装置の断面図で
ある。
【００５０】第１の実施の形態で説明したように、シリ
コン基板１上にフィールド酸化膜２、Ｎウェル３、ゲー
ト酸化膜４、ゲート電極５、Ｐ- 領域６およびサイドウ
ォール絶縁膜７を形成する。
コン基板１上にフィールド酸化膜２、Ｎウェル３、ゲー
ト酸化膜４、ゲート電極５、Ｐ- 領域６およびサイドウ
ォール絶縁膜７を形成する。
【００５１】次に、図６（ａ）に示すように、ソース・
ドレイン形成のために、引き出し電圧が２０ｋＶ、ドー
ズ量が２×１０15イオン／ｃｍ2 の条件でボロンイオン
をドーピングする。そして、Ｐ+ 領域８を形成する。ま
た、このボロンイオンのドーピングの工程で同時にＷの
ドーピングをおこなう。このようなボロンおよびＷのド
ーピングは、以下に説明するフィラメントタイプのイオ
ンドーピング装置を用いて行われる。なお、この装置で
は、Ｔｉ等のスパッタリングも行える。
ドレイン形成のために、引き出し電圧が２０ｋＶ、ドー
ズ量が２×１０15イオン／ｃｍ2 の条件でボロンイオン
をドーピングする。そして、Ｐ+ 領域８を形成する。ま
た、このボロンイオンのドーピングの工程で同時にＷの
ドーピングをおこなう。このようなボロンおよびＷのド
ーピングは、以下に説明するフィラメントタイプのイオ
ンドーピング装置を用いて行われる。なお、この装置で
は、Ｔｉ等のスパッタリングも行える。
【００５２】図７はこのイオンドーピング装置の断面図
である。ここで、図３で説明したフィラメントタイプの
イオンドーピング装置と同一の機能を有する部位は同一
名で示している。
である。ここで、図３で説明したフィラメントタイプの
イオンドーピング装置と同一の機能を有する部位は同一
名で示している。
【００５３】この装置では、フィラメント２２がＷを使
ってできており、かつ、プラズマ発生のためのチャンバ
ーあるいはスパッタ電極３４に接し、イオン源の中心軸
方向に静磁場を発生する電磁石３２を置いている。
ってできており、かつ、プラズマ発生のためのチャンバ
ーあるいはスパッタ電極３４に接し、イオン源の中心軸
方向に静磁場を発生する電磁石３２を置いている。
【００５４】この装置に水素で希釈されたＢ2 Ｈ6 ガス
を上部のガス導入口２３から導入して、プラズマを発生
させＷ製の引き出し電極である第１電極２８、第２電極
２９、第３電極３０および接地電極３１にそれぞれ電圧
を印加しプラズマ内からイオンを引き出す。そして、照
射室２４のウェーハホルダー２５に載置したシリコンウ
ェーハ２６にイオンをドーピングする。これにより、ボ
ロン不純物とＷがシリコン基板に同時に導入される。
を上部のガス導入口２３から導入して、プラズマを発生
させＷ製の引き出し電極である第１電極２８、第２電極
２９、第３電極３０および接地電極３１にそれぞれ電圧
を印加しプラズマ内からイオンを引き出す。そして、照
射室２４のウェーハホルダー２５に載置したシリコンウ
ェーハ２６にイオンをドーピングする。これにより、ボ
ロン不純物とＷがシリコン基板に同時に導入される。
【００５５】さらに、このチャンバー内にＡｒガスを導
入しスパッタ電極３４に電圧を印加しＴｉをスパッタリ
ングする。このようにして、ボロン不純物とＷのドーピ
ングに続けてＴｉ膜をシリコン基板上に堆積させる。こ
の後のＴｉＳｉ層等の形成は、図２で説明したのと同一
工程を経て行われる。そして、ＭＯＳトランジスタが形
成される。
入しスパッタ電極３４に電圧を印加しＴｉをスパッタリ
ングする。このようにして、ボロン不純物とＷのドーピ
ングに続けてＴｉ膜をシリコン基板上に堆積させる。こ
の後のＴｉＳｉ層等の形成は、図２で説明したのと同一
工程を経て行われる。そして、ＭＯＳトランジスタが形
成される。
【００５６】このようにして、所望とするＷの基板への
導入を、ソース・ドレインのボロンイオンのドーピング
と同時におこない、低抵抗で安定したシリサイド層の形
成が、工程短縮あるいは時間短縮のもとに実現できる。
導入を、ソース・ドレインのボロンイオンのドーピング
と同時におこない、低抵抗で安定したシリサイド層の形
成が、工程短縮あるいは時間短縮のもとに実現できる。
【００５７】また、この場合には、Ｔｉ膜がイオンドー
ピング装置内で形成できるため、安定的にＴｉ膜が堆積
でき良質のチタンシリサイド層が形成できるようにな
る。
ピング装置内で形成できるため、安定的にＴｉ膜が堆積
でき良質のチタンシリサイド層が形成できるようにな
る。
【００５８】以上の本発明の実施の形態では、Ｐチャネ
ルのＭＯＳトランジスタを形成する場合について説明し
た。同様にＮチャネルのＭＯＳトランジスタも同様に形
成できる。この場合には、Ｂ2 Ｈ6 ガスの代わりにＰＨ
3 ガスあるいはＡｓＨ3 ガスを用いればよい。
ルのＭＯＳトランジスタを形成する場合について説明し
た。同様にＮチャネルのＭＯＳトランジスタも同様に形
成できる。この場合には、Ｂ2 Ｈ6 ガスの代わりにＰＨ
3 ガスあるいはＡｓＨ3 ガスを用いればよい。
【００５９】また、本発明の方法はゲート電極表面にシ
リサイド層を形成する場合でも同様に適用できる。ある
いは、拡散層の表面とゲート電極の表面とに同時にシリ
サイド層を形成する場合にも同様に適用できる。
リサイド層を形成する場合でも同様に適用できる。ある
いは、拡散層の表面とゲート電極の表面とに同時にシリ
サイド層を形成する場合にも同様に適用できる。
【００６０】また、この方法はチタンシリサイドに限定
されるものでなく、コバルトシリサイド、タンタルシリ
サイド等の他の高融点金属のシリサイド層形成にも同様
に適用できることに言及しておく。
されるものでなく、コバルトシリサイド、タンタルシリ
サイド等の他の高融点金属のシリサイド層形成にも同様
に適用できることに言及しておく。
【００６１】
【発明の効果】以上に説明したように本発明の半導体装
置の製造方法は、イオンドーピング装置を用いて，ＭＯ
Ｓトランジスタのソース・ドレイン領域を形成する拡散
層中の不純物とＭｏあるいはＷとを同時にシリコン基板
表面の所定の領域にドーピングする。あるいは、ＭＯＳ
トランジスタのゲート電極に含まれる不純物とＭｏある
いはＷとを同時にシリコン基板およびゲート電極上にド
ーピングする。
置の製造方法は、イオンドーピング装置を用いて，ＭＯ
Ｓトランジスタのソース・ドレイン領域を形成する拡散
層中の不純物とＭｏあるいはＷとを同時にシリコン基板
表面の所定の領域にドーピングする。あるいは、ＭＯＳ
トランジスタのゲート電極に含まれる不純物とＭｏある
いはＷとを同時にシリコン基板およびゲート電極上にド
ーピングする。
【００６２】そして、この後、拡散層表面あるいはゲー
ト電極表面にＴｉ膜等の高融点金属膜を被着させ、熱処
理を施して拡散層上あるいはゲート電極上に選択的にシ
リサイド層を形成する。
ト電極表面にＴｉ膜等の高融点金属膜を被着させ、熱処
理を施して拡散層上あるいはゲート電極上に選択的にシ
リサイド層を形成する。
【００６３】このため、シリサイド層の形成工程が大幅
に短縮されると共に、低抵抗であり抵抗バラツキの非常
に小さいシリサイド層が安定して形成できるようにな
る。
に短縮されると共に、低抵抗であり抵抗バラツキの非常
に小さいシリサイド層が安定して形成できるようにな
る。
【００６４】さらに、本発明のシリサイド層の形成方法
により、半導体デバイスが微細化された場合に非常に高
性能なＭＯＳトランジスタが可能になり、半導体装置の
高性能化あるいは高機能化が容易になる。
により、半導体デバイスが微細化された場合に非常に高
性能なＭＯＳトランジスタが可能になり、半導体装置の
高性能化あるいは高機能化が容易になる。
【図１】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図２】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図３】上記第１の実施の形態で用いるイオンドーピン
グ装置の断面図である。
グ装置の断面図である。
【図４】本発明の第２の実施の形態を説明するための製
造工程の断面図である。
造工程の断面図である。
【図５】上記第２の実施の形態で用いるイオンドーピン
グ装置の断面図である。
グ装置の断面図である。
【図６】本発明の第３の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図７】上記第３の実施の形態で用いるイオンドーピン
グ装置の断面図である。
グ装置の断面図である。
【図８】従来の技術を説明するための製造工程順の断面
図である。
図である。
【図９】Ｍｏのビーム電流量とスパッタリング表面積と
の関係を示すグラフである。
の関係を示すグラフである。
１，１０１ シリコン基板 ２，１０２ フィールド酸化膜 ３，１０３ Ｎウェル ４，１０４ ゲート酸化膜 ５，１０５ ゲート電極 ６，１０６ Ｐ- 領域 ７，１０７ サイドウォール絶縁膜 ８，１０８ Ｐ+ 領域 ９ Ｔｉ膜 １０，１０９ ＴｉＳｉ層 １１ 層間絶縁膜 １２ コンタクトホール １３ Ａｌ電極 ２１ アークチャンバー ２２ フィラメント ２３ ガス導入口 ２４ 照射室 ２５ ウェーハホルダー ２６ シリコンウェーハ ２７ 絶縁体シール ２８ 第１電極 ２９ 第２電極 ３０ 第３電極 ３１ 接地電極 ３２ 電磁石 ３３ 高周波電極 ３４ スパッタ電極 ３５ ターゲット
Claims (9)
- 【請求項１】 シリコン基板表面の所定の領域に拡散層
を形成するための不純物とＭｏ金属原子およびＷ金属原
子とをイオンドーピング装置を用いて同時に、前記所定
の領域に導入する工程と、前記シリコン基板表面の全面
に高融点金属を成膜する工程と、熱処理により前記所定
の領域のシリコン基板表面と前記高融点金属とを反応さ
せシリサイド層を形成する工程と、を含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 シリコン基板上に形成されたＭＯＳトラ
ンジスタのゲート電極表面に一導電型の不純物とＭｏ金
属原子およびＷ金属原子とをイオンドーピング装置を用
いて同時に導入する工程と、前記シリコン基板表面の全
面に高融点金属を成膜する工程と、熱処理により前記ゲ
ート電極表面と前記高融点金属とを反応させシリサイド
層を形成する工程と、を含むことを特徴とする半導体装
置の製造方法。 - 【請求項３】 前記イオンドーピング装置は、Ｗで構成
されたフィラメントとＭｏで構成されたイオン源チャン
バーとを有するイオン発生室と、シリコン基板を搭載す
る支持台を備えた照射室と、前記イオン発生室と照射室
との間にイオンを加速する電極とを備え、前記イオン発
生室で形成する前記不純物、Ｍｏ、Ｗイオンを前記加速
する電極で加速し、前記照射室の支持台に載置したシリ
コン基板表面にドーピングすることを特徴とする請求項
１または請求項２記載の半導体装置の製造方法。 - 【請求項４】 シリコン基板表面の所定の領域に拡散層
を形成する不純物と、Ｍｏ金属原子とをイオンドーピン
グ装置を用いて同時に、前記所定の領域に導入する工程
と、前記シリコン基板表面の全面に高融点金属を成膜す
る工程と、熱処理により前記所定の領域のシリコン基板
表面と前記高融点金属とを反応させシリサイド層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項５】 シリコン基板上に形成されたＭＯＳトラ
ンジスタのゲート電極表面に一導電型の不純物とＭｏ金
属原子とをイオンドーピング装置を用いて同時に導入す
る工程と、前記シリコン基板表面の全面に高融点金属を
成膜する工程と、熱処理により前記ゲート電極表面と前
記高融点金属とを反応させシリサイド層を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記イオンドーピング装置は、Ｍｏで構
成されたイオン源チャンバーとその外側に配置した高周
波電極および電磁石とを有するイオン発生室と、シリコ
ン基板を搭載する支持台を備えた照射室と、前記イオン
発生室と照射室との間にイオンを加速する電極とを備
え、前記イオン発生室で形成する前記不純物イオンおよ
びＭｏイオンを前記加速する電極で加速し、前記照射室
の支持台に載置したシリコン基板表面にドーピングする
ことを特徴とする請求項４または請求項５記載の半導体
装置の製造方法。 - 【請求項７】 シリコン基板表面の所定の領域に拡散層
を形成する不純物と、Ｗ金属原子とをイオンドーピング
装置を用いて同時に、前記所定の領域に導入する工程
と、前記イオンドーピング装置内で前記シリコン基板表
面の全面に高融点金属を成膜する工程と、熱処理により
前記所定の領域のシリコン基板表面と前記高融点金属と
を反応させシリサイド層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項８】 シリコン基板上に形成されたＭＯＳトラ
ンジスタのゲート電極表面に一導電型の不純物とＷ金属
原子とをイオンドーピング装置を用いて同時に導入する
工程と、前記イオンドーピング装置内で前記シリコン基
板表面の全面に高融点金属を成膜する工程と、熱処理に
より前記ゲート電極表面と前記高融点金属とを反応させ
シリサイド層を形成する工程と、を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項９】 前記イオンドーピング装置は、Ｗのフィ
ラメントと高融点金属のターゲットを載置したスパッタ
電極とその外側に配置した電磁石とを有するイオン発生
室と、シリコン基板を搭載する支持台を備えた照射室
と、前記イオン発生室と照射室との間にイオンを加速す
る電極とを備え、前記イオン発生室で形成する前記不純
物イオンおよびＷイオンを前記加速する電極で加速し、
前記照射室の支持台に載置したシリコン基板表面にドー
ピングし、引き続いて、高融点金属をスパッタリングす
ることを特徴とする請求項７または請求項８記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16776396A JP2842386B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16776396A JP2842386B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012572A true JPH1012572A (ja) | 1998-01-16 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7897025B2 (en) | 2003-10-29 | 2011-03-01 | Kabushiki Kaisha Kobe Seiko Sho | Method and apparatus for forming thin film |
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1996
- 1996-06-27 JP JP16776396A patent/JP2842386B2/ja not_active Expired - Fee Related
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| US7897025B2 (en) | 2003-10-29 | 2011-03-01 | Kabushiki Kaisha Kobe Seiko Sho | Method and apparatus for forming thin film |
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| JP2842386B2 (ja) | 1999-01-06 |
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