JPH04354329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04354329A JPH04354329A JP15535391A JP15535391A JPH04354329A JP H04354329 A JPH04354329 A JP H04354329A JP 15535391 A JP15535391 A JP 15535391A JP 15535391 A JP15535391 A JP 15535391A JP H04354329 A JPH04354329 A JP H04354329A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に自己整合的に金属シリサイド層を形成する半
導体装置の製造方法に関する。
関し、特に自己整合的に金属シリサイド層を形成する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置、特にＭＯＳＦＥＴ（
ＭＯＳ型トランジスタ）の短チャネル化に伴って、ソー
ス・ドレイン領域を浅い接合にする必要性がある。とこ
ろがソース・ドレイン領域を浅くすると層抵抗が増大し
、かつアルミニウム配線とのコンタクト抵抗も増大しデ
バイスの特性を劣化させてしまうことが判っている。 この問題を解決する手段として用いられているのが拡散
層のシリサイド化である。ここで、従来のチタンシリサ
イド構造のＭＯＳＦＥＴの製造方法を図４を参照して説
明する。
ＭＯＳ型トランジスタ）の短チャネル化に伴って、ソー
ス・ドレイン領域を浅い接合にする必要性がある。とこ
ろがソース・ドレイン領域を浅くすると層抵抗が増大し
、かつアルミニウム配線とのコンタクト抵抗も増大しデ
バイスの特性を劣化させてしまうことが判っている。 この問題を解決する手段として用いられているのが拡散
層のシリサイド化である。ここで、従来のチタンシリサ
イド構造のＭＯＳＦＥＴの製造方法を図４を参照して説
明する。
【０００３】先ず、図４（ａ）のように、Ｐ型シリコン
基板１に公知の技術を用いてゲート酸化膜２及びタング
ステンシリサイド３ａとポリシリコン３ｂの二重構造（
以下、ポリサイド）のゲート電極３を形成する。次に、
図４（ｂ）のように、リンを１〜１０×１０１３ｃｍ−
２程打ち込み低濃度のｎ− 領域４を形成する。更に、
公知の技術を用いてサイドウォール５を形成し、砒素を
１〜１０×１０１５ｃｍ−２程イオン注入して高温で熱
処理し、ｎ＋ 拡散層領域６を形成する。次に、チタン
を ７００Å程度スパッタしてチタン膜７を形成し、更
にシリコンを ８０Ｋｅｖで３Ｅ１５程度イオン注入し
てチタンとｎ＋ 拡散層領域６の界面をミキシングする
。
基板１に公知の技術を用いてゲート酸化膜２及びタング
ステンシリサイド３ａとポリシリコン３ｂの二重構造（
以下、ポリサイド）のゲート電極３を形成する。次に、
図４（ｂ）のように、リンを１〜１０×１０１３ｃｍ−
２程打ち込み低濃度のｎ− 領域４を形成する。更に、
公知の技術を用いてサイドウォール５を形成し、砒素を
１〜１０×１０１５ｃｍ−２程イオン注入して高温で熱
処理し、ｎ＋ 拡散層領域６を形成する。次に、チタン
を ７００Å程度スパッタしてチタン膜７を形成し、更
にシリコンを ８０Ｋｅｖで３Ｅ１５程度イオン注入し
てチタンとｎ＋ 拡散層領域６の界面をミキシングする
。
【０００４】次に、例えば ６５０℃の温度で熱処理を
施し、ｎ＋ 拡散層領域６上に自己整合的にチタンシリ
サイド９が形成され、これを例えばアンモニアと過酸化
水素水の混合液等に浸すと、図４（ｃ）のように、シリ
サイド化されずに残っているチタンのみが選択的に除去
され、チタンシリサイド９のみが残される。以下、図４
（ｄ）のように、公知の技術を用いて層間絶縁膜１０及
びアルミニウム電極１１を形成し、所望のＮチャネルＭ
ＯＳＦＥＴを得る。
施し、ｎ＋ 拡散層領域６上に自己整合的にチタンシリ
サイド９が形成され、これを例えばアンモニアと過酸化
水素水の混合液等に浸すと、図４（ｃ）のように、シリ
サイド化されずに残っているチタンのみが選択的に除去
され、チタンシリサイド９のみが残される。以下、図４
（ｄ）のように、公知の技術を用いて層間絶縁膜１０及
びアルミニウム電極１１を形成し、所望のＮチャネルＭ
ＯＳＦＥＴを得る。
【０００５】
【発明が解決しようとする課題】ところで、砒素等の不
純物などが高濃度に含まれるシリコン層をシリサイド化
した場合には、不純物濃度の低いシリコン層をシリサイ
ド化した時に比較して不純物の影響によりシリサイド化
反応が抑制されるので、そのシート抵抗が４〜１０倍も
高くなってしまう。これを解決するために、前記した従
来の製造方法では、チタンを形成した後にその上からシ
リコンをイオン注入して界面をミキシングすることによ
り反応させ、通常のシート抵抗を得ている。しかしなが
ら、この方法では、シリコンをチタンの膜上から高エネ
ルギでイン注入することが要求されるため、このイオン
注入によってチタン原子がノックオンされ、拡散層深く
押し込まれ拡散層リーク電流を増大させ、デバイス特性
の劣化を引き起こすという問題が生じている。本発明の
目的は、このような金属原子のノックオンによるデバイ
ス特性の劣化を生じることなく金属シリサイド層を形成
する方法を提供することにある。
純物などが高濃度に含まれるシリコン層をシリサイド化
した場合には、不純物濃度の低いシリコン層をシリサイ
ド化した時に比較して不純物の影響によりシリサイド化
反応が抑制されるので、そのシート抵抗が４〜１０倍も
高くなってしまう。これを解決するために、前記した従
来の製造方法では、チタンを形成した後にその上からシ
リコンをイオン注入して界面をミキシングすることによ
り反応させ、通常のシート抵抗を得ている。しかしなが
ら、この方法では、シリコンをチタンの膜上から高エネ
ルギでイン注入することが要求されるため、このイオン
注入によってチタン原子がノックオンされ、拡散層深く
押し込まれ拡散層リーク電流を増大させ、デバイス特性
の劣化を引き起こすという問題が生じている。本発明の
目的は、このような金属原子のノックオンによるデバイ
ス特性の劣化を生じることなく金属シリサイド層を形成
する方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の製造方法は、シ
リコン基板の表面に比較的薄い高融点金属膜を堆積する
工程と、この高融点金属膜の表面からシリコン原子を比
較的低いエネルギーでイオン注入する工程と、この高融
点金属膜上に比較的厚い高融点金属を堆積する工程と、
熱処理ししてシリコン基板の表面に高融点金属のシリサ
イド層を形成する工程を含んでいる。
リコン基板の表面に比較的薄い高融点金属膜を堆積する
工程と、この高融点金属膜の表面からシリコン原子を比
較的低いエネルギーでイオン注入する工程と、この高融
点金属膜上に比較的厚い高融点金属を堆積する工程と、
熱処理ししてシリコン基板の表面に高融点金属のシリサ
イド層を形成する工程を含んでいる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を製造工程順に示す断面
図である。先ず、図１（ａ）は図４（ａ）及び（ｂ）に
示したと同様に、Ｐ型シリコン基板１上にゲート酸化膜
２を形成し、この上にタングステンシリサイド３ａとポ
リシリコン３ｂからなるポリサイドゲート電極３を形成
する。又、リンを１〜１０×１０１３ｃｍ−２程打ち込
み、低濃度のｎ− 領域４を形成し、更に公知の技術を
用いてサイドウォール５を形成した後、砒素を１〜１０
×１０１５ｃｍ−２程度イオン注入し、かつ高温で熱処
理してｎ＋ 拡散層領域６を形成する。
る。図１は本発明の第１実施例を製造工程順に示す断面
図である。先ず、図１（ａ）は図４（ａ）及び（ｂ）に
示したと同様に、Ｐ型シリコン基板１上にゲート酸化膜
２を形成し、この上にタングステンシリサイド３ａとポ
リシリコン３ｂからなるポリサイドゲート電極３を形成
する。又、リンを１〜１０×１０１３ｃｍ−２程打ち込
み、低濃度のｎ− 領域４を形成し、更に公知の技術を
用いてサイドウォール５を形成した後、砒素を１〜１０
×１０１５ｃｍ−２程度イオン注入し、かつ高温で熱処
理してｎ＋ 拡散層領域６を形成する。
【０００８】次に、図１（ｂ）のように、全面にチタン
を ２００Å程度スパッタして薄いチタン膜７を形成し
、その上で表面からシリコンを ２０Ｋｅｖの低エネル
ギで３Ｅ１５程度イオン注入してチタンとｎ＋ 拡散層
６の界面をミキシングする。その上で、全面にチタンを
５００Å程度スパッタして厚いチタン膜８を形成する
。次に、例えば ６５０℃の温度で熱処理すると、図１
（ｃ）のように、ｎ＋ 拡散層領域６の表面に自己整合
的にチタンシリサイド９が形成される。その後、例えば
アンモニアと過酸化水素水の混合液等に浸すとシリサイ
ド化されず残っているチタン膜８，７を選択的に除去す
る。しかる上で、図１（ｄ）のように、公知の技術を用
いて層間絶縁膜１０を形成し、かつ前記チタンシリサイ
ド９に接続されるアルミニウム電極１１を形成してＮチ
ャネルＭＯＳＦＥＴを得る。
を ２００Å程度スパッタして薄いチタン膜７を形成し
、その上で表面からシリコンを ２０Ｋｅｖの低エネル
ギで３Ｅ１５程度イオン注入してチタンとｎ＋ 拡散層
６の界面をミキシングする。その上で、全面にチタンを
５００Å程度スパッタして厚いチタン膜８を形成する
。次に、例えば ６５０℃の温度で熱処理すると、図１
（ｃ）のように、ｎ＋ 拡散層領域６の表面に自己整合
的にチタンシリサイド９が形成される。その後、例えば
アンモニアと過酸化水素水の混合液等に浸すとシリサイ
ド化されず残っているチタン膜８，７を選択的に除去す
る。しかる上で、図１（ｄ）のように、公知の技術を用
いて層間絶縁膜１０を形成し、かつ前記チタンシリサイ
ド９に接続されるアルミニウム電極１１を形成してＮチ
ャネルＭＯＳＦＥＴを得る。
【０００９】したがって、この製造方法では、薄いチタ
ン膜７の上からシリコンをイオン注入してミキシングを
行うため、イオン注入のエネルギが低くてよく、チタン
原子がノックオンされることが抑制できる。このため、
チタン原子がｎ＋ 拡散層６の深くまで押し込まれるこ
とがなく、拡散層リーク電流が増大されることはなく、
デバイス特性の劣化が防止される。因に、図２に本発明
法と従来法で夫々製造した半導体装置における拡散層リ
ーク電流を示すように、本発明方法によれば拡散層リー
ク電流を従来の１／１０〜 １／１００に抑えることが
可能となる。
ン膜７の上からシリコンをイオン注入してミキシングを
行うため、イオン注入のエネルギが低くてよく、チタン
原子がノックオンされることが抑制できる。このため、
チタン原子がｎ＋ 拡散層６の深くまで押し込まれるこ
とがなく、拡散層リーク電流が増大されることはなく、
デバイス特性の劣化が防止される。因に、図２に本発明
法と従来法で夫々製造した半導体装置における拡散層リ
ーク電流を示すように、本発明方法によれば拡散層リー
ク電流を従来の１／１０〜 １／１００に抑えることが
可能となる。
【００１０】図３は本発明の第２実施例を製造工程順に
示す断面図である。ここでは、本発明をポリシリコンゲ
ート電極ののシリサイド化に適用している。先ず、図３
（ａ）のように、Ｐ型シリコン基板１上にゲート酸化膜
２を形成し、この上に２０００Åのｎ＋ 型ポリシリコ
ンゲート電極３Ａ及びサイドウォール５を形成する。
示す断面図である。ここでは、本発明をポリシリコンゲ
ート電極ののシリサイド化に適用している。先ず、図３
（ａ）のように、Ｐ型シリコン基板１上にゲート酸化膜
２を形成し、この上に２０００Åのｎ＋ 型ポリシリコ
ンゲート電極３Ａ及びサイドウォール５を形成する。
【００１１】次に、図３（ｂ）のように、チタンを ２
００Å程度スパッタして薄いチタン膜７を形成し、この
表面から ２０Ｋｅｖの低エネルギでシリコンを３Ｅ１
５程度イオン注入し、チタン膜７とゲート電極３Ａの界
面をミキシングする。更に、この上に再度チタンを ８
００Å程度スパッタし、厚いチタン膜８を形成する。そ
して、例えば ６５０℃の温度で熱処理するとゲート電
極３Ａの表面上に自己整合的にチタンシリサイド９が形
成される。
００Å程度スパッタして薄いチタン膜７を形成し、この
表面から ２０Ｋｅｖの低エネルギでシリコンを３Ｅ１
５程度イオン注入し、チタン膜７とゲート電極３Ａの界
面をミキシングする。更に、この上に再度チタンを ８
００Å程度スパッタし、厚いチタン膜８を形成する。そ
して、例えば ６５０℃の温度で熱処理するとゲート電
極３Ａの表面上に自己整合的にチタンシリサイド９が形
成される。
【００１２】しかる上で、図３（ｃ）のように、例えば
アンモニアと過酸化水素水の混合液等に浸すとシリサイ
ド化されず残っているチタン膜７，８のみが選択的に除
去され、チタンシリサイド９がゲート電極３Ａの上面の
みに残され、金属シリサイド構造のゲート電極が形成さ
れる。このようにしてゲート電極３Ａを形成すれば、ゲ
ート酸化膜２中にノックオンされるチタン原子の数を減
らすことができ、トランジスタの信頼性を向上させると
いう新たな効果も有する尚、本発明はチタン以外の高融
点金属についても同様に適用することができる。
アンモニアと過酸化水素水の混合液等に浸すとシリサイ
ド化されず残っているチタン膜７，８のみが選択的に除
去され、チタンシリサイド９がゲート電極３Ａの上面の
みに残され、金属シリサイド構造のゲート電極が形成さ
れる。このようにしてゲート電極３Ａを形成すれば、ゲ
ート酸化膜２中にノックオンされるチタン原子の数を減
らすことができ、トランジスタの信頼性を向上させると
いう新たな効果も有する尚、本発明はチタン以外の高融
点金属についても同様に適用することができる。
【００１３】
【発明の効果】以上説明したように本発明は、シリコン
表面に薄い高融点金属膜を形成した上で低エネルギでシ
リコンをイオン注入し、その上で厚く高融点金属膜を形
成してシリサイド化を行っているので、高融点金属膜か
らノックオンされるチタン原子の量を減らし、拡散層リ
ーク電流を従来の１／１０〜 １／１００に抑え、デバ
イスの高性能及び高信頼性という効果を有する。
表面に薄い高融点金属膜を形成した上で低エネルギでシ
リコンをイオン注入し、その上で厚く高融点金属膜を形
成してシリサイド化を行っているので、高融点金属膜か
らノックオンされるチタン原子の量を減らし、拡散層リ
ーク電流を従来の１／１０〜 １／１００に抑え、デバ
イスの高性能及び高信頼性という効果を有する。
【図１】本発明の第１実施例を製造工程順に示す断面図
である。
である。
【図２】本発明方法と従来方法における拡散リーク電流
特性を示す図である。
特性を示す図である。
【図３】本発明の第２実施例を製造工程順に示す断面図
である。
である。
【図４】従来の製造方法を製造工程順に示す断面図であ
る。
る。
１ Ｐ型シリコン基板
３ ゲート電極
６ ｎ＋ 拡散層
７ 薄いチタン膜
８ 厚いチタン膜
９ チタンシリサイド
Claims (1)
- 【請求項１】 シリコン基板上に高融点金属のシリサ
イド層を有する半導体装置の製造方法において、前記シ
リコン基板の表面に比較的薄い高融点金属膜を堆積する
工程と、この高融点金属膜の表面からシリコン原子を比
較的低いエネルギーでイオン注入する工程と、前記高融
点金属膜上に比較的厚い高融点金属を堆積する工程と、
熱処理して前記シリコン基板の表面に高融点金属のシリ
サイド層を形成する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15535391A JPH04354329A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15535391A JPH04354329A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354329A true JPH04354329A (ja) | 1992-12-08 |
Family
ID=15604049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15535391A Pending JPH04354329A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242081A (ja) * | 1996-12-26 | 1998-09-11 | Sony Corp | 半導体装置の製造方法 |
| JP2007116186A (ja) * | 2006-12-04 | 2007-05-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192371A (ja) * | 1984-03-13 | 1985-09-30 | Nec Corp | 半導体装置及びその製造方法 |
| JPS60193380A (ja) * | 1984-03-15 | 1985-10-01 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-05-31 JP JP15535391A patent/JPH04354329A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192371A (ja) * | 1984-03-13 | 1985-09-30 | Nec Corp | 半導体装置及びその製造方法 |
| JPS60193380A (ja) * | 1984-03-15 | 1985-10-01 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242081A (ja) * | 1996-12-26 | 1998-09-11 | Sony Corp | 半導体装置の製造方法 |
| JP2007116186A (ja) * | 2006-12-04 | 2007-05-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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