KR20230044292A - 반도체 장치의 전극부 및 그 제조 방법 - Google Patents

반도체 장치의 전극부 및 그 제조 방법 Download PDF

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도쿄엘렉트론가부시키가이샤
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Abstract

반도체 장치의 전극부의 제조 방법은, 불순물 첨가 영역을 구비한 반도체 기판을 준비하는 공정을 구비한다. 이 제조 방법은, 불순물 첨가 영역 상에 제1 금속층을 형성하는 공정을 더 구비한다. 이 제조 방법은, 제1 금속층 상에 제2 금속층을 형성하는 공정을 더 구비한다. 이 제조 방법은, 제1 금속층 및 제2 금속층을 구비한 반도체 기판을 가열하는 공정을 더 구비한다. 불순물 첨가 영역은 실리콘을 포함한다. 제1 금속층은 탄탈을 포함한다. 제2 금속층은 티타늄을 포함한다. 가열하는 공정에 의해, 불순물 첨가 영역 상에 티타늄, 탄탈 및 실리콘을 포함하는 제1 실리사이드층이 형성되고, 제1 실리사이드층 상에 티타늄 및 실리콘을 포함하는 제2 실리사이드층이 형성된다.

Description

반도체 장치의 전극부 및 그 제조 방법
본 개시의 예시적 실시 형태는, 반도체 장치의 전극부 및 그 제조 방법에 관한 것이다.
금속과 실리콘이 결합한 실리사이드가, 반도체 장치의 전극부의 재료로서 사용되고 있다. 특허문헌 1 내지 특허문헌 9는, 이러한 실리사이드를 개시하고 있다. 또한, 특허문헌 10은, 티타늄 실리사이드층 중에 붕소(B)를 첨가하는 방법을 개시하고 있다.
일본 특허 공개 제2007-527111호 공보 일본 특허 공개 제2006-186326호 공보 일본 특허 공개 제2000-349169호 공보 일본 특허 공개 평9-321280호 공보 일본 특허 공개 평9-171969호 공보 일본 특허 공개 평5-315286호 공보 일본 특허 공개 평3-209773호 공보 일본 특허 공개 평5-182982호 공보 미국 특허 제7518921호 명세서 미국 특허 제5721175호 명세서
본 개시는, 반도체 장치의 전극부에서의 콘택트 저항의 증가를 억제하는 기술을 제공한다.
하나의 예시적 실시 형태에 있어서, 반도체 장치의 전극부의 제조 방법이 제공된다. 반도체 장치의 전극부의 제조 방법은, 불순물 첨가 영역을 구비한 반도체 기판을 준비하는 공정을 구비한다. 이 제조 방법은, 불순물 첨가 영역 상에 제1 금속층을 형성하는 공정을 더 구비한다. 이 제조 방법은, 제1 금속층 상에 제2 금속층을 형성하는 공정을 더 구비한다. 이 제조 방법은, 제1 금속층 및 제2 금속층을 구비한 반도체 기판을 가열하는 공정을 더 구비한다. 불순물 첨가 영역은 실리콘을 포함한다. 제1 금속층은 탄탈을 포함한다. 제2 금속층은 티타늄을 포함한다. 상기 가열하는 공정에 의해, 불순물 첨가 영역 상에 티타늄, 탄탈 및 실리콘을 포함하는 제1 실리사이드층이 형성되고, 제1 실리사이드층 상에 티타늄 및 실리콘을 포함하는 제2 실리사이드층이 형성된다.
하나의 예시적 실시 형태에 따르면, 반도체 장치의 전극부에서의 콘택트 저항의 증가를 억제하는 것이 가능하게 된다.
도 1의 (a), 도 1의 (b), 도 1의 (c) 및 도 1의 (d)는, 제1 실시 형태에 관한 반도체 장치의 전극부의 제조 방법을 설명하기 위한 도면이다.
도 2의 (a), 도 2의 (b), 도 2의 (c) 및 도 2의 (d)는, 제2 실시 형태에 관한 반도체 장치의 전극부의 제조 방법을 설명하기 위한 도면이다.
도 3의 (a), 도 3의 (b) 및 도 3의 (c)는, 비교예에 관한 반도체 장치의 전극부의 제조 방법을 설명하기 위한 도면이다.
도 4의 (a), 도 4의 (b), 도 4의 (c) 및 도 4의 (d)는, 비교예에서의 기판 표면으로부터의 깊이(D)(nm)와 불순물 농도(Ci)(cm-3)의 관계를 나타내는 그래프이다.
도 5의 (a), 도 5의 (b), 도 5의 (c), 도 5의 (d), 도 5의 (e), 도 5의 (f) 및 도 5의 (g)는, 예시적 실시 형태에 관한 전극부를 갖는 반도체 장치의 제1 제조 방법을 설명하기 위한 도면이다.
도 6의 (a), 도 6의 (b), 도 6의 (c) 및 도 6의 (d)는, 예시적 실시 형태에 관한 전극부를 갖는 반도체 장치의 제2 제조 방법을 설명하기 위한 도면이다.
도 7의 (a) 및 도 7의 (b)는, 예시적 실시 형태에 관한 전극부를 갖는 반도체 장치의 제3 제조 방법을 설명하기 위한 도면이다.
이하, 다양한 예시적 실시 형태에 대해서 설명한다.
하나의 예시적 실시 형태에 있어서, 반도체 장치의 전극부의 제조 방법이 제공된다. 이 제조 방법은, 불순물 첨가 영역을 구비한 반도체 기판을 준비하는 공정을 구비한다. 이 제조 방법은, 불순물 첨가 영역 상에 제1 금속층을 형성하는 공정을 더 구비한다. 이 제조 방법은, 제1 금속층 상에 제2 금속층을 형성하는 공정을 더 구비한다. 이 제조 방법은, 제1 금속층 및 제2 금속층을 구비한 반도체 기판을 가열하는 공정을 더 구비한다. 불순물 첨가 영역은 실리콘(Si)을 포함한다. 제1 금속층은 탄탈(Ta)을 포함한다. 제2 금속층은 티타늄(Ti)을 포함한다. 상기 가열하는 공정에 의해, 불순물 첨가 영역 상에 티타늄, 탄탈 및 실리콘을 포함하는 제1 실리사이드층이 형성되고, 제1 실리사이드층 상에 티타늄 및 실리콘을 포함하는 제2 실리사이드층이 형성된다.
티타늄과 불순물 첨가 영역 내의 불순물의 결합이 생기면, 불순물 첨가 영역에서의 불순물 농도가 저하된다. 또한, 티타늄과 불순물 첨가 영역 내의 불순물의 결합이 생기면, 비저항이 높은 층이 형성되는 경우가 있다. 상기 실시 형태의 반도체 장치의 전극부의 제조 방법에 의하면, 제1 금속층 및 제1 실리사이드층에 포함되는 탄탈이, 불순물 첨가 영역에 포함되는 불순물의 확산, 및 불순물과 제2 금속층에 포함되는 티타늄과의 결합을 억제한다. 따라서, 이 제조 방법에 의하면, 불순물 첨가 영역과 제1 실리사이드층의 사이의 콘택트 저항을 저감할 수 있다.
하나의 예시적 실시 형태에 있어서, 반도체 장치의 전극부의 제조 방법이 제공된다. 이 제조 방법은, 불순물 첨가 영역과 불순물 첨가 영역 상에 형성된 산화막을 구비한 반도체 기판을 준비하는 공정을 구비한다. 이 제조 방법은, 불순물 첨가 영역 상에, 산화막을 개재하여, 제1 금속층을 형성하는 공정을 더 구비한다. 이 제조 방법은, 제1 금속층 상에 제2 금속층을 형성하는 공정을 더 구비한다. 이 제조 방법은, 제1 금속층 및 제2 금속층을 구비한 반도체 기판을 가열하는 공정을 더 구비한다. 불순물 첨가 영역은 실리콘(Si)을 포함한다. 산화막은 이산화실리콘(SiO2)을 포함한다. 제1 금속층은 탄탈(Ta), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어지는 군에서 선택되는 적어도 1종을 포함하는 고융점 금속을 포함한다. 제2 금속층은 티타늄(Ti)을 포함한다. 상기 가열하는 공정에 의해, 반도체 기판 상에 티타늄, 상기 고융점 금속 및 실리콘을 포함하는 제1 실리사이드층이 형성되고, 제1 실리사이드층 상에 티타늄 및 실리콘을 포함하는 제2 실리사이드층이 형성된다. 또한, 상기 가열하는 공정에 의해, 제2 실리사이드층 상에 산화티타늄층이 형성된다.
상기와 마찬가지로, 제1 금속층 및 제1 실리사이드층에 포함되는 고융점 금속은, 불순물 첨가 영역에 포함되는 불순물의 확산, 및 불순물과 제2 금속층에 포함되는 티타늄과의 결합을 억제한다. 따라서, 불순물 첨가 영역과 제1 실리사이드층의 사이의 콘택트 저항을 저감할 수 있다.
또한, 상기 가열하는 공정에서, 산화막에 포함되는 산소는, 제2 금속층에 포함되는 티타늄과 결합하여 산화티타늄층을 형성한다. 그 결과, 불순물 첨가 영역과 제1 금속층의 사이의 균일한 실리사이드화 반응을 방해할 수 있는 산화막이 제거된다. 그러므로, 불순물 첨가 영역과 제1 금속층의 사이의 실리사이드화 반응의 불균일성이 저감된다.
하나의 예시적 실시 형태에 관한 반도체 장치의 전극부는, 제1 실리사이드층과, 제2 실리사이드층을 구비하고 있다. 제1 실리사이드층은, 불순물 첨가 영역 상에 위치하고, 티타늄, 탄탈 및 실리콘을 포함한다. 제2 실리사이드층은, 제1 실리사이드층 상에 위치하고, 티타늄 및 실리콘을 포함한다.
하나의 예시적 실시 형태에 관한 반도체 장치의 전극부는, 제1 실리사이드층과, 제2 실리사이드층과, 산화티타늄층을 구비하고 있다. 제1 실리사이드층은, 불순물 첨가 영역 상에 위치하고, 티타늄, 고융점 금속 및 실리콘을 포함한다. 제2 실리사이드층은, 제1 실리사이드층 상에 위치하고, 티타늄 및 실리콘을 포함한다. 산화티타늄층은, 제2 실리사이드층 상에 위치한다. 고융점 금속은, 탄탈, 텅스텐 및 몰리브덴으로 이루어지는 군에서 선택되는 적어도 1종을 포함한다.
하나의 예시적 실시 형태에 있어서, 불순물 첨가 영역에서의 불순물은, 붕소(B)이다.
이하, 도면을 참조하여 다양한 예시적 실시 형태에 대해서 상세하게 설명한다. 또한, 각 도면에 있어서 동일하거나 또는 상당하는 부분에 대해서는 동일한 부호를 부여하기로 하고, 중복되는 설명은 생략한다.
[제1 실시 형태]
이하, 도 1의 (a), 도 1의 (b), 도 1의 (c) 및 도 1의 (d)를 참조하여, 제1 실시 형태에 관한 반도체 장치의 전극부의 제조 방법에 대해서 설명한다. 도 1의 (a), 도 1의 (b), 도 1의 (c) 및 도 1의 (d)는, 제1 실시 형태에 관한 반도체 장치의 전극부의 제조 방법을 설명하기 위한 도면이다. 이 전극부의 제조 방법은, (a) 기판 준비 공정, (b) 제1 금속층 형성 공정, (c) 제2 금속층 형성 공정, 및 (d) 가열 공정을 구비하고 있다. (a) 기판 준비 공정, (b) 제1 금속층 형성 공정, (c) 제2 금속층 형성 공정, 및 (d) 가열 공정은, 이 순번으로 실행된다. 이하, 이들 공정에 대해서 설명한다.
(a) 기판 준비 공정
기판 준비 공정에서는, 반도체 기판이 준비된다. 도 1의 (a)에 도시하는 바와 같이, 반도체 기판은, 불순물 첨가 영역(3)(확산층)을 구비하고 있다. 불순물 첨가 영역(3)은, 반도체 기판의 표면측에 위치한다. 반도체 기판 및 불순물 첨가 영역(3)은, 실리콘을 포함한다. 불순물 첨가 영역(3)에서의 불순물은 붕소이다. 불순물 첨가 영역(3)은, 반도체 기판 내에 불순물의 이온을 주입함으로써 형성된다. 이 이온 주입 후, 불순물 첨가 영역(3)에서의 불순물은, 반도체 기판을 가열(어닐)함으로써, 전기적으로 활성화된다. 예를 들어, 어닐 온도는 800℃이고, 어닐 시간은 수십분이다. 다른 예시로서, 어닐 온도는 1000℃ 이상이고, 어닐 시간은 매우 짧은 시간(예를 들어 1초 미만)이다.
(b) 제1 금속층 형성 공정
제1 금속층 형성 공정에서는, 도 1의 (b)에 도시하는 바와 같이, 불순물 첨가 영역(3) 상에 제1 금속층(61)이 형성된다. 제1 금속층(61)의 형성 방법은, 스퍼터법 등이다. 제1 금속층(61)은, 탄탈을 포함하는 탄탈층이다. 제1 금속층(61)의 두께는, 예를 들어 2nm 내지 100nm이다.
(c) 제2 금속층 형성 공정
제2 금속층 형성 공정에서는, 도 1의 (c)에 도시하는 바와 같이, 제1 금속층(61) 상에 제2 금속층(62)이 형성된다. 제2 금속층(62)의 형성 방법은, 스퍼터법 등이다. 제2 금속층(62)은 티타늄을 포함하는 티타늄층이다. 제2 금속층(62)의 두께는, 예를 들어 2nm 내지 100nm이다.
(d) 가열 공정
가열 공정(실리사이드화 반응용 어닐 공정)에서는, 제1 금속층(61) 및 제2 금속층(62)을 구비한 반도체 기판이 가열(어닐)된다. 예를 들어, 제1 어닐 조건에서는, 어닐 온도는 650℃이고, 어닐 시간은 30초이다. 다른 예시로서, 제2 어닐 조건에서는, 어닐 온도는 900℃이고, 어닐 시간은 30초이다. 반도체 기판은, 제1 어닐 조건에서 어닐된 후, 제2 어닐 조건에서 어닐되어도 된다.
이 어닐에 의해, 불순물 첨가 영역(3), 제1 금속층(61) 및 제2 금속층(62)을 구성하는 재료간에서 실리사이드화 반응이 생긴다. 불순물 첨가 영역(3)에 포함되는 실리콘은, 실리사이드화 반응에 수반해서 소비된다. 이 어닐에 의한 실리사이드화 반응의 결과, 도 1의 (d)에 도시하는 바와 같이, 실리사이드층(9)이 형성된다. 실리사이드층(9)은, 제1 실리사이드층(91) 및 제2 실리사이드층(92)을 포함한다. 제1 실리사이드층(91)은, 불순물 첨가 영역(3) 상에 형성된다. 제2 실리사이드층(92)은, 제1 실리사이드층(91) 상에 형성된다. 이 어닐에 의해, 제1 실리사이드층(91) 및 제2 실리사이드층(92)을 구비하는 반도체 장치의 전극부가 제공된다.
제1 실리사이드층(91)은, 티타늄, 탄탈 및 실리콘을 포함하는 화합물(Ti-Ta-Si)로 형성된다. 제2 실리사이드층(92)은, 티타늄 및 실리콘을 포함하는 화합물(TiSiX)로 형성된다. 여기서, 「TiSiX」에서의 「X」는, 예를 들어 2이다.
본 실시 형태에 있어서, 실리사이드화 반응 후의 제1 실리사이드층(91)과 불순물 첨가 영역(3)의 사이의 계면에서의 불순물 농도는, 1×1020cm-3 이상이다. 이 계면에서의 불순물은, 활성화하고 있는 것으로 한다. 일반적으로, 활성화한 불순물 농도가 1×1020cm-3 이상일 경우, 양호한 전기 전도가 얻어진다. 실리사이드 형성 후에 양호한 전기 전도를 얻기 위해서, 「(a) 기판 준비 공정」에서의 활성화 후의 불순물 첨가 영역(3)의 불순물 농도는, 1×1020cm-3보다도 높게 설정된다. 예를 들어, 이 실리사이드화 반응 전의 불순물 농도는, 실리사이드화 반응 후의 제1 실리사이드층(91)과 불순물 첨가 영역(3)의 사이의 계면에 상당하는 위치에서, 5×1020cm-3 이상으로 설정된다. 또한, 상술한 「(a) 기판 준비 공정」에서, 불순물 첨가 영역(3)에서의 불순물 농도의 피크 위치는, 예를 들어 기판 표면으로부터 100nm 이하의 위치로 설정된다.
<작용 효과 1>
상기 「(d) 가열 공정」에서, 티타늄과 불순물 첨가 영역(3) 내의 불순물의 결합이 생기면, 불순물 첨가 영역(3)에서의 불순물 농도가 저하된다. 또한, 티타늄과 불순물 첨가 영역(3) 내의 불순물의 결합이 생기면, 비저항이 높은 붕화티타늄층(TiB2층)이 형성되는 경우가 있다. 제1 금속층(61) 및 제1 실리사이드층(91)에 포함되는 탄탈이, 불순물 첨가 영역(3)에 포함되는 불순물의 확산, 및 불순물과 제2 금속층(62)에 포함되는 티타늄과의 결합을 억제한다. 따라서, 이 제조 방법에 의하면, 불순물 첨가 영역(3)과 제1 실리사이드층(91)의 사이의 콘택트 저항을 저감할 수 있다.
<작용 효과 2>
반도체 장치의 제조 방법에서는, 실리사이드층(9)의 형성 후, 반도체 기판이 고온에서 가열되는 경우가 있다. 예를 들어, 실리사이드층(9)의 형성 후에, 반도체 기판은, 1000℃의 온도에서 몇초간 가열된다. 다른 예시로서, 실리사이드층(9)의 형성 후에, 반도체 기판은, 850℃ 정도의 온도에서 1시간 정도 가열된다. 또 다른 예시로서, 반도체 기판에 대한 800℃ 이상(850℃ 정도)의 가열 처리가, 예를 들어 삼차원 NAND의 실리콘 채널을 형성하는 공정에서 행하여진다. 이러한 가열 처리는, 삼차원 LSI를 제조할 때도 행하여진다.
제1 실리사이드층(91)은, 탄탈을 포함하고 있고, 제1 금속층(61)과 마찬가지로 붕소와 티타늄의 확산 및 결합을 억제한다. 따라서, 제1 실리사이드층(91)에 의하면, 콘택트 저항의 증가가 억제된다. 또한, 제1 실리사이드층(91)에 의하면, 열에 의한 응집에 강하여, 고내열성의 콘택트가 얻어진다.
[제2 실시 형태]
이하, 도 2의 (a), 도 2의 (b), 도 2의 (c) 및 도 2의 (d)를 참조하여, 제2 실시 형태에 관한 반도체 장치의 전극부의 제조 방법에 대해서 설명한다. 도 2의 (a), 도 2의 (b), 도 2의 (c) 및 도 2의 (d)는, 제2 실시 형태에 관한 반도체 장치의 전극부의 제조 방법을 설명하기 위한 도면이다. 이 전극부의 제조 방법은, (a) 기판 준비 공정, (b) 제1 금속층 형성 공정, (c) 제2 금속층 형성 공정, 및 (d) 가열 공정을 구비하고 있다. (a) 기판 준비 공정, (b) 제1 금속층 형성 공정, (c) 제2 금속층 형성 공정, 및 (d) 가열 공정은, 이 순번으로 실행된다. 이하, 이들 공정에 대해서 설명한다.
(a) 기판 준비 공정
기판 준비 공정에서는, 반도체 기판이 준비된다. 도 2의 (a)에 도시하는 바와 같이, 반도체 기판은, 불순물 첨가 영역(3)과, 불순물 첨가 영역(3) 상에 형성된 산화막(20)을 구비하고 있다. 불순물 첨가 영역(3)은, 반도체 기판의 표면측에 위치한다. 반도체 기판 및 불순물 첨가 영역(3)은, 실리콘을 포함한다.
산화막(20)은 이산화실리콘을 포함한다. 산화막(20)의 두께는 약 1 내지 2nm이다. 산화막(20)은, 자연 산화막이다. 자연 산화막은, 불순물 첨가 영역(3)의 노출 표면을 공기 또는 산소 분위기 중에 노출시킴으로써 형성할 수 있다. 산화막(20)은, 세정 등에 의해 형성할 수도 있다. 이 경우의 산화막(20)은, 화학 산화물(Chemical Oxide)이다. 제2 실시 형태의 「(a) 기판 준비 공정」은, 불순물 첨가 영역(3)의 표면 상에 산화막(20)이 형성되어 있는 점을 제외하고, 제1 실시 형태의 「(a) 기판 준비 공정」과 동일한 공정이며, 그 각종 조건도 제1 실시 형태의 「(a) 기판 준비 공정」의 대응 조건과 동일하다.
(b) 제1 금속층 형성 공정
제1 금속층 형성 공정에서는, 도 2의 (b)에 도시하는 바와 같이, 제1 금속층(61)이, 불순물 첨가 영역(3) 상에 산화막(20)을 개재해서 형성된다. 제1 금속층(61)의 형성 방법은 스퍼터법 등이다. 제1 금속층(61)은, 고융점 금속을 포함하는 고융점 금속층이다. 고융점 금속은, 탄탈, 텅스텐 및 몰리브덴으로 이루어지는 군에서 선택되는 적어도 1종을 포함하고 있다. 제2 실시 형태에서의 제1 금속층(61)의 두께는, 제1 실시 형태에서의 제1 금속층(61)의 두께와 동일한 두께로 설정될 수 있다.
(c) 제2 금속층 형성 공정
제2 금속층 형성 공정에서는, 도 2의 (c)에 도시하는 바와 같이, 제2 금속층(62)이, 제1 금속층(61) 상에 형성된다. 제2 실시 형태의 「(c) 제2 금속층 형성 공정」은, 제1 실시 형태의 「(c) 제2 금속층 형성 공정」과 동일한 공정이며, 그 각종 조건도 제1 실시 형태의 「(c) 제2 금속층 형성 공정」의 대응 조건과 동일하다.
(d) 가열 공정
가열 공정(실리사이드화 반응용 어닐 공정)에서는, 제1 금속층(61) 및 제2 금속층(62)을 구비한 반도체 기판이 가열(어닐)된다. 제2 실시 형태의 「(d) 가열 공정」은, 제1 실시 형태의 「(d) 가열 공정」과 동일한 공정이며, 그 각종 조건도 제1 실시 형태의 「(d) 가열 공정」의 대응 조건과 동일하다.
이 어닐에 의한 실리사이드화 반응의 결과, 도 2의 (d)에 도시하는 바와 같이, 실리사이드층(9)이 형성된다. 실리사이드층(9)은, 제1 실리사이드층(91) 및 제2 실리사이드층(92)을 포함한다. 이 어닐에 의해, 제1 실리사이드층(91) 및 제2 실리사이드층(92)을 구비하는 반도체 장치의 전극부가 제공된다. 제1 실리사이드층(91)은, 불순물 첨가 영역(3) 상에 형성된다. 제2 실리사이드층(92)은, 제1 실리사이드층(91) 상에 형성된다. 또한, 이 어닐에 의해, 산화티타늄층(21)이, 제2 실리사이드층(92) 상에 형성된다.
제1 실리사이드층(91)은, 티타늄, 고융점 금속 및 실리콘을 포함하는 화합물로 형성된다. 제2 실리사이드층(92)은, 티타늄 및 실리콘을 포함하는 화합물(TiSiX)로 형성된다. 여기서, 「TiSiX」에서의 「X」는, 예를 들어 2이다. 산화티타늄층(21)은, 산화막(20)에 포함되어 있던 산소 등이 제2 금속층(62)을 구성하는 티타늄과 반응함으로써 형성된다. 산화티타늄층(21)은, 「TiOX」로 표현되는 조성식을 가질 수 있다. 「TiOX」에서의 「X」는, 예를 들어 2이다. 또한, 「(d) 가열 공정」에서는, 도 2의 (d)에서 산화티타늄층(21)이 형성되어 있는 영역에, 산화티타늄층(21)과 제2 실리사이드층(92)의 혼합층이 형성되는 경우도 있다.
<작용 효과 1>
제2 실시 형태에서는, 고융점 금속이, 제1 실시 형태의 작용 효과 1로서 상술한 탄탈의 효과와 동일한 효과를 초래한다. 즉, 제2 실시 형태에 따르면, 불순물 첨가 영역(3)과 제1 실리사이드층(91)의 사이의 콘택트 저항을 저감할 수 있다.
<작용 효과 2>
또한, 제2 실시 형태에서는, 고융점 금속을 포함하는 제1 실리사이드층(91)이, 제2 실시 형태의 작용 효과 2로서, 상술한 제1 실리사이드층(91)의 효과와 동일한 효과를 초래한다. 즉, 제2 실시 형태에서도, 제1 실리사이드층(91)에 의하면, 콘택트 저항의 증가가 억제된다. 또한, 제1 실리사이드층(91)에 의하면, 열에 의한 응집에 강하여, 고내열성의 콘택트가 얻어진다.
<작용 효과 3>
상기 「(d) 가열 공정」에서, 산화막(20)에 포함되는 산소는, 제2 금속층(62)에 포함되는 티타늄과 결합하여, 산화티타늄층(21)을 형성한다. 그 결과, 불순물 첨가 영역(3)과 제1 금속층(61)의 사이의 균일한 실리사이드화 반응을 방해할 수 있는 산화막(20)이 제거된다. 그러므로, 불순물 첨가 영역(3)과 제1 금속층(61)의 사이의 실리사이드화 반응의 불균일성이 저감된다.
[비교예]
여기서, 비교예에 대해서 설명한다. 도 3의 (a), 도 3의 (b) 및 도 3의 (c)는, 비교예에 관한 반도체 장치의 전극부의 제조 방법을 설명하기 위한 도면이다. 이 전극부의 제조 방법은, (a) 기판 준비 공정, (b) 제2 금속층 형성 공정, 및 (c) 가열 공정을 구비하고 있다. (a) 기판 준비 공정, (b) 제2 금속층 형성 공정, 및 (c) 가열 공정은, 이 순번으로 실행된다. 이하, 이들 공정에 대해서 설명한다.
(a) 기판 준비 공정
비교예의 「(a) 기판 준비 공정」은, 도 3의 (a)에 도시되는 바와 같이, 제2 실시 형태의 「(a) 기판 준비 공정」과 동일하다.
(b) 제2 금속층 형성 공정
비교예의 제조 방법은, 제2 실시 형태에서의 제1 금속층 형성 공정을 구비하고 있지 않다. 비교예의 제조 방법에서는, 도 3의 (b)에 도시하는 바와 같이, 제2 금속층(62)이, 불순물 첨가 영역(3) 상에 산화막(20)을 개재해서 형성된다. 제2 금속층 형성 공정에서는, 도 3의 (b)에 도시하는 바와 같이, 산화막(20) 바로 위에 제2 금속층(62)이 형성된다. 제2 금속층(62)의 형성 방법은 스퍼터법 등이다. 제2 금속층(62)은 티타늄을 포함하는 티타늄층이다.
(c) 가열 공정
비교예의 가열 공정(실리사이드화 반응용 어닐 공정)에서는, 산화막(20) 및 제2 금속층(62)을 구비한 반도체 기판이 가열(어닐)된다. 비교예의 「(c) 가열 공정」은, 제2 실시 형태의 「(d) 가열 공정」과 동일한 공정이며, 그 각종 조건도 제2 실시 형태의 「(d) 가열 공정」의 대응 조건과 동일하다. 이 어닐에 의해, 도 3의 (c)에 도시하는 바와 같이, 제2 실리사이드층(92)이 불순물 첨가 영역(3) 상에 형성된다. 이 어닐에 의해, 산화티타늄층(21)(TiOX)이 제2 실리사이드층(92) 상에 형성된다. 또한, 붕화티타늄층(31)(TiB2)이, 제2 실리사이드층(92)과 불순물 첨가 영역(3)의 사이에 형성되는 경우가 있다.
<고찰>
이하, 도 4의 (a), 도 4의 (b), 도 4의 (c) 및 도 4의 (d)를 참조하여, 제1 실시 형태, 제2 실시 형태 및 비교예에 대해서 고찰한다. 도 4의 (a), 도 4의 (b), 도 4의 (c) 및 도 4의 (d)는, 비교예에서의 기판 표면으로부터의 깊이(D)(nm)와 불순물 농도(Ci)(cm-3)의 관계를 나타내는 그래프이다.
도 4의 (a)는 상술한 비교예의 「(a) 기판 준비 공정」 종료 후의 불순물 농도 분포(즉, 초기 상태의 불순물 농도 분포)를 나타낸다. 이 초기 상태의 불순물 농도 분포는, 도 4의 (b) 내지 도 4의 (d)에서도, 점선으로 나타내져 있다. 도 4의 (b)는 상술한 비교예의 「(c) 가열 공정」 종료 후의, 추정되는 불순물 농도 분포(실선)를 나타낸다. 도 4의 (b)에서 제1 영역(A)은 제2 실리사이드층(92)(TiSi2)의 영역을 나타낸다. 도 4의 (b)에서 제2 영역(B)은 붕화티타늄층(31)(TiB2)의 영역을 나타낸다. 도 4의 (b)에서 제3 영역(C)은 실리사이드 형성 후의 불순물 첨가 영역(3)을 나타낸다.
도 4의 (b)에 도시하는 바와 같이, 비교예에서는, 붕화티타늄층(31)(TiB2)에 포함되는 붕소(불순물)의 농도는 높다. 또한, 비교예에서는, 도 4의 (b)에 도시하는 바와 같이, 제2 영역(B)과 제3 영역(C)의 경계 근방에서의 불순물 농도(Ci)(cm-3)가, 초기 상태의 불순물 농도로부터 저하되어 있다.
여기서, 도 4의 (b)에 도시하는 비교예의 불순물 농도 분포의 추측의 타당성에 대해서 설명한다. 불순물 농도의 측정은 예를 들어 SIMS(secondary ion mass spectroscopy)법을 사용해서 행하여진다. 도 4의 (c)는, 비교예의 「(c) 가열 공정」 후의 기판에 대해서, SIMS법으로 측정한 불순물 농도 분포(실선)를 나타낸다. 기판 표면 근방의 불순물 농도가 높은 영역(고농도 영역)으로부터 기판 내부의 불순물 농도가 낮은 영역(저농도 영역)을 향해서 SIMS법으로 분석을 행하면, 고농도 영역에 포함되는 불순물 원자가 노크 온(knock on)에 의해 저농도 영역으로 이동한다. 따라서, SIMS법에서는, 붕화티타늄층(31)(제2 영역(B))과 불순물 첨가 영역(3)(제3 영역(C))의 경계 근방에 생기는 저농도 영역에서의 불순물 농도를 정확하게 측정할 수 없다. 단, SIMS법에 의해 측정한 기판 표면으로부터 붕화티타늄층(31)(제2 영역(B))까지의 부분에서의 불순물 농도는, 대략 정확하다.
도 4의 (d)는 비교예의 「(c) 가열 공정」 후의 기판으로부터 제2 실리사이드층(92)(TiSi2)과 붕화티타늄층(31)(TiB2)을 제거한 후에, SIMS법으로 측정한 불순물 농도 분포(실선)를 나타낸다. TiSi2층은 예를 들어 희석된 불산(HF)을 사용해서 제거할 수 있다. TiB2층은 예를 들어 희석된 H2O2를 사용해서 제거할 수 있다. 도 4의 (d)의 불순물 농도는, 고농도 영역을 제거한 후에 SIMS법에 의해 측정된 것이기 때문에, 불순물 첨가 영역(3)(제3 영역(C))에서의 불순물 농도를 정확하게 반영하고 있다. 상술한 도 4의 (c)의 측정 결과와 도 4의 (d)의 측정 결과를 종합해서 판단하면, 도 4의 (b)의 불순물 농도 분포의 추정은, 타당한 것으로 판단할 수 있다.
도 4의 (b)에 도시한 바와 같이, 비교예에서는, 붕화티타늄층(31)(TiB2)에 포함되는 붕소(불순물)의 농도는 높다. 그러나, 붕화티타늄층(31)(TiB2)에 포함되는 붕소는 전기 전도율의 향상과 콘택트 저항의 저감에는 기여하지 않는다.
또한, 비교예에서는, 도 4의 (b)에 도시하는 바와 같이, 제2 영역(B)과 제3 영역(C)의 경계 근방에서의 불순물 농도(Ci)(cm-3)가, 초기 상태의 불순물 농도로부터 저하되어 있다. 이것은, 붕화티타늄층(31)(제2 영역(B))과 불순물 첨가 영역(3)(제3 영역(C))의 경계 근방에서의 불순물(붕소)이, 붕화티타늄층(31)이 형성될 때 붕화티타늄층(31)에 흡수되기 때문이라고 생각된다. 또한, 비교예에서는, 이 경계 근방에서의 불순물 농도(Ci)(cm-3)는 1×1020cm-3 미만이다.
한편, 상술한 제1 실시 형태 및 제2 실시 형태에서는, 실리사이드층(9)과 불순물 첨가 영역(3)의 계면에서의 불순물 첨가 영역(3)의 불순물 농도는, 비교적 높아, 1×1020cm-3 이상이다. 따라서, 제1 실시 형태 및 제2 실시 형태에 따르면, 콘택트 저항을 저감할 수 있다.
[반도체 장치의 제1 제조 방법]
이하, 도 5의 (a), 도 5의 (b), 도 5의 (c), 도 5의 (d), 도 5의 (e), 도 5의 (f) 및 도 5의 (g)를 참조하여, 예시적 실시 형태에 관한 전극부를 갖는 반도체 장치의 제1 제조 방법에 대해서 설명한다. 도 5의 (a), 도 5의 (b), 도 5의 (c), 도 5의 (d), 도 5의 (e), 도 5의 (f) 및 도 5의 (g)는, 예시적 실시 형태에 관한 전극부를 갖는 반도체 장치의 제1 제조 방법을 설명하기 위한 도면이다. 이 제조 방법(제1 제조 방법)은, (a) 불순물 첨가 영역 형성 공정, (b) 절연막 형성 공정, (c) 콘택트 구멍 형성 공정, (d) 금속층 형성 공정, (e) 배리어 메탈 형성 공정, (f) 가열 공정, (g) 연마 공정을 구비하고 있다. (a) 불순물 첨가 영역 형성 공정, (b) 절연막 형성 공정, (c) 콘택트 구멍 형성 공정, (d) 금속층 형성 공정, (e) 배리어 메탈 형성 공정, (f) 가열 공정, (g) 연마 공정은, 이 순번으로 실행된다. 이하, 이들 공정에 대해서 설명한다.
(a) 불순물 첨가 영역 형성 공정
불순물 첨가 영역 형성 공정에서는, 도 5의 (a)에 도시하는 바와 같이, 소자 분리(2)가, 반도체 기판(1)의 표면측에 형성된다. 반도체 기판(1)은, 실리콘으로 형성되어 있다. 소자 분리(2)는, 이산화실리콘 등으로 형성된다. 이어서, 이온 주입법을 사용하여, 반도체 기판(1)의 표면측의 영역 내에 불순물이 첨가되어, 불순물 첨가 영역(3)이 형성된다. 불순물 첨가 영역(3)은, 반도체 기판(1)의 도전형과는 역의 도전형을 갖는다. 이 불순물 첨가 영역(3)의 형성 방법은, 상술한 제1 실시 형태 또는 제2 실시 형태에서의 「(a) 기판 준비 공정」의 불순물 첨가 영역(3)의 형성 방법과 동일하다.
(b) 절연막 형성 공정
절연막 형성 공정에서는, 도 5의 (b)에 도시하는 바와 같이, 절연막(4)(PMD: pre-metal dielectrics)이 불순물 첨가 영역(3) 상에 형성된다. 절연막(4)은, 이산화실리콘 등으로 형성된다. 절연막(4)은, 화학적 기상 성장(CVD)법을 사용해서 형성할 수 있다.
(c) 콘택트 구멍 형성 공정
콘택트 구멍 형성 공정에서는, 도 5의 (c)에 도시하는 바와 같이, 콘택트 구멍(5)이 형성된다. 콘택트 구멍(5)은, 절연막(4)을 관통한다. 콘택트 구멍(5)은, 포토리소그래피와 반응성 이온 에칭(RIE: Reactive Ion Etching) 등을 사용해서 형성할 수 있다.
(d) 금속층 형성 공정
금속층 형성 공정에서는, 도 5의 (d)에 도시하는 바와 같이, 금속층(6)이, 절연막(4)의 표면, 콘택트 구멍(5)의 내면, 및 불순물 첨가 영역(3)의 노출 표면 상에 퇴적된다. 또한, 금속층(6)의 퇴적 전에 있어서, 불순물 첨가 영역(3)의 노출 표면 상에, 두께 수nm의 자연 산화막이 형성되는 경우가 있다. 자연 산화막은, 절연막(4)과 동일한 재료인 이산화실리콘으로 이루어진다. 이 자연 산화막은, 금속층(6)의 퇴적 전에, 희불산 등을 사용해서 에칭되어도 된다. 희불산의 농도는, 절연막(4)의 두께가 지나치게 얇아지지 않도록 충분히 낮게 설정된다. 혹은, 희불산을 사용한 에칭 시간은, 절연막(4)의 두께가 지나치게 얇아지지 않도록 짧게 설정된다. 이 금속층 형성 공정은, 상술한 제1 실시 형태 또는 제2 실시 형태에서의 「(b) 제1 금속층 형성 공정」 및 「(c) 제2 금속층 형성 공정」과 동일하다.
(e) 배리어 메탈 형성 공정
배리어 메탈 형성 공정에서는, 도 5의 (e)에 도시하는 바와 같이, 배리어 메탈층(7)이, 금속층(6) 상에 퇴적된다. 배리어 메탈층(7) 상에는, 금속층(8)이 퇴적된다. 배리어 메탈층(7)은, 질화티타늄(TiN) 등으로 형성된다. 금속층(8)은, 텅스텐 등의 저저항의 금속으로 형성된다. 배리어 메탈층(7) 및 금속층(8)의 퇴적 방법은, CVD법, 원자층 퇴적(ALD)법, 또는 물리적 기상 성장(PVD)법 등이다. 금속층(8)은, 콘택트 구멍(5)을 금속층(8)으로 완전히 매립하도록 형성될 수 있다. 배리어 메탈층(7)은, 금속층(8)과 금속층(6)의 반응, 및 금속층(8)과 반도체 기판(1)의 반응을 방지한다. 금속층(8)이 CVD법 또는 ALD법을 사용해서 퇴적될 경우에는, 배리어 메탈층(7)은, 금속층(8) 중에 포함되는 불순물이, 금속층(6) 또는 반도체 기판(1) 내에 확산하는 것을 방지한다.
(f) 가열 공정
가열 공정(실리사이드화 반응용 어닐 공정)에서는, 그 위에 상기 각 층이 형성된 반도체 기판(1)(도 5의 (e)를 참조)이 가열(어닐)된다. 이 어닐에 의해, 금속층(6)과 불순물 첨가 영역(3)이 반응한다. 이 반응에 의해, 도 5의 (f)에 도시하는 바와 같이, 실리사이드층(9)이 기판 표면측에 형성된다. 이 가열 공정은, 질소(N2) 분위기 중에서 실행되어도 된다. 이 가열 공정은, 개별 공정이어도 되고, 배리어 메탈층(7) 및 금속층(8) 등을 가열하는 공정을 겸하고 있어도 된다. 또한, 이 가열 공정은, 상술한 제1 실시 형태 또는 제2 실시 형태에서의 「(d) 가열 공정」과 동일하다.
(g) 연마 공정
연마 공정에서는, 콘택트 구멍(5)의 밖에 마련된 금속층(6), 배리어 메탈층(7) 및 금속층(8)이, 화학 기계 연마(CMP: Chemical Mechanical Polish)법 등을 사용해서 제거된다. CMP는, 도 5의 (g)에 도시하는 바와 같이, 절연막(4)이 노출될 때까지 행하여진다. 이에 의해, 콘택트 플러그(10)(전극부)가 형성된다. 콘택트 플러그(10)는, 플러그 형상으로 가공되어 있고, 실리사이드층(9), 금속층(6), 배리어 메탈층(7) 및 금속층(8)을 구비하고 있다. 또한, 불순물 첨가 영역(3)과 콘택트 플러그(10)는 전기적으로 접속되어 있다.
반도체 장치의 제1 제조 방법에서는, 실리사이드층(9)은, 상술한 제1 실시 형태 또는 제2 실시 형태의 제조 방법에서의 실리사이드층(9)의 형성과 마찬가지로 형성된다. 따라서, 반도체 장치의 제1 제조 방법에 의하면, 불순물 첨가 영역(3)의 고저항화가 억제된다. 그러므로, 반도체 장치의 제1 제조 방법에 의하면, 불순물 첨가 영역(3)과 실리사이드층(9)의 사이의 콘택트 저항을 저감할 수 있다.
[반도체 장치의 제2 제조 방법]
이하, 도 6의 (a), 도 6의 (b), 도 6의 (c) 및 도 6의 (d)를 참조하여, 예시적 실시 형태에 관한 전극부를 갖는 반도체 장치의 제2 제조 방법에 대해서 설명한다. 도 6의 (a), 도 6의 (b), 도 6의 (c) 및 도 6의 (d)는, 예시적 실시 형태에 관한 전극부를 갖는 반도체 장치의 제2 제조 방법을 설명하기 위한 도면이다. 본 예는, SALICIDE(Self-Aligned Silicide)의 방법을 적용한 실시 형태이다. 이 제조 방법(제2 제조 방법)은, (a) 불순물 첨가 영역 형성 공정, (b) 금속층 형성 공정, (c) 가열 공정, 및 (d) 미반응 금속 제거 공정을 구비하고 있다. (a) 불순물 첨가 영역 형성 공정, (b) 금속층 형성 공정, (c) 가열 공정, 및 (d) 미반응 금속 제거 공정은, 이 순번으로 실행된다. 이하, 이들 공정에 대해서 설명한다.
(a) 불순물 첨가 영역 형성 공정
불순물 첨가 영역 형성 공정에서는, 도 6의 (a)에 도시하는 바와 같이, 소자 분리(2)가, 반도체 기판(1)의 표면측에 형성된다. 반도체 기판(1)은, 실리콘으로 형성되어 있다. 소자 분리(2)는, 이산화실리콘 등으로 형성된다. 이어서, 반도체 기판(1)의 표면측의 영역 내에 불순물이 첨가되어, 불순물 첨가 영역(3)이 형성된다. 불순물 첨가 영역(3)의 형성 방법은, 상술한 제1 실시 형태 또는 제2 실시 형태에서의 「(a) 기판 준비 공정」의 불순물 첨가 영역(3)의 형성 방법과 동일하다.
(b) 금속층 형성 공정
금속층 형성 공정에서는, 도 6의 (b)에 도시하는 바와 같이, 금속층(6)이, 불순물 첨가 영역(3) 상에 형성된다. 이 금속층 형성 공정은, 상술한 제1 실시 형태 또는 제2 실시 형태에서의 「(b) 제1 금속층 형성 공정」 및 「(c) 제2 금속층 형성 공정」과 동일하다.
(c) 가열 공정
가열 공정(실리사이드화 반응용 어닐 공정)에서는, 그 위에 금속층(6)이 형성된 반도체 기판(1)이 가열(어닐)된다. 이 어닐에 의해, 금속층(6)과 불순물 첨가 영역(3)이 반응한다. 이 반응에 의해, 도 6의 (c)에 도시하는 바와 같이, 실리사이드층(9)이, 반도체 기판(1)의 표면측에 형성된다. 소자 분리(2) 상에서는, 금속층(6)은, 미반응의 상태로 남겨진다. 이 가열 공정은, 상술한 제1 실시 형태 또는 제2 실시 형태에서의 「(d) 가열 공정」과 동일하다.
(d) 미반응 금속 제거 공정
미반응 금속 제거 공정에서는, 도 6의 (d)에 도시하는 바와 같이, 미반응의 금속층(6)이, 약액에 의한 세정에 의해 선택적으로 제거된다. 이러한 제2 제조 방법에 의해 얻어지는 실리사이드층(9)은, 불순물 첨가 영역(3)에 전기적으로 접속되어 있어, 전극부로서 기능한다.
제2 제조 방법에서는, 실리사이드층(9)은, 상술한 제1 실시 형태 또는 제2 실시 형태의 제조 방법에 의해 형성된다. 따라서, 제2 제조 방법에 의하면, 불순물 첨가 영역(3)의 고저항화가 억제된다. 그러므로, 제2 제조 방법에 의하면, 불순물 첨가 영역(3)과 실리사이드층(9)의 사이의 콘택트 저항을 저감할 수 있다.
[반도체 장치의 제3 제조 방법]
이하, 도 7의 (a) 및 도 7의 (b)를 참조하여, 반도체 장치의 제3 제조 방법에 대해서 설명한다. 도 7의 (a) 및 도 7의 (b)는, 예시적 실시 형태에 관한 전극부를 갖는 반도체 장치의 제3 제조 방법을 설명하기 위한 도면이다. 이 제조 방법(제3 제조 방법)은, (a) 소자 형성 공정과, (b) 연마 공정을 구비하고 있다. (a) 소자 형성 공정 및 (b) 연마 공정은, 이 순번으로 실행된다. 이하, 이들 공정에 대해서 설명한다.
(a) 소자 형성 공정
소자 형성 공정에서는, 도 7의 (a)에 도시하는 소자 구조가 형성된다. 즉, 소자 형성 공정에서는, 소자 분리(103), p- 웰(101), n- 웰(102), n+의 제1 불순물 첨가 영역(3a), p+의 제2 불순물 첨가 영역(3b)이, 반도체 기판(1) 내에 형성된다. 이어서, 게이트 절연막(104), 게이트 전극(105), 게이트 측벽(106)이, 반도체 기판(1) 상에 형성된다. 이들의 형성 방법은, 일반적인 공지의 방법이어도 된다. 도 7의 (a)에 도시하는 소자 구조에 있어서, p- 웰(101) 내의 한 쌍의 제1 불순물 첨가 영역(3a)(n형)은, 전계 효과 트랜지스터에서의 소스 영역 및 드레인 영역을 각각 구성한다. n- 웰(102) 내의 한 쌍의 제2 불순물 첨가 영역(3b)(p형)은, 전계 효과 트랜지스터에서의 소스 영역 및 드레인 영역을 각각 구성한다.
n형의 제1 불순물 첨가 영역(3a)에서의 불순물은, As 등의 일반적인 n형의 불순물이다. 제1 불순물 첨가 영역(3a)은, 상술한 제1 실시 형태 또는 제2 실시 형태에서의 「(a) 기판 준비 공정」에서, n형 불순물을 사용함으로써 형성될 수 있다. p형의 제2 불순물 첨가 영역(3b)에서의 불순물은, 붕소 등이다. 제2 불순물 첨가 영역(3b)은, 상술한 제1 실시 형태 또는 제2 실시 형태에서의 「(a) 기판 준비 공정」을 사용하여 형성된다.
이어서, 반도체 기판(1) 상에 절연막(107)이 퇴적된다. 또한, 절연막(107)의 상면이, CMP 등에 의해 평탄화된다. 그런 뒤, 콘택트 구멍(5)이, 포토리소그래피와 RIE 등을 사용하여, 절연막(107) 내에 형성된다. 콘택트 구멍(5)은, 절연막(107)을 관통한다. 그 후, 금속층(6)이, 제1 불순물 첨가 영역(3a) 및 제2 불순물 첨가 영역(3b)의 노출 표면 상에 형성된다. 이 금속층(6)의 형성 공정은, 상술한 제1 실시 형태 또는 제2 실시 형태에서의 「(b) 제1 금속층 형성 공정」 및 「(c) 제2 금속층 형성 공정」과 동일하다.
이어서, 배리어 메탈층(7)이 금속층(6) 상에 퇴적된다. 배리어 메탈층(7) 상에는, 금속층(8)이 퇴적된다. 금속층(8)은, 텅스텐 등의 저저항의 금속으로 형성된다.
그런 뒤, 가열 공정(실리사이드화 반응용 어닐 공정)이 실행된다. 이 가열 공정은, 상술한 제1 실시 형태 또는 제2 실시 형태에서의 「(d) 가열 공정」과 동일하다. 이 가열 공정에서는, 상기 소자 구조가 형성된 반도체 기판(1)이 가열(어닐)된다. 이 어닐에 의해, 금속층(6)과 제1 불순물 첨가 영역(3a)이 반응하여, 실리사이드층(9a)이 콘택트 구멍(5)의 저부에 형성된다. 실리사이드층(9a)은, 제1 실시 형태 또는 제2 실시 형태에서 나타낸 2층의 실리사이드층을 포함한다. 또한, 이 어닐에 의해, 금속층(6)과 제2 불순물 첨가 영역(3b)이 반응하여, 콘택트 구멍(5)의 저부에 실리사이드층(9b)이 형성된다. 실리사이드층(9b)은, 제1 실시 형태 또는 제2 실시 형태에서 나타낸 2층의 실리사이드층(제1 실리사이드층(91) 및 제2 실리사이드층(92))을 포함한다. 실리사이드층(9a)은 제1 불순물 첨가 영역(3a)과 접촉하고, 실리사이드층(9b)은 제2 불순물 첨가 영역(3b)과 접촉한다.
(b) 연마 공정
연마 공정에서는, 콘택트 구멍(5)의 밖에 마련된 금속층(6), 배리어 메탈층(7) 및 금속층(8)이, CMP법 등을 사용해서 제거된다. CMP는, 도 7의 (b)에 도시하는 바와 같이, 절연막(107)이 노출될 때까지 행하여진다. 이에 의해, 제1 불순물 첨가 영역(3a)측에서는, 실리사이드층(9a), 금속층(6), 배리어 메탈층(7) 및 금속층(8)을 구비한 콘택트 플러그(전극부)가 형성된다. 또한, 제2 불순물 첨가 영역(3b)측에서는, 실리사이드층(9b), 금속층(6), 배리어 메탈층(7) 및 금속층(8)을 구비한 콘택트 플러그(전극부)가 형성된다.
실리사이드층(9a) 및 실리사이드층(9b)은, 상술한 제1 실시 형태 또는 제2 실시 형태의 제조 방법에 의해 형성되어 있으므로, 제1 불순물 첨가 영역(3a) 및 제2 불순물 첨가 영역(3b)의 고저항화가 억제되어 있다. 따라서, 제1 불순물 첨가 영역(3a)과 실리사이드층(9a)의 사이의 콘택트 저항을 저감할 수 있다. 또한, 제2 불순물 첨가 영역(3b)과 실리사이드층(9b)의 사이의 콘택트 저항을 저감할 수 있다.
이상, 다양한 예시적 실시 형태에 대해서 설명해 왔지만, 상술한 예시적 실시 형태에 한정되지 않고, 다양한 추가, 생략, 치환 및 변경이 이루어져도 된다. 또한, 다른 실시 형태에서의 요소를 조합해서 다른 실시 형태를 형성하는 것이 가능하다. 또한, 이상의 설명으로부터, 본 개시의 다양한 실시 형태는, 설명의 목적으로 본 명세서에서 설명되어 있으며, 본 개시의 범위 및 주지로부터 일탈하지 않고 다양한 변경을 이룰 수 있음이 이해될 것이다. 따라서, 본 명세서에 개시한 다양한 실시 형태는 한정하는 것을 의도하고 있지 않으며, 참된 범위와 주지는, 첨부의 특허 청구 범위에 의해 나타내진다.
1: 반도체 기판 2: 소자 분리
3: 불순물 첨가 영역 3a: 제1 불순물 첨가 영역
3b: 제2 불순물 첨가 영역 4: 절연막
5: 콘택트 구멍 6: 금속층
7: 배리어 메탈층 8: 금속층
9: 실리사이드층 9a: 실리사이드층
9b: 실리사이드층 10: 콘택트 플러그
20: 산화막 21: 산화티타늄층
31: 붕화티타늄층 61: 제1 금속층
62: 제2 금속층 91: 제1 실리사이드층
92: 제2 실리사이드층

Claims (6)

  1. 불순물 첨가 영역을 구비한 반도체 기판을 준비하는 공정과,
    상기 불순물 첨가 영역 상에 제1 금속층을 형성하는 공정과,
    상기 제1 금속층 상에 제2 금속층을 형성하는 공정과,
    상기 제1 금속층 및 상기 제2 금속층을 구비한 상기 반도체 기판을 가열하는 공정
    을 구비하고,
    상기 불순물 첨가 영역은 실리콘을 포함하고,
    상기 제1 금속층은 탄탈을 포함하고,
    상기 제2 금속층은 티타늄을 포함하고,
    상기 가열하는 공정에 의해,
    상기 불순물 첨가 영역 상에 티타늄, 탄탈 및 실리콘을 포함하는 제1 실리사이드층이 형성되고, 상기 제1 실리사이드층 상에 티타늄 및 실리콘을 포함하는 제2 실리사이드층이 형성되는,
    반도체 장치의 전극부의 제조 방법.
  2. 불순물 첨가 영역과 상기 불순물 첨가 영역 상에 형성된 산화막을 구비한 반도체 기판을 준비하는 공정과,
    상기 불순물 첨가 영역 상에, 상기 산화막을 개재하여 제1 금속층을 형성하는 공정과,
    상기 제1 금속층 상에 제2 금속층을 형성하는 공정과,
    상기 제1 금속층 및 상기 제2 금속층을 구비한 상기 반도체 기판을 가열하는 공정
    을 구비하고,
    상기 불순물 첨가 영역은 실리콘을 포함하고,
    상기 산화막은 이산화실리콘을 포함하고,
    상기 제1 금속층은 탄탈, 텅스텐 및 몰리브덴으로 이루어지는 군에서 선택되는 적어도 1종을 포함하는 고융점 금속을 포함하고,
    상기 제2 금속층은 티타늄을 포함하고,
    상기 가열하는 공정에 의해, 상기 반도체 기판 상에 티타늄, 상기 고융점 금속 및 실리콘을 포함하는 제1 실리사이드층이 형성되고, 상기 제1 실리사이드층 상에 티타늄 및 실리콘을 포함하는 제2 실리사이드층이 형성되고, 상기 제2 실리사이드층 상에 산화티타늄층이 형성되는,
    반도체 장치의 전극부의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 불순물 첨가 영역에서의 불순물은, 붕소인, 반도체 장치의 전극부의 제조 방법.
  4. 불순물 첨가 영역 상에 위치하고, 티타늄, 탄탈 및 실리콘을 포함하는 제1 실리사이드층과,
    상기 제1 실리사이드층 상에 위치하고, 티타늄 및 실리콘을 포함하는 제2 실리사이드층
    을 구비하는 반도체 장치의 전극부.
  5. 불순물 첨가 영역 상에 위치하고, 티타늄, 고융점 금속 및 실리콘을 포함하는 제1 실리사이드층과,
    상기 제1 실리사이드층 상에 위치하고, 티타늄 및 실리콘을 포함하는 제2 실리사이드층과,
    상기 제2 실리사이드층 상에 위치하는 산화티타늄층
    을 구비하고,
    상기 고융점 금속은, 탄탈, 텅스텐 및 몰리브덴으로 이루어지는 군에서 선택되는 적어도 1종을 포함하는,
    반도체 장치의 전극부.
  6. 제4항 또는 제5항에 있어서, 상기 불순물 첨가 영역에서의 불순물은, 붕소인, 반도체 장치의 전극부.
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