CN110875246A - 半导体装置的制造方法及半导体装置 - Google Patents

半导体装置的制造方法及半导体装置 Download PDF

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Abstract

本发明提供在接触孔形成金属插塞时能防止硅基板被蚀刻的半导体装置的制造方法及半导体装置。半导体装置的制造方法中，在第1导电型的第1半导体层(1)的一个表面形成栅极绝缘膜(8)，在第1半导体层的一个表面的表面层形成第2导电型的第2半导体层(5)，在栅极绝缘膜上形成栅电极(9)，选择性地除去栅极绝缘膜，通过在氧气氛中进行热处理，从而在第2半导体层的表面形成热氧化膜(13)，在第2半导体层(5)的表面层选择性地形成第1导电型的第3半导体层(6)，在热氧化膜上形成层间绝缘膜，将热氧化膜、层间绝缘膜选择性地开口而形成接触孔，形成覆盖接触孔的势垒金属，通过使用了金属卤化物的CVD法在势垒金属内埋入金属插塞。

Description

半导体装置的制造方法及半导体装置
技术领域
本发明涉及半导体装置的制造方法及半导体装置。
背景技术
在工业用或电动汽车用等各种用途的电力变换装置中，针对发挥其核心作用的功率半导体器件的低功耗化的期待很大。在功率半导体器件中，IGBT(Insulated GateBipolar Transistor：绝缘栅双极型晶体管)可以通过电导调制效应实现低导通电压，另外，因电压驱动的栅极控制而容易进行控制，因此它的使用已根深蒂固。特别是在设置于硅(Si)晶片表面的沟槽形成栅电极的沟槽栅型IGBT由于能够增大电子的反转层(沟道)的密度(总沟道长度)，所以能够降低导通电压。
图15是表示现有的沟槽栅型IGBT的结构的截面图。如图15所示，在具备n-型漂移层101的硅基板的一个表面层设置有p型基层105，在另一个表面层设置有n+型场截止层(以下简记为FS层)103，在n+型FS层103的表面层设置有p+型集电层102(以下将设置有p型基层105的一侧定义为硅基板的正面，将设置有p+型集电层102的一侧定义为硅基板的背面)。从硅基板的正面侧设置有在深度方向上贯穿p型基层105并到达n-型漂移层101的多个沟槽118。
在p型基层105的内部选择性地设置有n++型发射区106。此外，以与n++型发射区106邻接的方式在p型基层105的内部选择性地设置有p++型接触区107。在p型基层105的沿着沟槽118的侧壁的部分形成在导通状态时成为主电流的电流路径的n型的反转层。
发射极111介由设置于层间绝缘膜110的接触孔与p++型接触区107和n++型发射区106导电连接。集电极112在硅基板的背面侧与p+型集电层102导电连接。栅电极109隔着栅极绝缘膜108设置于沟槽118的内部。
以下具体说明发射极111的形成方法。通过在硅基板的一个表面层形成层间绝缘膜110，并对层间绝缘膜110的一部分进行蚀刻而形成接触孔，在接触孔内设置金属插塞115那样的金属部件，从而形成连接部。金属插塞115例如为钨插塞。以前，是作为发射极111的铝(Al)电极与硅基板直接连接的结构，但是如果接触孔因微细化而变窄，则就主要通过溅射法形成的Al而言，无法确保与硅基板的良好的接触。因此，采用在接触孔内设置钨插塞那样的金属部件，在接触孔的底部使硅基板与钨(W)连接，在接触孔的上部将W与Al电极连接的结构。
在此，作为使W堆积，形成钨插塞的方法，有CVD(Chemical Vapor Deposition：化学气相沉积)法。此时，大多数情况下使用WF6(六氟化钨)气体与H2(氢)气体的还原反应而形成W膜。这时，由于WF6气体会蚀刻硅基板、层间绝缘膜110的氧化硅(SiO2)膜，所以在使用WF6气体使W堆积时，设置势垒金属114以使得硅基板、SiO2膜不被蚀刻。势垒金属114大多数情况下是利用溅射法形成钛(Ti)系的膜而成，并且在大多数情况下通过利用膜厚控制和/或溅射后的加热控制来实施硅化等，从而将接触电阻控制到所希望的范围内。
另外，已知在沟槽栅型IGBT中，在硅基板的表面堆积SiO2的栅极绝缘膜，并在其上堆积由含有硼和磷的硅酸盐玻璃形成的层间绝缘膜而成的结构，所述SiO2的栅极绝缘膜由通过将硅基板的一部分氧化而形成的热氧化法所形成的热氧化膜形成(例如参照下述专利文献1)。另外，已知对于接触插塞例如使用钨，层间绝缘膜由下部层间绝缘膜与上部层间绝缘膜构成，对于下部层间绝缘膜例如使用HTO(High Temperature Oxide：高温氧化物)，对于上部层间绝缘膜例如使用BPSG(Boron Phosphorous Silicon Glass：硼磷硅玻璃)(例如参照下述专利文献2)。
现有技术文献
专利文献
专利文献1：日本专利第3384198号公报
专利文献2：日本特开2017-163107号公报
发明内容
技术问题
在此，通过溅射后的加热处理，使接触孔的底部的势垒金属114与硅(Si)反应而使其硅化，从而膜厚达到加热处理前的2～3倍而确保了阻隔性。但是，在接触孔的侧壁部(例如，图15的区域S)中，几乎不与层间绝缘膜110反应，所以膜厚与加热处理前没有变化仍然较薄。因此，在通过溅射法形成势垒金属114的情况下，特别是在侧壁部势垒金属114的膜厚变薄的情况很多。另外，该侧壁部的势垒金属114的膜质大多数情况下是比较稀薄的膜，从膜厚、膜质的观点考虑，是阻隔性比较弱的区域。
如果在该状态下进行钨插塞的形成，则在接触孔的侧壁部的势垒金属114的阻隔性弱的区域会发生层间绝缘膜110被WF6气体等蚀刻的情况。特别是在层间绝缘膜110使用BPSG膜的情况下，因为BPSG膜中吸附的水分的存在而有蚀刻量变大的情况。如果随着该蚀刻继续进行，像图15的箭头A那样WF6气体会到达硅基板，则有时WF6气体与Si反应而导致硅基板也被蚀刻。由此，有时半导体装置的电气特性被显著损害，导致半导体装置的成品率变差。
本发明为了消除上述的现有技术的问题，目的在于提供在接触孔形成金属插塞时，能够防止硅基板被蚀刻，并提高成品率的半导体装置的制造方法及半导体装置。
技术方案
为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法具有如下特征。首先，进行在第1导电型的第1半导体层的一个表面形成栅极绝缘膜的第1工序。接下来，进行在上述第1半导体层的上述一个表面的表面层形成第2导电型的第2半导体层的第2工序。接下来，进行在上述栅极绝缘膜上选择性地形成栅电极的第3工序。接下来，进行选择性地除去上述栅极绝缘膜的第4工序。接下来，进行通过在氧气氛中进行热处理，从而在上述第2半导体层的表面形成热氧化膜的第5工序。接下来，进行在上述第2半导体层的表面层选择性地形成第1导电型的第3半导体层的第6工序。接下来，进行在上述热氧化膜上形成层间绝缘膜的第7工序。接下来，进行将上述热氧化膜和上述层间绝缘膜选择性地开口而形成接触孔的第8工序。接下来，进行在上述接触孔中形成覆盖上述接触孔的势垒金属的第9工序。接下来，进行通过使用了金属卤化物的CVD法在上述势垒金属内埋入金属插塞的第10工序。接下来，进行形成介由上述势垒金属和上述金属插塞而与上述第3半导体层和上述第2半导体层电连接的第1电极的第11工序。应予说明，关于各工序的工序顺序，不需要一定是这里记载的工序顺序，只要半导体装置的最终结构能够实现与按照这里记载的工序顺序制作的半导体装置几乎相同的结构，就无需是这里记载的顺序。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第1工序之前包括在上述第1半导体层的上述一个表面形成沟槽的第12工序，在上述第1工序中，在上述第1半导体层的上述一个表面和上述沟槽内形成栅极绝缘膜，在上述第3工序中，在上述沟槽内形成栅电极，在上述第4工序中，选择性地除去上述第1半导体层的上述一个表面的上述栅极绝缘膜。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，上述第6工序在刚进行上述第3工序之后或刚进行上述第5工序之后进行。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第5工序中，将上述热氧化膜形成得比上述栅极绝缘膜薄。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第7工序中，利用HTO膜、BPSG膜或HTO膜与BPSG膜的层叠结构形成上述层间绝缘膜。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第10工序中，通过使用了WF6、WCl6、MoF6、MoCl6中的至少一个金属卤化物的CVD法在上述势垒金属内埋入金属插塞。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，上述第5工序中的上述热氧化膜的膜厚为200nm以下，上述第6工序中的上述第3半导体层是通过注入磷(P)而形成的。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，上述第5工序中的上述热氧化膜的膜厚为50nm以下，上述第6工序中的上述第3半导体层是通过注入砷(As)而形成的。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，上述半导体装置的制造方法包括：在上述第1半导体层的与上述一个表面不同的另一个表面形成第2导电型的第4半导体层的第13工序；以及形成与上述第4半导体层电连接的第2电极的第14工序。
为了解决上述的课题，实现本发明的目的，本发明的半导体装置具有如下特征。半导体装置在第1导电型的第1半导体层的一个表面的表面层设置有第2导电型的第2半导体层。在上述第2半导体层的表面层选择性地设置有第1导电型的第3半导体层。设置有贯穿上述第3半导体层和上述第2半导体层并到达上述第1半导体层的沟槽。隔着栅极绝缘膜在上述沟槽的内部设置有栅电极。在上述第3半导体层上设置有热氧化膜。在上述热氧化膜上设置有层间绝缘膜。设置有覆盖将上述热氧化膜和上述层间绝缘膜选择性地开口而得的接触孔的势垒金属。设置有埋入到上述势垒金属内的金属插塞。设置有介由上述势垒金属和上述金属插塞而与上述第3半导体层和上述第2半导体层电连接的第1电极。上述热氧化膜比上述栅极绝缘膜薄。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述层间绝缘膜为HTO膜、BPSG膜或HTO膜与BPSG膜的层叠结构。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述半导体装置具备：设置于上述第1半导体层的与上述一个表面不同的另一个表面的第2导电型的第4半导体层；以及与上述第4半导体层电连接的第2电极。
根据上述的发明，热氧化膜设置于硅基板与层间绝缘膜之间。由此，在势垒金属的侧壁部薄且阻隔性比较弱的区域形成金属插塞时，即使层间绝缘膜被卤化物气体等蚀刻，也由于热氧化膜的由卤化物气体等引起的蚀刻速率比层间绝缘膜的由卤化物气体等引起的蚀刻速率低，所以卤化物气体到达硅基板的可能性显著降低。因此，不会损害半导体装置的电气特性，能够提高半导体装置的成品率，并将良品率维持在良好的值。
发明效果
根据本发明的半导体装置的制造方法及半导体装置，起到在将金属插塞形成于接触孔时，能够防止硅基板被蚀刻、半导体装置的成品率降低的情况的效果。
附图说明
图1是表示实施方式的半导体装置的结构的截面图。
图2是表示实施方式的半导体装置的制造过程中的状态的截面图(之一)。
图3是表示实施方式的半导体装置的制造过程中的状态的截面图(之二)。
图4是表示实施方式的半导体装置的制造过程中的状态的截面图(之三)。
图5是表示实施方式的半导体装置的制造过程中的状态的截面图(之四)。
图6是表示实施方式的半导体装置的制造过程中的状态的截面图(之五)。
图7是表示实施方式的半导体装置的制造过程中的状态的截面图(之六)。
图8是表示实施方式的半导体装置的制造过程中的状态的截面图(之七)。
图9是表示实施方式的半导体装置的制造过程中的状态的截面图(之八)。
图10是表示实施方式的半导体装置的制造过程中的状态的截面图(之九)。
图11是表示实施方式的半导体装置的制造过程中的状态的截面图(之十)。
图12是表示实施方式的半导体装置的制造过程中的状态的截面图(之十一)。
图13是表示实施方式的半导体装置的制造过程中的状态的截面图(之十二)。
图14是表示实施方式的半导体装置的制造过程中的状态的截面图(之十三)。
图15是表示现有的沟槽栅型IGBT的结构的截面图。
符号说明
1、101：n-型漂移层
2、102：p+型集电层
3、103：n+型FS层
5、105：p型基层
6、106：n++型发射区
7、107：p++型接触区
8、108：栅极绝缘膜
9、109：栅电极
10、110：层间绝缘膜
11、111：发射极
12、112：集电极
13：热氧化膜
14、114：势垒金属
15、115：金属插塞
18、118：沟槽
具体实施方式
以下，参照附图详细说明本发明的半导体装置的制造方法及半导体装置的优选的实施方式。在本说明书和附图中，前缀有n或p的层和/或区域分别表示电子或空穴为多数载流子。另外，n和/或p上标注的+和-分别表示比未标注+和-的层和/或区域的杂质浓度高和低。包含了+和-的n和/或p的表述相同的情况下表示浓度相近，并不限于浓度相同。应予说明，在以下的实施方式的说明和附图中，对同样的构成标注相同的符号，省略重复的说明。
(实施方式)
以沟槽栅型IGBT为例对本发明的半导体装置进行说明。图1是表示实施方式的半导体装置的结构的截面图。在图1中仅示出2个单位单元(元件的功能单位)，并省略与它们相邻的其他单位单元的图示。图1所示的IGBT是在由成为n-型漂移层1的硅构成的半导体基体(硅基体：半导体芯片)的正面(p型基层5侧的面)侧具备MOS(Metal OxideSemiconductor：金属氧化物半导体)栅极的IGBT。
如图1所示，实施方式的半导体装置中，在n-型漂移层(第1导电型的第1半导体层)1的主面(正面)的表面层选择性地设置有p型基层(第2导电型的第2半导体层)5。在n-型漂移层1的背面侧设置有n+型FS层3，在n+型FS层3的表面设置有p+型集电层(第2导电型的第4半导体层)2。
在p型基层5的内部选择性地设置有p++型接触区7和n++型发射区(第1导电型的第3半导体层)6。n++型发射区6配置在p++型接触区7的旁边，p++型接触区7可以比n++型发射区6深。在与n++型发射区6邻接的区域设置有在深度方向上(向集电极12侧)贯穿p型基层5并到达n-型漂移层1的沟槽18。例如，隔着作为热氧化膜的栅极绝缘膜8向沟槽18埋入由多晶硅构成的栅电极9。
另外，在栅电极9上层叠地设置有用于与发射极11绝缘的热氧化膜13和层间绝缘膜10。热氧化膜13和层间绝缘膜10可以设置于n++型发射区6的一部分上。在选择性地在热氧化膜13和层间绝缘膜10开口而成的接触孔内，发射极11介由势垒金属14和金属插塞15与n++型发射区6、p++型接触区7和p型基层5电连接。发射极11可以接地，也可以被施加负的电压。在半导体装置的背面侧设置有与p+型集电层电连接的集电极12。对集电极12施加正的电压。
势垒金属14覆盖接触孔，实施方式的势垒金属14例如由Ti、TiN(氮化钛)、Ta(钽)、TaN(氮化钽)等构成，或者由它们的层叠构成。金属插塞15由与发射极11不同的金属构成，例如是向势垒金属14内埋入钨而得的钨插塞。作为金属插塞15，也可以是向势垒金属14内埋入钼(Mo)而得的钼插塞。
在实施方式的IGBT中，热氧化膜13设置在硅基板与层间绝缘膜10之间，所述热氧化膜13是通过将硅基板的一部分氧化而形成的热氧化法所形成。在图1中，在层间绝缘膜10与栅电极9之间也设置有热氧化膜13，但是热氧化膜13只要设置在硅基板与层间绝缘膜10之间即可，层间绝缘膜10与栅电极9之间可以不设置热氧化膜13。通常，热氧化膜13是比BPSG膜等通过CVD法形成的氧化膜致密的膜，对卤素的蚀刻速率大幅降低。因此，通过将热氧化膜13设置在硅基板(在图1中为n++型发射区6)与层间绝缘膜10之间，从而在接触孔的侧壁部(例如，图1的区域S)势垒金属14的膜厚薄且阻隔性比较弱的区域形成钨插塞作为金属插塞15时，即使层间绝缘膜10被WF6气体等蚀刻，也由于有蚀刻速率慢得多的热氧化膜13，所以像图1的箭头A那样，通过热氧化膜13使蚀刻量大幅减少，WF6气体到达硅基板的可能性显著降低。由此，在实施方式的IGBT中，在接触孔内形成金属插塞15时，不会损害半导体装置的电气特性，能够提高半导体装置的成品率，并将良品率维持在良好的值。
另外，热氧化膜13如上所述具有阻止WF6气体到达硅基板的功能，所以需要有在形成金属插塞15的过程中不会被全部蚀刻的程度的膜厚。具体而言，热氧化膜13至少具有1nm以上的膜厚。另外，热氧化膜13还具有作为形成p型基层5时的离子注入的掩蔽氧化膜的功能。由于该功能，所以优选热氧化膜13具有10nm以上的膜厚。
此外，在发挥阻止蚀刻的功能的情况下，膜厚即使变厚也没有问题，但是在作为掩蔽氧化膜发挥功能的情况下，如果膜厚过于厚，则离子注入的效率降低。因此，在离子注入的杂质为磷(P)的情况下，热氧化膜13至少为200nm以下，考虑到效率，优选为120nm以下。另一方面，在离子注入的杂质为砷(As)的情况下，需要进一步使热氧化膜13变薄。此时，热氧化膜13至少为50nm以下，考虑到效率，优选为35nm以下。另外，优选栅极绝缘膜8的膜厚为100nm以上且150nm以下，热氧化膜13的膜厚比栅极绝缘膜8薄。
另外，如以下的半导体装置的制造方法所说明，在形成热氧化膜13之前形成n++型发射区6、p++型接触区7和p型基层5的情况下，变得不需要热氧化膜13的作为掩蔽氧化膜的功能。此时，热氧化膜13的膜厚即使厚也没有问题。
(实施方式的半导体装置的制造方法)
接下来，对实施方式的半导体装置的制造方法进行说明。图2～图14是表示实施方式的半导体装置的制造过程中的状态的截面图。首先，准备成为n-型漂移层1的n-型半导体基板。n-型半导体基板的材料可以是硅，也可以是碳化硅(SiC)。另外，n-型半导体基板可以是在n型的半导体基板的正面上使n-型的半导体层外延生长而得到的。以下，以n-型半导体基板为硅晶片的情况为例进行说明。将至此为止的状态记载于图2。
接下来，通过光刻和蚀刻形成不贯穿n-型漂移层1的沟槽18。沟槽18例如形成为深度5μm以下。将至此为止的状态记载于图3。接下来，通过例如热氧化，沿着n-型漂移层1的正面和沟槽18的内壁形成栅极绝缘膜8。接下来，通过光刻和离子注入，将p型的杂质注入，从而在n-型漂移层1的正面侧形成p型基层5。p型的杂质例如为B。将至此为止的状态记载于图4。
接下来，以埋入到沟槽18的内部的方式在p型基层5的正面上形成多晶硅(poly-Si)层。接着，对该多晶硅层进行例如蚀刻，将成为栅电极9的部分残留在沟槽18的内部。将至此为止的状态记载于图5。
接下来，除去形成于p型基层5的正面的栅极绝缘膜8。在离子注入时，有因离子注入装置而将重金属引入栅极绝缘膜8的情况，如果残留有引入了重金属的栅极绝缘膜8，则重金属在高温(1000℃左右)的退火时扩散，并在形成沟道的p型基层5形成缺陷，导致半导体装置的特性劣化。因此，需要在退火之前除去栅极绝缘膜8，不能使用栅极绝缘膜8来代替热氧化膜13。将至此为止的状态记载于图6。
另外，也可考虑在形成p型基层5，并退火后形成栅极绝缘膜8。此时，不需要除去栅极绝缘膜8。然而，由于在形成栅极绝缘膜8时，p型基层5受栅极绝缘膜8影响，所以需要严格进行p型基层5的面积、杂质浓度的控制，实现较难，使用栅极绝缘膜8代替热氧化膜13是不现实的。
接下来，通过在氧(O2)气氛中进行热处理(退火)，从而在p型基层5的正面形成热氧化膜13。应予说明，热氧化有使用氧的干氧化和使用H2O的蒸汽氧化。由于任一种制法对卤素的蚀刻速率都低，所以可以使用任一种制法，但是干氧化情况下的热氧化膜的致密性高，能够期待蚀刻速率的降低，因此对于热氧化优选干氧化。另外，可以通过上述热处理和后续的热处理使p型基层5的p型杂质活化、扩散。将至此为止的状态记载于图7。
接下来，通过光刻和离子注入在p型基层5的表面选择性地形成p++型接触区7。接下来，通过光刻和离子注入在p型基层5的表面选择性地形成n++型发射区6。
接下来，进行用于使p++型接触区7和n++型发射区6活化的热处理(退火)。将至此为止的状态记载于图8。在此，与形成热氧化膜13时的退火的情况同样地，重金属会在p++型接触区7和n++型发射区6扩散，但是与重金属在形成沟道的p型基层5扩散的情况相比，对半导体装置的特性的影响轻微，因此能够将半导体装置的特性维持在良好的值。另外，形成p++型接触区7和n++型发射区6的顺序可以进行各种改变。另外，优选在刚形成热氧化膜13之后形成n++型发射区6和p++型接触区7。
接下来，以覆盖热氧化膜13的方式形成层间绝缘膜10。层间绝缘膜10优选通过依次层叠HTO膜与BPSG膜而形成。通过采用HTO膜与BPSG膜的层叠结构，从而能够利用HTO膜防止BPSG膜所含的掺杂剂扩散。另外，层间绝缘膜10也可以由HTO膜或BPSG膜形成。将至此为止的状态记载于图9。
接下来，使热氧化膜13和层间绝缘膜10图案化，形成在深度方向上贯穿热氧化膜13和层间绝缘膜10的多个接触孔。应予说明，在图1的IGBT那样的条纹状的沟槽结构的半导体装置中，接触孔是条纹状和/或格子状等的槽。深度方向是指从n-型漂移层1的正面朝向背面的方向。在接触孔露出有n++型发射区6和p++型接触区7。将至此为止的状态记载于图10。
接下来，以埋入到接触孔的方式通过溅射法形成势垒金属14。势垒金属14通过例如将Ti与TiN层叠来形成。接下来，在势垒金属14内形成金属插塞15。金属插塞15通过使用了金属卤化物的CVD法形成。在金属插塞15为钨插塞的情况下，例如通过CVD法利用WF6气体与H2气体的还原反应埋入钨来形成。另外，钨插塞也可以利用WCl6(六氯化钨)气体与H2气体的还原反应来形成。金属插塞15可以是钼插塞，此时，使用MoF6气体(六氟化钼)或MoCl6(六氯化钼)气体形成钼插塞。将至此为止的状态记载于图11。
接下来，在势垒金属14和金属插塞15上形成发射极11。发射极11介由势垒金属14和金属插塞15与p型基层5、n++型发射区6和p++型接触区7电连接。发射极11例如由Al形成。
接下来，从背面侧磨削n-型漂移层1(背面研磨)，磨削到用作半导体装置的产品厚度的位置。接下来，通过光刻和离子注入，在n-型漂移层1的背面侧形成n+型FS层3。接下来，通过光刻和离子注入在n+型FS层3的表面形成p+型集电层2。将至此为止的状态记载于图12。
接下来，在p+型集电层2的整个表面形成集电极12。其后，通过将半导体晶片切断(切割)成芯片状而进行单片化，从而完成图1所示的IGBT芯片(半导体芯片)。
另外，实施方式的半导体装置的制造方法可以在选择性地除去栅极绝缘膜8之前形成n++型发射区6和p++型接触区7。此时，进行到在n-型漂移层1的正面侧，在成为p型基层5的部分注入p型的杂质的工序为止(参照图5)。
接下来，通过光刻和离子注入在p型基层5的表面选择性地形成p++型接触区7。接下来，通过光刻和离子注入在p型基层5的表面选择性地形成n++型发射区6。另外，形成p++型接触区7和n++型发射区6的顺序可以进行各种改变。另外，优选在刚形成p型基层5之后形成n++型发射区6和p++型接触区7。将至此为止的状态记载于图13。
接下来，除去形成于n-型漂移层1的正面的栅极绝缘膜8。将至此为止的状态记载于图14。接下来，进行用于使p型基层5、p++型接触区7和n++型发射区6活化的热处理(退火)。通过在氧(O2)气氛中进行该热处理，从而在p型基层5、p++型接触区7和n++型发射区6的正面形成热氧化膜13。然后，通过进行以覆盖热氧化膜13的方式形成层间绝缘膜10的工序(参照图9)以后的工序，从而完成图1所示的IGBT芯片(半导体芯片)。
如上所说明，根据实施方式，热氧化膜设置在硅基板与层间绝缘膜之间。由此，在势垒金属的侧壁部薄且阻隔性弱的区域形成金属插塞时，即使层间绝缘膜被卤化物气体等蚀刻，卤化物气体到达硅基板的可能性也显著降低。因此，不会损害半导体装置的电气特性，能够提高半导体装置的成品率，将良品率维持在良好的值。
以上，本发明可以在不脱离本发明的主旨的范围内进行各种改变，在上述的各实施方式中，例如各部分的尺寸和/或杂质浓度等可根据所要求的规格等进行各种设定。另外，在上述的各实施方式中，以沟槽栅型的半导体装置为例进行了说明，但不限于此，也可以广泛适用于垂直型平面栅极结构的半导体装置。另外，在上述的各实施方式中，以IGBT为例进行了说明，但不限于此，还可以广泛适用于通过基于预定的栅极阈值电压进行栅极驱动控制来导通和阻断电流的各种半导体装置。例如，通过使用导电型与IGBT不同的半导体基板，从而能够适用于MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。另外，在各实施方式中使第1导电型为n型，使第2导电型为p型，但是本发明即使是使第1导电型为p型，使第2导电型为n型也同样成立。
工业上的可利用性
如上所述，本发明的半导体装置和半导体装置的制造方法对电力变换装置和/或各种工业用机械等的电源装置等中使用的高耐压半导体装置有用。

Claims (12)

1.一种半导体装置的制造方法，其特征在于，包括：
第1工序，在第1导电型的第1半导体层的一个表面形成栅极绝缘膜；
第2工序，在所述第1半导体层的所述一个表面的表面层形成第2导电型的第2半导体层；
第3工序，在所述栅极绝缘膜上选择性地形成栅电极；
第4工序，选择性地除去所述栅极绝缘膜；
第5工序，通过在氧气氛中进行热处理，从而在所述第2半导体层的表面形成热氧化膜；
第6工序，在所述第2半导体层的表面层选择性地形成第1导电型的第3半导体层；
第7工序，在所述热氧化膜上形成层间绝缘膜；
第8工序，将所述热氧化膜和所述层间绝缘膜选择性地开口而形成接触孔；
第9工序，在所述接触孔中形成覆盖所述接触孔的势垒金属；
第10工序，通过使用了金属卤化物的CVD法在所述势垒金属内埋入金属插塞；以及
第11工序，形成介由所述势垒金属和所述金属插塞而与所述第3半导体层和所述第2半导体层电连接的第1电极。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，在所述第1工序之前包括在所述第1半导体层的所述一个表面形成沟槽的第12工序，
在所述第1工序中，在所述第1半导体层的所述一个表面和所述沟槽内形成栅极绝缘膜，
在所述第3工序中，在所述沟槽内形成栅电极，
在所述第4工序中，选择性地除去所述第1半导体层的所述一个表面的所述栅极绝缘膜。
3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，在进行所述第3工序之后紧接着进行所述第6工序或在进行所述第5工序之后紧接着进行所述第6工序。
4.根据权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于，在所述第5工序中，将所述热氧化膜形成得比所述栅极绝缘膜薄。
5.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，在所述第7工序中，利用HTO膜、BPSG膜或者HTO膜与BPSG膜的层叠结构形成所述层间绝缘膜。
6.根据权利要求1～5中任一项所述的半导体装置的制造方法，其特征在于，在所述第10工序中，通过使用了WF6、WCl6、MoF6、MoCl6中的至少一个金属卤化物的CVD法在所述势垒金属内埋入金属插塞。
7.根据权利要求1～6中任一项所述的半导体装置的制造方法，其特征在于，所述第5工序中的所述热氧化膜的膜厚为200nm以下，
所述第6工序中的所述第3半导体层是通过注入磷(P)而形成的。
8.根据权利要求1～6中任一项所述的半导体装置的制造方法，其特征在于，所述第5工序中的所述热氧化膜的膜厚为50nm以下，
所述第6工序中的所述第3半导体层是通过注入砷(As)而形成的。
9.根据权利要求1～8中任一项所述的半导体装置的制造方法，其特征在于，所述半导体装置的制造方法包括：
第13工序，在所述第1半导体层的与所述一个表面不同的另一个表面形成第2导电型的第4半导体层；以及
第14工序，形成与所述第4半导体层电连接的第2电极。
10.一种半导体装置，其特征在于，具备：
第1导电型的第1半导体层；
第2导电型的第2半导体层，其设置于所述第1半导体层的一个表面的表面层；
第1导电型的第3半导体层，其选择性地设置于所述第2半导体层的表面层；
沟槽，其贯穿所述第3半导体层和所述第2半导体层并到达所述第1半导体层；
栅电极，其隔着栅极绝缘膜设置于所述沟槽的内部；
热氧化膜，其设置于所述第3半导体层上；
层间绝缘膜，其设置于所述热氧化膜上；
势垒金属，其覆盖将所述热氧化膜和所述层间绝缘膜选择性地开口而得的接触孔；
金属插塞，其被埋入到所述势垒金属内；以及
第1电极，其介由所述势垒金属和所述金属插塞而与所述第3半导体层和所述第2半导体层电连接，
所述热氧化膜比所述栅极绝缘膜薄。
11.根据权利要求10所述的半导体装置，其特征在于，所述层间绝缘膜为HTO膜、BPSG膜或者HTO膜与BPSG膜的层叠结构。
12.根据权利要求10或11所述的半导体装置，其特征在于，所述半导体装置具备：
第2导电型的第4半导体层，其设置于所述第1半导体层的与所述一个表面不同的另一个表面；以及
第2电极，其与所述第4半导体层电连接。
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