CN113496998B - 半导体装置、半导体存储装置及半导体装置的制造方法 - Google Patents

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Abstract

本发明的实施方式提供能够实现接触结构的低电阻化的半导体装置、半导体存储装置及半导体装置的制造方法。实施方式的半导体装置具备：半导体基板；导电体，该导电体包含钨(W)或钼(Mo)；第一膜，该第一膜设置于导电体与半导体基板之间，包含钛(Ti)及硅(Si)；绝缘层，该绝缘层包围导电体；和第二膜，该第二膜设置于导电体与绝缘层之间，包围导电体，包含钛(Ti)及氮(N)，其中，半导体基板与第二膜的半导体基板的相反侧的端部之间的第一距离小于半导体基板与导电体的半导体基板的相反侧的端部之间的第二距离。

Description

半导体装置、半导体存储装置及半导体装置的制造方法
关联申请
本申请以日本专利申请2020-49903号(申请日：2020年3月19日)作为基础申请而享有优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置、半导体存储装置及半导体装置的制造方法。
背景技术
在半导体装置中，例如为了将半导体基板与半导体基板之上的绝缘层中设置的布线层电连接，设置接触结构。接触结构通过绝缘层中形成的接触孔中设置的导电体，将半导体基板与布线层连接。
为了实现接触结构的低电阻化，例如，通过导电体埋入接触孔中而形成接触插塞。另外，为了实现接触结构的低电阻化，在接触插塞与半导体基板之间形成金属硅化物膜。
发明内容
本发明的实施方式提供能够实现接触结构的低电阻化的半导体装置、半导体存储装置及半导体装置的制造方法。
实施方式的半导体装置具备：半导体基板；导电体，该导电体包含钨(W)或钼(Mo)；第一膜，该第一膜设置于导电体与半导体基板之间，包含钛(Ti)及硅(Si)；绝缘层，该绝缘层包围导电体；和第二膜，该第二膜设置于导电体与绝缘层之间，包围导电体，包含钛(Ti)及氮(N)，其中，半导体基板与第二膜的和半导体基板相反侧的端部之间的第一距离小于半导体基板与导电体的和半导体基板相反侧的端部之间的第二距离。
附图说明
图1是第1实施方式的半导体装置的示意截面图。
图2(a)、(b)是第1实施方式的半导体装置的示意截面图。
图3～11是表示第1实施方式的半导体装置的制造方法的示意截面图。
图12是比较例的半导体装置的示意截面图。
图13是表示比较例的半导体装置的制造方法的示意截面图。
图14是第2实施方式的半导体存储装置的示意截面图。
图15是第3实施方式的半导体存储装置的示意截面图。
符号的说明
10 半导体基板
12 接触插塞(导电体)
14 硅化物膜(第一膜)
16 侧壁膜(第二膜)
18 绝缘层
20 金属布线(第一金属布线)
30 硅基板
32 氧化硅层(绝缘层)
34 开口部
36 钛膜(第一膜)
38 硅化钛膜(第二膜)
40 氮化钛膜(第三膜)
42 氮化钛膜(第四膜)
44 钨膜(第五膜)
60 上层金属布线(第二金属布线)
100 接触结构(半导体装置)
200 闪存器(半导体存储装置)
201 存储单元阵列
300 闪存器(半导体存储装置)
S 表面
d1 第一距离
d2 第二距离
d3 第三距离
d4 第四距离
w 宽度
具体实施方式
以下，参照附图的同时对本发明的实施方式进行说明。需要说明的是，在以下的说明中，对相同或类似的构件等标注相同的符号，对于一度说明的构件等适当省略其说明。
另外，本说明书中，为了方便起见有时使用“上”或“下”的用语。所谓“上”或“下”例如是表示附图内的相对位置关系的用语。“上”或“下”的用语未必是规定相对于重力的位置关系的用语。
本说明书中的构成半导体装置或半导体存储装置的构件的化学组成的定性分析及定量分析可以通过例如二次离子质量分析法(Secondary Ion Mass Spectrometry：SIMS)、能量色散型X射线分光法(Energy Dispersive X-ray Spectroscopy：EDX)进行。另外，对于构成半导体装置或半导体存储装置的构件的厚度、构件间的距离等的测定，可以使用例如透射型电子显微镜(Transmission Electron Microscope：TEM)或扫描型电子显微镜(Scanning Electron Microscope：SEM)。
以下，参照附图对实施方式的半导体装置及半导体存储装置进行说明。
(第1实施方式)
第1实施方式的半导体装置具备：半导体基板；导电体，该导电体包含钨(W)或钼(Mo)；第一膜，该第一膜设置于导电体与半导体基板之间，包含钛(Ti)及硅(Si)；绝缘层，该绝缘层包围导电体；和第二膜，该第二膜设置于导电体与绝缘层之间，包围导电体，包含钛(Ti)及氮(N)，其中，半导体基板与第二膜的和半导体基板相反侧的端部之间的第一距离小于半导体基板与导电体的和半导体基板相反侧的端部之间的第二距离。
图1是第1实施方式的半导体装置的示意截面图。第1实施方式的半导体装置具备图1中所示的接触结构100。
图2是第1实施方式的半导体装置的示意截面图。图2(a)是图1的AA’截面。图2(b)是图1的BB’截面。
接触结构100具备半导体基板10、接触插塞12、硅化物膜14、侧壁膜16、绝缘层18、金属布线20。接触插塞12是导电体的一个例子。硅化物膜14是第一膜的一个例子。侧壁膜16是第二膜的一个例子。
接触结构100是用于取得金属布线20与半导体基板10之间的电导通的结构。
半导体基板10例如为单晶的硅基板。
接触插塞12设置于半导体基板10之上。接触插塞12的上部的周围与绝缘层18相接。接触插塞12的下部被侧壁膜16包围。
接触插塞12具有降低金属布线20与半导体基板10之间的电阻的功能。
接触插塞12的与半导体基板10平行的方向的宽度(图1中的w)例如为40nm～80nm。半导体基板10与接触插塞12的和半导体基板10相反侧的端部之间的第二距离(图1中的d2)例如为400nm～800nm。第二距离d2相对于宽度w之比(d2/w)、即接触插塞12的长宽比例如为5～20。
接触插塞12为导电体。接触插塞12包含钨(W)或钼(Mo)。接触插塞12例如为钨(W)或钼(Mo)。
绝缘层18设置于半导体基板10之上。绝缘层18将接触插塞12包围。接触插塞12设置于绝缘层18中。
绝缘层18为绝缘体。绝缘层18例如包含氧化硅、氧氮化硅或氮化硅。
硅化物膜14设置于接触插塞12与半导体基板10之间。硅化物膜14设置于半导体基板10之上。硅化物膜14与半导体基板10相接。接触插塞12与硅化物膜14相接。
硅化物膜14具有降低接触插塞12与半导体基板10之间的接触电阻的功能。
硅化物膜14的厚度例如为3nm～15nm。
硅化物膜14包含金属硅化物。硅化物膜14例如包含硅化钛。硅化物膜14例如为硅化钛膜。
侧壁膜16设置于接触插塞12与绝缘层18之间。侧壁膜16将接触插塞12包围。侧壁膜16例如与接触插塞12及绝缘层18相接。
侧壁膜16没有设置于接触插塞12的上部与绝缘层18之间。半导体基板10与侧壁膜16的和半导体基板10相反侧的端部之间的第一距离(图1中的d1)小于半导体基板10与接触插塞12的和半导体基板10相反侧的端部之间的第二距离(图1中的d2)。第一距离d1例如为第二距离d2的50％～90％。
侧壁膜16与半导体基板10分离。硅化物膜14位于侧壁膜16与半导体基板10之间。
侧壁膜16的厚度例如为5nm～20nm。
侧壁膜16为导电体。侧壁膜16包含钛(Ti)及氮(N)。侧壁膜16例如为氮化钛。侧壁膜16例如包含硅(Si)。侧壁膜16例如为包含硅(Si)的氮化钛。
金属布线20设置于接触插塞12之上。金属布线20与接触插塞12相接。
金属布线20包含金属。金属布线20例如包含钨(W)、铜(Cu)或铝(Al)。
规定横跨接触插塞12、硅化物膜14及半导体基板10、且与半导体基板的表面S垂直的第一假想线段(图1中的PP’)。另外，规定横跨接触插塞12、侧壁膜16及绝缘层18、且与半导体基板的表面S平行的第二假想线段(图1中的QQ’)。第一假想线段上的氮浓度低于第二假想线段上的氮浓度。例如，第一假想线段上的氮浓度的第一最大值低于第二假想线段上的氮浓度的第二最大值。第一最大值例如为第二最大值的100分之1以下。
接下来，对第1实施方式的半导体装置的制造方法的一个例子进行说明。
关于第1实施方式的半导体装置的制造方法，在硅基板之上形成绝缘层，在绝缘层中形成到达至硅基板的开口部，在开口部的底部所露出的硅基板之上及绝缘层之上形成包含钛(Ti)的第一膜，使硅基板与第一膜反应而形成包含硅化钛的第二膜，通过包含氮的气氛中的热处理，将未反应的第一膜氮化而形成包含氮化钛的第三膜，在开口部中及绝缘层之上形成包含钛(Ti)及氮(N)的第四膜，将开口部的底部及开口部的上部侧面的第四膜除去，以包含钨(W)或钼(Mo)的第五膜埋入开口部中。
图3～11是表示第1实施方式的半导体装置的制造方法的示意截面图。图3～11表示与图1对应的截面。
首先，在硅基板30之上，形成氧化硅层32(图3)。氧化硅层32是绝缘层的一个例子。氧化硅层32例如通过热化学气相沉积法(Thermal Chemical Vapor Deposition法，热CVD法)而形成。
接着，在氧化硅层32中形成到达至硅基板30的开口部34(图4)。开口部34例如使用光刻法及反应离子蚀刻法(Reactive Ion Etching法，RIE法)而形成。
接着，在开口部34的底部所露出的硅基板30之上及氧化硅层32之上形成钛膜36(图5)。钛膜36是第一膜的一个例子。钛膜36例如通过等离子体CVD法而形成。
接着，使硅基板30与钛膜36反应，形成硅化钛膜38(图6)。硅化钛膜38是第二膜的一个例子。硅基板30与钛膜36的反应例如与钛膜36的形成同时发生。
接着，通过包含氮的气氛中的热处理，将未反应的钛膜36氮化而形成氮化钛膜40(图7)。氮化钛膜40是第三膜的一个例子。包含氮的气氛为例如包含氨气的气氛。
接着，在开口部34中及氧化硅层32之上形成氮化钛膜42(图8)。氮化钛膜42是第四膜的一个例子。氮化钛膜42例如通过热CVD法而形成。除了氮化钛膜42以外，也可以形成包含硅(Si)的氮化钛膜。
接着，将开口部34的底部的氮化钛膜42及氮化钛膜40除去。同时，将开口部34的上部侧面的氮化钛膜42除去(图9)。在开口部34的底部，硅化钛膜38露出。氧化硅层32之上的氮化钛膜42被除去，氮化钛膜40的至少一部分残存。开口部34的下部侧面的氮化钛膜42残存。
氮化钛膜42及氮化钛膜40的除去通过使用氯化钨(WCl5)作为蚀刻气体的等离子体处理来进行。通过使用等离子体处理，能够使氧化硅层32之上的氮化钛膜40、开口部34的下部侧面的氮化钛膜42残存。
接着，以钨膜44埋入开口部34中(图10)。钨膜44是第五膜的一个例子。钨膜44例如通过热CVD法而形成。钨膜44例如使用氯化钨(WCl5)作为源气体进行成膜。氮化钛膜42的除去及钨膜44的成膜例如在同一工艺腔室内进行。
需要说明的是，开口部34的利用钨膜44的埋入也可以分成两次成膜步骤来进行。例如，也可以在使用氯化钨(WCl5)作为源气体进行第一成膜步骤后，通过接下来的使用氟化钨(WF6)作为源气体的第二成膜步骤，埋入开口部34。两次成膜步骤例如在不同的工艺腔室内进行。
需要说明的是，对于开口部34的埋入，除了钨膜44以外，还可以使用钼膜。在使用钼膜的情况下，在氮化钛膜40的除去及钼膜的形成中，例如使用氯化钼。
接着，将氧化硅层32之上的钨膜44及氮化钛膜40除去(图11)。钨膜44及氮化钛膜40的除去例如使用化学机械研磨法(Chemical Mechanical Polishing法，CMP法)来进行。
之后，通过使用公知的工艺技术形成金属布线20，制造图1中所示的包含接触结构100的半导体装置。
需要说明的是，硅基板30成为半导体基板10。另外，埋入开口部34中的钨膜44成为接触插塞12。硅化钛膜38成为硅化物膜14。残存于开口部34的侧面的底部的氮化钛膜42成为侧壁膜16。氧化硅层32成为绝缘层18。
接下来，对第1实施方式的半导体装置的作用及效果进行说明。
图12是比较例的半导体装置的示意截面图。图12是与图1对应的图。比较例的半导体装置具备接触结构900。
接触结构900在接触插塞12与半导体基板10之间存在氮化钛膜50和从侧壁膜16起连续的包含钛(Ti)及氮(N)的膜52的这点，与第1实施方式的接触结构100不同。另外，接触结构900在接触插塞12中存在空隙54的这点，与第1实施方式的接触结构100不同。
图13是表示比较例的半导体装置的制造方法的示意截面图。图13与第1实施方式的图10对应。图13表示以钨膜44埋入开口部34中的状态。
就比较例的半导体装置的制造方法而言，在形成钨膜44之前不进行氮化钛膜42及氮化钛膜40的除去的这点，与第1实施方式的半导体装置的制造方法不同。因此，开口部34的底部的氮化钛膜40作为图12中所示的氮化钛膜50最终残存。另外，开口部34的底部的氮化钛膜42作为图12中所示的包含钛(Ti)及氮(N)的膜52最终残存。
就比较例的接触结构900而言，存在接触插塞12与半导体基板10之间的接触电阻变高的问题。认为其原因之一在于，通过形成接触结构900之后的工艺的热处理，氮从氮化钛膜42及包含钛(Ti)及氮(N)的膜52扩散到硅化物膜14中。认为扩散的氮与硅化物膜14中的硅化钛反应而形成氮化硅。由于氮化硅为绝缘体，因此接触电阻变高。
另外，认为接触电阻变高的另一主要原因在于，通过氮与硅化物膜14中的硅化钛的反应，硅化物膜14的阻挡性降低。在半导体基板10中，通过硅向接触插塞12的吸出而产生空隙。由于空隙为绝缘体，因此接触电阻变高。
另外，就比较例的接触结构900而言，在接触插塞12中存在空隙54。通过侧壁膜16设置于至接触插塞12的上部侧面为止，形成钨膜44时的开口部34的有效的长宽比变大。因此，认为利用钨膜44的开口部34的埋入变得困难，形成空隙54。由于存在空隙54，接触插塞12的电阻变高。
就比较例的接触结构900而言，由于接触插塞12与半导体基板10之间的接触电阻变高、并且接触插塞12的电阻变高，因此接触结构高电阻化。
就第1实施方式的接触结构100而言，接触插塞12与半导体基板10之间的氮浓度低。或者，不存在包含氮的膜。因此，扩散后的氮不会与硅化物膜14中的硅化钛反应而形成氮化硅。另外，也不会在半导体基板10中形成空隙。因而，接触插塞12与半导体基板10之间的接触电阻的上升得以抑制。
另外，就第1实施方式的接触结构100而言，侧壁膜16没有设置于接触插塞12的上部侧面与绝缘层18之间。因此，形成钨膜44时的开口部34的有效的长宽比变小。因此，利用钨膜44的开口部34的埋入变得容易，可抑制空隙54的形成。因而，可抑制接触插塞12的电阻的上升。
根据第1实施方式的接触结构100，能够实现接触结构的低电阻化。
从抑制接触插塞12的空隙54的形成的观点出发，第一距离d1优选为第二距离d2的90％以下，更优选为80％以下，进一步优选为70％以下。
从缩短利用钨膜44的开口部34的埋入时间的观点出发，第一距离d1优选为第二距离d2的50％以上，更优选为60％以上。
氮化钛膜42的除去及钨膜44的成膜优选在同一工艺腔室内进行。通过在同一工艺腔室内进行，可抑制开口部34的底部的硅化钛膜38的氧化。因而，可抑制由硅化钛膜38的氧化引起的接触电阻的上升。
在侧壁膜16中，作为与硅化物膜14共同的金属包含钛(Ti)。因此，侧壁膜16与硅化物膜14的成膜的源气体变得共同。因此，半导体装置的生产率提高。
以上，根据第1实施方式，能够提供实现接触结构的低电阻化的半导体装置及半导体装置的制造方法。
(第2实施方式)
第2实施方式的半导体存储装置具备：半导体基板；导电体，该导电体包含钨(W)或钼(Mo)；第一膜，该第一膜设置于导电体与半导体基板之间，包含钛(Ti)及硅(Si)；绝缘层，该绝缘层包围导电体；第二膜，该第二膜设置于导电体与绝缘层之间，包围导电体，包含钛(Ti)及氮(N)；第一金属布线，该第一金属布线与导电体相接；第二金属布线；和存储单元阵列，该存储单元阵列位于半导体基板与第二金属布线之间，其中，半导体基板与第二膜的和半导体基板相反侧的端部之间的第一距离小于半导体基板与导电体的和半导体基板相反侧的端部之间的第二距离，半导体基板与第二金属布线之间的第三距离大于半导体基板与第一金属布线之间的第四距离。第2实施方式的半导体存储装置具备与第1实施方式的半导体装置同样的接触结构。以下，对于与第1实施方式重复的内容，省略一部分记述。
图14是第2实施方式的半导体存储装置的示意截面图。第2实施方式的半导体存储装置是具备第1实施方式的接触结构100的闪存器200。闪存器200是将存储单元三维地配置而成的三维NAND闪存器。
闪存器200具备半导体基板10、控制电路201、存储单元阵列202、层间绝缘层203、上部金属布线60。
控制电路201设置于半导体基板10之上。控制电路201形成于层间绝缘层203中。
控制电路201具有控制存储单元阵列202的功能。控制电路201包含多个晶体管等半导体元件及将半导体元件间电连接的布线层。在控制电路201中，设置有接触结构100。
接触结构100如图1中所示的那样，具备半导体基板10、接触插塞12、硅化物膜14、侧壁膜16、绝缘层18、金属布线20。接触插塞12是导电体的一个例子。硅化物膜14是第一膜的一个例子。侧壁膜16是第二膜的一个例子。金属布线20是第一金属布线的一个例子。
存储单元阵列202设置于半导体基板10之上。存储单元阵列202形成于层间绝缘层203中。
在存储单元阵列202中，三维地层叠有多个存储单元。通过将多个存储单元三维地配置，能够实现大容量的闪存器200。
上部金属布线60设置于存储单元阵列202之上。上部金属布线60是第二金属布线的一个例子。存储单元阵列202位于半导体基板10与上部金属布线60之间。上部金属布线60形成于层间绝缘层203中。
上部金属布线60包含金属。上部金属布线60例如包含钨(W)、铜(Cu)或铝(Al)。
半导体基板10与上部金属布线60之间的第三距离(图14中的d3)大于半导体基板10与金属布线20之间的第四距离(图14中的d4)。
层间绝缘层203设置于半导体基板10之上。层间绝缘层203具有将控制电路201、存储单元阵列202及上部金属布线60电绝缘的功能。
层间绝缘层203为绝缘体。层间绝缘层203例如包含氧化硅、氧氮化硅或氮化硅。
在形成第2实施方式的闪存器200时，在形成接触结构100之后，进行用于形成上部金属布线60的工艺。因此，在形成接触结构100之后，施加用于形成上部金属布线60的热处理。
就接触结构100而言，接触插塞12与半导体基板10之间的氮浓度低。或者，不存在包含氮的膜。因此，即使在形成接触结构100后施加热处理，扩散后的氮也不会与硅化物膜14中的硅化钛反应而形成氮化硅。另外，也不会在半导体基板10中空形成隙。因而，可抑制接触插塞12与半导体基板10之间的接触电阻的上升。
以上，根据第2实施方式，能够提供实现接触结构的低电阻化的半导体存储装置。
(第3实施方式)
第3实施方式的半导体存储装置在导电体位于半导体基板与存储单元阵列之间的这点，与第2实施方式的半导体存储装置不同。第3实施方式的半导体存储装置具备与第1实施方式的半导体装置同样的接触结构。以下，对于与第1实施方式及第2实施方式重复的内容，省略一部分记述。
图15是第3实施方式的半导体存储装置的示意截面图。第3实施方式的半导体存储装置是具备第1实施方式的接触结构100的闪存器300。闪存器300是将存储单元三维地配置而成的三维NAND闪存器。
闪存器300具备半导体基板10、控制电路201、存储单元阵列202、层间绝缘层203、上部金属布线60。
控制电路201设置于半导体基板10之上。控制电路201形成于层间绝缘层203中。
控制电路201具有控制存储单元阵列202的功能。控制电路201包含多个晶体管等的半导体元件及将半导体元件间电连接的布线层。在控制电路201中，设置有接触结构100。
接触结构100如图1中所示的那样，具备半导体基板10、接触插塞12、硅化物膜14、侧壁膜16、绝缘层18、金属布线20。接触插塞12是导电体的一个例子。硅化物膜14是第一膜的一个例子。侧壁膜16是第二膜的一个例子。金属布线20是第一金属布线的一个例子。
存储单元阵列202设置于半导体基板10之上。存储单元阵列202设置于控制电路201之上。存储单元阵列202形成于层间绝缘层203中。
接触结构100设置于半导体基板10与存储单元阵列202之间。
在存储单元阵列202中，三维地层叠有多个存储单元。通过将多个存储单元三维地配置，能够实现大容量的闪存器300。
上部金属布线60设置于存储单元阵列202之上。上部金属布线60是第二金属布线的一个例子。存储单元阵列202位于半导体基板10与上部金属布线60之间。上部金属布线60形成于层间绝缘层203中。
上部金属布线60包含金属。上部金属布线60例如包含钨(W)、铜(Cu)或铝(Al)。
半导体基板10与上部金属布线60之间的第三距离(图15中的d3)大于半导体基板10与金属布线20之间的第四距离(图15中的d4)。
层间绝缘层203设置于半导体基板10之上。层间绝缘层203具有将控制电路201、存储单元阵列202及上部金属布线60电绝缘的功能。
层间绝缘层203是绝缘体。层间绝缘层203例如包含氧化硅、氧氮化硅或氮化硅。
在形成第3实施方式的闪存器300时，在形成接触结构100之后，进行用于形成存储单元阵列202及上部金属布线60的工艺。因此，在形成接触结构100之后，施加用于形成存储单元阵列202及上部金属布线60的热处理。
就接触结构100而言，接触插塞12与半导体基板10之间的氮浓度低。或者，不存在包含氮的膜。因此，即使在形成接触结构100之后施加热处理，扩散后的氮也不会与硅化物膜14中的硅化钛反应而形成氮化硅。另外，也不会在半导体基板10中形成空隙。因而，可抑制接触插塞12与半导体基板10之间的接触电阻的上升。
以上，根据第3实施方式，能够提供实现接触结构的低电阻化的半导体存储装置。
在第2及第3实施方式中，以半导体存储装置为三维NAND闪存器的情况为例进行了说明，但半导体存储装置并不限定于三维NAND闪存器。半导体存储装置也可以是例如动态随机存储器(Dynamic Random Access Memory，DRAM)等其他半导体存储装置。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式可以以其他各种方式实施，在不脱离发明的主旨的范围内，可以进行各种省略、置换、变更。例如，也可以将一实施方式的构成要素与另一实施方式的构成要素置换或变更。这些实施方式和其变形包含于发明的范围、主旨中，同时包含于权利要求书中记载的发明和其同等的范围内。

Claims (19)

1.一种半导体装置，其具备：
半导体基板；
导电体，该导电体包含钨(W)或钼(Mo)；
第一膜，该第一膜设置于所述导电体与所述半导体基板之间且与所述导电体直接相接，包含钛(Ti)及硅(Si)；
绝缘层，该绝缘层包围所述导电体；和
第二膜，该第二膜设置于所述导电体与所述绝缘层之间，包围所述导电体，包含钛(Ti)及氮(N)，
其中，所述半导体基板与所述第二膜的和所述半导体基板相反侧的端部之间的第一距离小于所述半导体基板与所述导电体的和所述半导体基板相反侧的端部之间的第二距离。
2.根据权利要求1所述的半导体装置，其中，所述导电体与所述绝缘层相接。
3.根据权利要求1所述的半导体装置，其中，所述第二膜与所述半导体基板分离。
4.根据权利要求1所述的半导体装置，其中，所述第二膜包含硅(Si)。
5.根据权利要求1所述的半导体装置，其中，所述半导体基板为硅基板。
6.根据权利要求1所述的半导体装置，其中，所述第二距离相对于所述导电体的与所述半导体基板的表面平行的方向的宽度之比为5以上。
7.一种半导体存储装置，其具备：
半导体基板；
导电体，该导电体包含钨(W)或钼(Mo)；
第一膜，该第一膜设置于所述导电体与所述半导体基板之间，包含钛(Ti)及硅(Si)；
绝缘层，该绝缘层包围所述导电体；
第二膜，该第二膜设置于所述导电体与所述绝缘层之间，包围所述导电体，包含钛(Ti)及氮(N)；
第一金属布线，该第一金属布线与所述导电体相接；
第二金属布线；和
存储单元阵列，该存储单元阵列位于所述半导体基板与所述第二金属布线之间，
其中，所述半导体基板与所述第二膜的和所述半导体基板相反侧的端部之间的第一距离小于所述半导体基板与所述导电体的和所述半导体基板相反侧的端部之间的第二距离，
所述半导体基板与所述第二金属布线之间的第三距离大于所述半导体基板与所述第一金属布线之间的第四距离。
8.根据权利要求7所述的半导体存储装置，其中，所述导电体位于所述半导体基板与所述存储单元阵列之间。
9.根据权利要求7所述的半导体存储装置，其中，所述导电体与所述第一膜相接。
10.根据权利要求7所述的半导体存储装置，其中，所述导电体与所述绝缘层相接。
11.根据权利要求7所述的半导体存储装置，其中，所述第二膜与所述半导体基板分离。
12.根据权利要求7所述的半导体存储装置，其中，所述第二膜包含硅(Si)。
13.根据权利要求7所述的半导体存储装置，其中，所述半导体基板为硅基板。
14.一种半导体装置的制造方法，其中，
在硅基板之上形成绝缘层，
在所述绝缘层中形成到达至所述硅基板的开口部，
在所述开口部的底部所露出的所述硅基板之上及所述绝缘层之上形成包含钛(Ti)的第一膜，
使所述硅基板与所述第一膜反应而形成包含硅化钛的第二膜，
通过包含氮的气氛中的热处理，将未反应的所述第一膜氮化而形成包含氮化钛的第三膜，
在所述开口部中及所述绝缘层之上形成包含钛(Ti)及氮(N)的第四膜，
将所述开口部的底部及所述开口部的上部侧面的所述第四膜除去，
以包含钨(W)或钼(Mo)的第五膜埋入所述开口部中。
15.根据权利要求14所述的半导体装置的制造方法，其中，在将所述第四膜除去时，使所述开口部的下部侧面的所述第四膜残存。
16.根据权利要求14所述的半导体装置的制造方法，其中，在将所述第四膜除去时，使所述开口部的底部的所述第二膜露出。
17.根据权利要求14所述的半导体装置的制造方法，其中，所述第四膜的除去和利用所述第五膜的埋入在同一腔室内进行。
18.根据权利要求17所述的半导体装置的制造方法，其中，所述第四膜的除去使用氯化钨。
19.根据权利要求18所述的半导体装置的制造方法，其中，利用所述第五膜的埋入使用氯化钨。
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