TW202201694A - 半導體裝置、半導體記憶裝置及半導體裝置的製造方法 - Google Patents

半導體裝置、半導體記憶裝置及半導體裝置的製造方法 Download PDF

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Abstract

實施形態是在於提供一種可實現接觸構造的低電阻化的半導體裝置、半導體記憶裝置及半導體裝置的製造方法。 實施形態的半導體裝置是具備： 半導體基板； 含鎢(W)或鉬(Mo)的導電體； 被設在導電體與半導體基板之間，含鈦(Ti)及矽(Si)的第1膜； 包圍導電體的絕緣層；及 被設在導電體與絕緣層之間，包圍導電體，含鈦(Ti)及氮(N)的第2膜， 半導體基板與第2膜的與半導體基板相反側的端部之間的第1距離會比半導體基板與導電體的與半導體基板相反側的端部之間的第2距離更小。

Description

半導體裝置、半導體記憶裝置及半導體裝置的製造方法
本發明的實施形態是有關半導體裝置、半導體記憶裝置及半導體裝置的製造方法。 [關聯申請案] 本申請案是享受以日本專利申請案第2020-49903號(申請日：2020年3月19日)作為基礎申請案的優先權。本申請案是藉由參照此基礎申請案而包含基礎申請案的全部的內容。
在半導體裝置中，例如，為了電性連接半導體基板與被設在半導體基板上的絕緣層之中的配線層，而設有接觸構造。接觸構造是藉由被形成於絕緣層的接觸孔之中所設的導電體來連接半導體基板與配線層。 為了實現接觸構造的低電阻化，例如，在接觸孔之中藉由導電體來形成埋入接觸插塞。又，為了實現接觸構造的低電阻化，而在接觸插塞與半導體基板之間形成金屬矽化物膜。
本發明的實施形態是提供一種可實現接觸構造的低電阻化的半導體裝置、半導體記憶裝置及半導體裝置的製造方法。 實施形態的半導體裝置是具備： 半導體基板； 含鎢(W)或鉬(Mo)的導電體； 被設在導電體與半導體基板之間，含鈦(Ti)及矽(Si)的第1膜； 包圍導電體的絕緣層；及 被設在導電體與絕緣層之間，包圍導電體，含鈦(Ti)及氮(N)的第2膜， 半導體基板與第2膜的與半導體基板相反側的端部之間的第1距離會比半導體基板與導電體的與半導體基板相反側的端部之間的第2距離更小。
以下，一面參照圖面，一面說明本發明的實施形態。另外，在以下的說明中，在相同或類似的構件等附上相同的符號，有關一度說明過的構件等是適當地省略其說明。 又，本說明書中，基於方便起見，有使用「上」或「下」的用語的情況。所謂「上」或「下」是例如表示在圖面內的相對性位置關係的用語。「上」或「下」的用語不一定是規定對於重力的位置關係的用語。 構成本說明書中的半導體裝置或半導體記憶裝置的構件的化學組成的定性分析及定量分析是例如可藉由二次離子質量分析法(Secondary Ion Mass Spectrometry：SIMS)、能量分散型X線分光法(Energy Dispersive X-ray Spectroscopy：EDX)來進行。又，構成半導體裝置或半導體記憶裝置的構件的厚度、構件間的距離等的測定，例如，可使用透過型電子顯微鏡(Transmission Electron Microscope：TEM)或掃描型電子顯微鏡(Scanning Electron Microscope：SEM)。 以下，參照圖面說明實施形態的半導體裝置及半導體記憶裝置。 (第1實施形態) 第1實施形態的半導體裝置是具備： 半導體基板； 含鎢(W)或鉬(Mo)的導電體； 被設在導電體與半導體基板之間，含鈦(Ti)及矽(Si)的第1膜； 包圍導電體的絕緣層；及 被設在導電體與絕緣層之間，包圍導電體，含鈦(Ti)及氮(N)的第2膜， 半導體基板與第2膜的與半導體基板相反側的端部之間的第1距離會比半導體基板與導電體的與半導體基板相反側的端部之間的第2距離更小。 圖1是第1實施形態的半導體裝置的模式剖面圖。第1實施形態的半導體裝置是具備圖1所示的接觸構造100。 圖2是第1實施形態的半導體裝置的模式剖面圖。圖2(a)是圖1的AA’剖面。圖2(b)是圖1的BB’剖面。 接觸(contact)構造100是具備：半導體基板10、接觸插塞(contact plug)12、矽化物膜14、側壁膜16、絕緣層18、金屬配線20。接觸插塞12是導電體的一例。矽化物膜14是第1膜的一例。側壁膜16是第2膜的一例。 接觸構造100是用以取得金屬配線20與半導體基板10之間的電性的導通的構造。 半導體基板10是例如單結晶的矽基板。 接觸插塞12是被設在半導體基板10上。接觸插塞12的上部的周圍是接觸於絕緣層18。接觸插塞12的下部是被側壁膜16包圍。 接觸插塞12是具有減低金屬配線20與半導體基板10之間的電阻的機能。 接觸插塞12的與半導體基板10平行的方向的寬度(圖1中的w)是例如40nm以上80nm以下。半導體基板10與接觸插塞12的與半導體基板10相反側的端部之間的第2距離(圖1中的d2)是例如400nm以上800nm以下。第2距離d2的對於寬度w的比(d2/w)，亦即，接觸插塞12的長寬比是例如5以上20以下。 接觸插塞12是導電體。接觸插塞12是含鎢(W)或鉬(Mo)。接觸插塞12是例如鎢(W)或鉬(Mo)。 絕緣層18是被設在半導體基板10上。絕緣層18是包圍接觸插塞12。接觸插塞12是被設在絕緣層18之中。 絕緣層18是絕緣體。絕緣層18是例如含氧化矽、氧氮化矽或氮化矽。 矽化物膜14是被設在接觸插塞12與半導體基板10之間。矽化物膜14是被設在半導體基板10上。矽化物膜14是與半導體基板10接觸。接觸插塞12是接觸於矽化物膜14。 矽化物膜14是具有減低接觸插塞12與半導體基板10之間的接觸電阻的機能。 矽化物膜14的厚度是例如、3nm以上15nm以下。 矽化物膜14是含金屬矽化物。矽化物膜14是例如含鈦矽化物。矽化物膜14是例如鈦矽化物膜。 側壁膜16是被設在接觸插塞12與絕緣層18之間。側壁膜16是包圍接觸插塞12。側壁膜16是例如接觸於接觸插塞12及絕緣層18。 側壁膜16是未被設在接觸插塞12的上部與絕緣層18之間。半導體基板10與側壁膜16之與半導體基板10相反側的端部之間的第1距離(圖1中的d1)是比半導體基板10與接觸插塞12之與半導體基板10相反側的端部之間的第2距離(圖1中的d2)更小。第1距離d1是例如第2距離d2的50%以上90%以下。 側壁膜16是與半導體基板10分離。矽化物膜14位於側壁膜16與半導體基板10之間。 側壁膜16的厚度是例如5nm以上20nm以下。 側壁膜16是導電體。側壁膜16是含鈦(Ti)及氮(N)。側壁膜16是例如氮化鈦。側壁膜16是例如含矽(Si)。側壁膜16是例如含矽(Si)的氮化鈦。 金屬配線20是被設在接觸插塞12上。金屬配線20是接觸於接觸插塞12。 金屬配線20是含金屬。金屬配線20是例如含鎢(W)、銅(Cu)或鋁(Al)。 跨越接觸插塞12、矽化物膜14及半導體基板10，規定與半導體基板的表面S垂直的第1假想線分(圖1中的PP’)。又，跨越接觸插塞12、側壁膜16及絕緣層18，規定與半導體基板的表面S平行的第2假想線分(圖1中的QQ’)。 第1假想線分上的氮濃度是比第2假想線分上的氮濃度更低。例如，第1假想線分上的氮濃度的第1最大值是比第2假想線分上的氮濃度的第2最大值更低。第1最大值是例如第2最大值的100分的1以下。 其次，說明有關第1實施形態的半導體裝置的製造方法的一例。 第1實施形態的半導體裝置的製造方法是在矽基板上形成絕緣層，在絕緣層形成到達矽基板的開口部，在露出於開口部的底部的矽基板上及絕緣層上形成含鈦(Ti)的第1膜，使矽基板與第1膜反應而形成含鈦矽化物的第2膜，藉由含氮的氣氛中的熱處理，將未反應的第1膜氮化而形成含氮化鈦的第3膜，在開口部之中及絕緣層上形成含鈦(Ti)及氮(N)的第4膜，除去開口部的底部及開口部的上部側面的第4膜，以含鎢(W)或鉬(Mo)的第5膜來埋入開口部之中。 圖3～11是表示第1實施形態的半導體裝置的製造方法的模式剖面圖。圖3～11是表示對應於圖1的剖面。 最初，在矽基板30上形成氧化矽層32(圖3)。氧化矽層32是絕緣層的一例。氧化矽層32是例如藉由Thermal Chemical Vapor Deposition法(熱CVD法)來形成。 其次，在氧化矽層32形成到達矽基板30的開口部34(圖4)。開口部34是例如使用光刻(lithography)法及Reactive Ion Etching法(RIE法)來形成。 其次，在露出於開口部34的底部的矽基板30上及氧化矽層32上形成鈦膜36(圖5)。鈦膜36是第1膜的一例。鈦膜36是例如藉由電漿CVD法來形成。 其次，使矽基板30與鈦膜36反應，形成鈦矽化物膜38(圖6)。鈦矽化物膜38是第2膜的一例。矽基板30與鈦膜36的反應是例如與鈦膜36的形成同時產生。 其次，藉由含氮的氣氛中的熱處理，將未反應的鈦膜36氮化而形成氮化鈦膜40(圖7)。氮化鈦膜40是第3膜的一例。含氮的氣氛是例如含氨氣體的氣氛。 其次，在開口部34之中及氧化矽層32上形成氮化鈦膜42(圖8)。氮化鈦膜42是第4膜的一例。氮化鈦膜42是例如藉由熱CVD法所形成。亦可取代氮化鈦膜42，形成含矽(Si)的氮化鈦膜。 其次，除去開口部34的底部的氮化鈦膜42及氮化鈦膜40。同時，除去開口部34的上部側面的氮化鈦膜42(圖9)。在開口部34的底部露出鈦矽化物膜38。氧化矽層32上的氮化鈦膜42是被除去，氮化鈦膜40的至少一部分殘存。開口部34的下部側面的氮化鈦膜42殘存。 氮化鈦膜42及氮化鈦膜40的除去是藉由使用氯化鎢(WCl5 )作為蝕刻氣體的電漿處理來進行。藉由利用電漿處理，可使氧化矽層32上的氮化鈦膜40或開口部34的下部側面的氮化鈦膜42殘存。 其次，以鎢膜44來埋入開口部34之中(圖10)。鎢膜44是第5膜的一例。鎢膜44是例如藉由熱CVD法來形成。鎢膜44是例如使用氯化鎢(WCl5 )作為來源氣體進行成膜。氮化鈦膜42的除去及鎢膜44的成膜是例如在同一的製程腔室內進行。 另外，開口部34的鎢膜44之埋入是亦可分成2次的成膜步驟進行。例如，使用氯化鎢(WCl5 )作為來源氣體進行第1成膜步驟之後，接著藉由使用氟化鎢(WF6 )作為來源氣體的第2成膜步驟，亦可埋入開口部34。2次的成膜步驟是例如在不同的製程腔室內進行。 另外，在開口部34的埋入，亦可取代鎢膜44，而使用鉬膜。使用鉬膜時，在氮化鈦膜40的除去及鉬膜的形成，例如使用氯化鉬。 其次，除去氧化矽層32上的鎢膜44及氮化鈦膜40(圖11)。鎢膜44及氮化鈦膜40的除去是例如使用Chemical Mechanical Polishing法(CMP法)來進行。 然後，使用公知的製程技術，形成金屬配線20，藉此製造包含圖1所示的接觸構造100的半導體裝置。 另外，矽基板30成為半導體基板10。又，被埋入開口部34的鎢膜44成為接觸插塞12。鈦矽化物膜38成為矽化物膜14。殘存於開口部34的側面的底部的氮化鈦膜42成為側壁膜16。氧化矽層32成為絕緣層18。 其次，說明有關第1實施形態的半導體裝置的作用及效果。 圖12是比較例的半導體裝置的模式剖面圖。圖12是對應於圖1的圖。比較例的半導體裝置是具備接觸構造900。 接觸構造900是在接觸插塞12與半導體基板10之間，存在氮化鈦膜50、及從側壁膜16連續的含鈦(Ti)及氮(N)的膜52的點，與第1實施形態的接觸構造100不同。又，接觸構造900是在接觸插塞12之中存在孔隙(void)54的點，與第1實施形態的接觸構造100不同。 圖13是表示比較例的半導體裝置的製造方法的模式剖面圖。圖13是對應於第1實施形態的圖10。圖13是表示以鎢膜44來埋入開口部34之中的狀態。 比較例的半導體裝置的製造方法是在形成鎢膜44之前，氮化鈦膜42及氮化鈦膜40的除去不進行的點，與第1實施形態的半導體裝置的製造方法不同。因此，開口部34的底部的氮化鈦膜40會作為圖12所示的氮化鈦膜50最終殘存。又，開口部34的底部的氮化鈦膜42會作為圖12所示的含鈦(Ti)及氮(N)的膜52最終殘存。 比較例的接觸構造900是有接觸插塞12與半導體基板10之間的接觸電阻變高的問題。其原因之一，可思考從氮化鈦膜42及含鈦(Ti)及氮(N)的膜52，藉由形成接觸構造900之後的製程的熱處理，氮會擴散於矽化物膜14中。可想像擴散後的氮會與矽化物膜14中的鈦矽化物反應，而形成氮化矽。由於氮化矽為絕緣體，因此接觸電阻變高。 又，接觸電阻變高的別的要因，可思考藉由氮與矽化物膜14中的鈦矽化物的反應，矽化物膜14的屏障性會降低。在半導體基板10中，藉由矽吸出至接觸插塞12而產生孔隙。由於孔隙為絕緣體，因此接觸電阻變高。 又，比較例的接觸構造900是在接觸插塞12中存在孔隙54。側壁膜16會被設至接觸插塞12的上部側面，所以形成鎢膜44時的開口部34的實效的長寬比會變大。因此，可想像鎢膜44之開口部34的埋入會變困難，形成孔隙54。藉由孔隙54存在，接觸插塞12的電阻變高。 比較例的接觸構造900是接觸插塞12與半導體基板10之間的接觸電阻變高，且接觸插塞12的電阻變高，因此接觸構造會高電阻化。 第1實施形態的接觸構造100是接觸插塞12與半導體基板10之間的氮濃度低。或者，含氮的膜不存在。因此，不會有擴散後的氮與矽化物膜14中的鈦矽化物反應而形成氮化矽的情形。又，亦無在半導體基板10之中形成孔隙的情形。所以，接觸插塞12與半導體基板10之間的接觸電阻的上昇會被抑制。 又，第1實施形態的接觸構造100是側壁膜16不被設在接觸插塞12的上部側面與絕緣層18之間。因此，形成鎢膜44時的開口部34的實效的長寬比會變小。因此，鎢膜44之開口部34的埋入變容易，孔隙54的形成會被抑制。所以，接觸插塞12的電阻的上昇會被抑制。 若根據第1實施形態的接觸構造100，則可實現接觸構造的低電阻化。 由抑制接觸插塞12的孔隙54的形成的觀點，第1距離d1是第2距離d2的90%以下為理想，80%以下更理想，70%以下更加理想。 由縮短鎢膜44之開口部34的埋入時間的觀點，第1距離d1是第2距離d2的50%以上為理想，60%以上更理想。 氮化鈦膜42的除去及鎢膜44的成膜是在同一的製程腔室內進行為理想。藉由在同一的製程腔室內進行，開口部34的底部的鈦矽化物膜38的氧化會被抑制。所以，鈦矽化物膜38的氧化所致的接觸電阻的上昇會被抑制。 在側壁膜16是含有鈦(Ti)作為與矽化物膜14共通的金屬。因此，側壁膜16與矽化物膜14的成膜的來源氣體成為共通。因此，半導體裝置的生產性會提升。 以上，若根據第1實施形態，則可提供一種實現接觸構造的低電阻化的半導體裝置及半導體裝置的製造方法。 (第2實施形態) 第2實施形態的半導體記憶裝置是具備： 半導體基板； 含鎢(W)或鉬(Mo)的導電體； 被設在導電體與半導體基板之間，含鈦(Ti)及矽(Si)的第1膜； 包圍導電體的絕緣層； 被設在導電體與絕緣層之間，包圍導電體，含鈦(Ti)及氮(N)的第2膜； 接觸於導電體的第1金屬配線； 第2金屬配線；及 位於半導體基板與第2金屬配線之間的記憶格陣列， 半導體基板與第2膜的與半導體基板相反側的端部之間的第1距離會比半導體基板與導電體的與半導體基板相反側的端部之間的第2距離更小，半導體基板與第2金屬配線之間的第3距離會比半導體基板與第1金屬配線之間的第4距離更大。 第2實施形態的半導體記憶裝置是具備與第1實施形態的半導體裝置同樣的接觸構造。以下，有關與第1實施形態重複的內容是省略一部分記述。 圖14是第2實施形態的半導體記憶裝置的模式剖面圖。第2實施形態的半導體記憶裝置是具備第1實施形態的接觸構造100的快閃記憶體200。快閃記憶體200是3維地配置記憶格的3維NAND快閃記憶體。 快閃記憶體200是具備：半導體基板10、控制電路201、記憶格陣列202、層間絕緣層203、上部金屬配線60。 控制電路201是被設在半導體基板10上。控制電路201是被形成於層間絕緣層203之中。 控制電路201是具有控制記憶格陣列202的機能。控制電路201是包含複數的電晶體等的半導體元件及電性連接半導體元件間的配線層。在控制電路201之中設有接觸構造100。 接觸構造100是如圖1所示般，具備：半導體基板10、接觸插塞12、矽化物膜14、側壁膜16、絕緣層18、金屬配線20。接觸插塞12是導電體的一例。矽化物膜14是第1膜的一例。側壁膜16是第2膜的一例。金屬配線20是第1金屬配線的一例。 記憶格陣列202是被設在半導體基板10上。記憶格陣列202是被形成於層間絕緣層203之中。 在記憶格陣列202是複數的記憶格會被3維地層疊。藉由複數的記憶格被3維地配置，可實現大容量的快閃記憶體200。 上部金屬配線60是被設在記憶格陣列202上。上部金屬配線60是第2金屬配線的一例。記憶格陣列202位於半導體基板10與上部金屬配線60之間。上部金屬配線60是被形成於層間絕緣層203之中。 上部金屬配線60是含金屬。上部金屬配線60是例如含鎢(W)、銅(Cu)或鋁(Al)。 半導體基板10與上部金屬配線60之間的第3距離(圖14中的d3)是比半導體基板10與金屬配線20之間的第4距離(圖14中的d4)更大。 層間絕緣層203是被設在半導體基板10上。層間絕緣層203是具有將控制電路201、記憶格陣列202及上部金屬配線60電性絕緣的機能。 層間絕緣層203為絕緣體。層間絕緣層203是例如含氧化矽、氧氮化矽或氮化矽。 形成第2實施形態的快閃記憶體200時，形成接觸構造100之後，進行用以形成上部金屬配線60的製程。因此，在形成接觸構造100之後，加上用以形成上部金屬配線60的熱處理。 接觸構造100是接觸插塞12與半導體基板10之間的氮濃度低。或，含氮的膜不存在。因此，即使在形成接觸構造100之後加上熱處理，也不會有擴散後的氮與矽化物膜14中的鈦矽化物反應而形成氮化矽的情形。又，亦無在半導體基板10之中形成孔隙的情形。所以，接觸插塞12與半導體基板10之間的接觸電阻的上昇會被抑制。 以上，若根據第2實施形態，則可提供一種實現接觸構造的低電阻化的半導體記憶裝置。 (第3實施形態) 第3實施形態的半導體記憶裝置是導電體位於半導體基板與記憶格陣列之間的點，與第2實施形態的半導體記憶裝置不同。第3實施形態的半導體記憶裝置是具備與第1實施形態的半導體裝置同樣的接觸構造。以下，有關與第1實施形態及第2實施形態重複的內容是省略一部分記述。 圖15是第3實施形態的半導體記憶裝置的模式剖面圖。第3實施形態的半導體記憶裝置是具備第1實施形態的接觸構造100的快閃記憶體300。快閃記憶體300是3維地配置記憶格的3維NAND快閃記憶體。 快閃記憶體300是具備：半導體基板10、控制電路201、記憶格陣列202、層間絕緣層203、上部金屬配線60。 控制電路201是被設在半導體基板10上。控制電路201是被形成於層間絕緣層203之中。控制電路201是具有控制記憶格陣列202的機能。控制電路201是包含電性連接複數的電晶體等的半導體元件及半導體元件間的配線層。在控制電路201之中設有接觸構造100。 接觸構造100是如圖1所示般，具備：半導體基板10、接觸插塞12、矽化物膜14、側壁膜16、絕緣層18、金屬配線20。接觸插塞12是導電體的一例。矽化物膜14是第1膜的一例。側壁膜16是第2膜的一例。金屬配線20是第1金屬配線的一例。 記憶格陣列202是被設在半導體基板10上。記憶格陣列202是被設在控制電路201上。記憶格陣列202是被形成於層間絕緣層203之中。 接觸構造100是被設在半導體基板10與記憶格陣列202之間。 在記憶格陣列202是複數的記憶格會被3維地層疊。藉由複數的記憶格被3維地配置，可實現大容量的快閃記憶體300。 上部金屬配線60是被設在記憶格陣列202上。上部金屬配線60是第2金屬配線的一例。記憶格陣列202位於半導體基板10與上部金屬配線60之間。上部金屬配線60是被形成於層間絕緣層203之中。 上部金屬配線60是含金屬。上部金屬配線60是例如含鎢(W)、銅(Cu)或鋁(Al)。 半導體基板10與上部金屬配線60之間的第3距離(圖15中的d3)是比半導體基板10與金屬配線20之間的第4距離(圖15中的d4)更大。 層間絕緣層203是被設在半導體基板10上。層間絕緣層203是具有將控制電路201、記憶格陣列202及上部金屬配線60電性絕緣的機能。 層間絕緣層203為絕緣體。層間絕緣層203是例如含氧化矽、氧氮化矽或氮化矽。 形成第3實施形態的快閃記憶體300時，形成接觸構造100之後，進行用以形成記憶格陣列202及上部金屬配線60的製程。因此，在形成接觸構造100之後，加上用以形成記憶格陣列202及上部金屬配線60的熱處理。 在接觸構造100中，接觸插塞12與半導體基板10之間的氮濃度低。或，含氮的膜不存在。因此，即使在形成接觸構造100之後加上熱處理，也不會有擴散後的氮與矽化物膜14中的鈦矽化物反應而形成氮化矽的情形。又，亦無在半導體基板10之中形成孔隙的情形。所以，接觸插塞12與半導體基板10之間的接觸電阻的上昇會被抑制。 以上，若根據第3實施形態，則可提供一種實現接觸構造的低電阻化的半導體記憶裝置。 第2及第3實施形態是舉半導體記憶裝置為3維NAND快閃記憶體的情況為例進行說明，但半導體記憶裝置是不被限定於3維NAND快閃記憶體。半導體記憶裝置是例如Dynamic Random Access Memory(DRAM)等其他的半導體記憶裝置也無妨。 說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等新穎的實施形態是亦可以其他各種的形態實施，可在不脫離發明的主旨的範圍進行各種的省略、置換、變更。例如，亦可將一實施形態的構成要素置換或變更成其他的實施形態的構成要素。該等實施形態或其變形為發明的範圍及主旨所包含，且為申請專利範圍記載的發明及其均等的範圍所包含。
10:半導體基板 12:接觸插塞(導電體) 14:矽化物膜(第1膜) 16:側壁膜(第2膜) 18:絕緣層 20:金屬配線(第1金屬配線) 30:矽基板 32:氧化矽層(絕緣層) 34:開口部 36:鈦膜(第1膜) 38:鈦矽化物膜(第2膜) 40:氮化鈦膜(第3膜) 42:氮化鈦膜(第4膜) 44:鎢膜(第5膜) 60:上層金屬配線(第2金屬配線) 100:接觸構造(半導體裝置) 200:快閃記憶體(半導體記憶裝置) 201:記憶格陣列 300:快閃記憶體(半導體記憶裝置) S:表面 d1:第1距離 d2:第2距離 d3:第3距離 d4:第4距離 w:寬度
[圖1]是第1實施形態的半導體裝置的模式剖面圖。 [圖2(a)、(b)]是第1實施形態的半導體裝置的模式剖面圖。 [圖3～11]是表示第1實施形態的半導體裝置的製造方法的模式剖面圖。 [圖12]是比較例的半導體裝置的模式剖面圖。 [圖13]是表示比較例的半導體裝置的製造方法的模式剖面圖。 [圖14]是第2實施形態的半導體記憶裝置的模式剖面圖。 [圖15]是第3實施形態的半導體記憶裝置的模式剖面圖
10:半導體基板
12:接觸插塞(導電體)
14:矽化物膜(第1膜)
16:側壁膜(第2膜)
18:絕緣層
20:金屬配線(第1金屬配線)
100:接觸構造(半導體裝置)
S:表面
d1:第1距離
d2:第2距離
w:寬度

Claims (20)

  1. 一種半導體裝置，其特徵係具備： 半導體基板； 含鎢(W)或鉬(Mo)的導電體； 被設在前述導電體與前述半導體基板之間，含鈦(Ti)及矽(Si)的第1膜； 包圍前述導電體的絕緣層；及 被設在前述導電體與前述絕緣層之間，包圍前述導電體，含鈦(Ti)及氮(N)的第2膜， 前述半導體基板與前述第2膜的與前述半導體基板相反側的端部之間的第1距離會比前述半導體基板與前述導電體的與前述半導體基板相反側的端部之間的第2距離更小。
  2. 如請求項1記載的半導體裝置，其中，前述導電體係接觸於前述第1膜。
  3. 如請求項1記載的半導體裝置，其中，前述導電體係接觸於前述絕緣層。
  4. 如請求項1記載的半導體裝置，其中，前述第2膜係與前述半導體基板分離。
  5. 如請求項1記載的半導體裝置，其中，前述第2膜含矽(Si)。
  6. 如請求項1記載的半導體裝置，其中，前述半導體基板為矽基板。
  7. 如請求項1記載的半導體裝置，其中，前述第2距離之對於前述導電體的與前述半導體基板的表面平行的方向的寬度的比為5以上。
  8. 一種半導體記憶裝置，其特徵係具備： 半導體基板； 含鎢(W)或鉬(Mo)的導電體； 被設在前述導電體與前述半導體基板之間，含鈦(Ti)及矽(Si)的第1膜； 包圍前述導電體的絕緣層； 被設在前述導電體與前述絕緣層之間，包圍前述導電體，含鈦(Ti)及氮(N)的第2膜； 接觸於前述導電體的第1金屬配線； 第2金屬配線；及 位於前述半導體基板與前述第2金屬配線之間的記憶格陣列， 前述半導體基板與前述第2膜的與前述半導體基板相反側的端部之間的第1距離會比前述半導體基板與前述導電體的與前述半導體基板相反側的端部之間的第2距離更小， 前述半導體基板與前述第2金屬配線之間的第3距離會比前述半導體基板與前述第1金屬配線之間的第4距離更大。
  9. 如請求項8記載的半導體記憶裝置，其中，前述導電體係位於前述半導體基板與前述記憶格陣列之間。
  10. 如請求項8記載的半導體記憶裝置，其中，前述導電體係接觸於前述第1膜。
  11. 如請求項8記載的半導體記憶裝置，其中，前述導電體係接觸於前述絕緣層。
  12. 如請求項8記載的半導體記憶裝置，其中，前述第2膜係與前述半導體基板分離。
  13. 如請求項8記載的半導體記憶裝置，其中，前述第2膜含矽(Si)。
  14. 如請求項8記載的半導體記憶裝置，其中，前述半導體基板為矽基板。
  15. 一種半導體裝置的製造方法，其特徵為： 在矽基板上形成絕緣層， 在前述絕緣層形成到達前述矽基板的開口部， 在露出於前述開口部的底部的前述矽基板上及前述絕緣層上形成含鈦(Ti)的第1膜， 使前述矽基板與前述第1膜反應而形成含鈦矽化物的第2膜， 藉由含氮的氣氛中的熱處理，將未反應的前述第1膜氮化而形成含氮化鈦的第3膜， 在前述開口部之中及前述絕緣層上形成含鈦(Ti)及氮(N)的第4膜， 除去前述開口部的底部及前述開口部的上部側面的前述第4膜， 以含鎢(W)或鉬(Mo)的第5膜來埋入前述開口部之中。
  16. 如請求項15記載的半導體裝置的製造方法，其中，在除去前述第4膜時，使前述開口部的下部側面的前述第4膜殘存。
  17. 如請求項15記載的半導體裝置的製造方法，其中，在除去前述第4膜時，使前述開口部的底部的前述第2膜露出。
  18. 如請求項15記載的半導體裝置的製造方法，其中，前述第4膜的除去及前述第5膜的埋入係於同一的腔室內進行。
  19. 如請求項18記載的半導體裝置的製造方法，其中，前述第4膜的除去係使用氯化鎢。
  20. 如請求項19記載的半導體裝置的製造方法，其中，前述第5膜的埋入係使用氯化鎢。
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