JPH0590205A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、コンタクト抵抗が十分に小さく信
頼性の高いコンタクトを提供することを目的とする。 【構成】 本発明では、半導体基板表面にコンタクトホ
ールを形成し、コンタクトホール内にパラジウム層を形
成し熱処理によってパラジウムシリサイドを形成した後
この上層に金属膜を形成するようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、コンタクトの形成に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化に伴い、回
路の微細化は進む一方であり、例えばゲート電極や、ソ
ース・ドレイン拡散層と金属配線との接続を行うための
接続部の面積は非常に小さくなっている。

【０００３】この結果、コンタクトホールのアスペクト
比が大きくなるため、配線膜のステップカバレッジが悪
くなり、段差の部分で薄くなることにより抵抗が増大す
るという問題が生じてくる。

【０００４】これを解決する方法として、ＣＶＤ法によ
ってコンタクトホール内にタングステンなどを選択的に
埋め込み、この後にアルミニウムなどの配線膜を形成す
るという方法が提案されている。このような方法をとる
ことによって、配線膜のステップカバレッジが良くな
り、抵抗が減少するため半導体の性能向上には非常に有
利である。

【０００５】ところで、コンタクトホールに金属を埋め
込む方法の１つであるタングステン膜の選択成長は次の
ようにして行われる。

【０００６】例えば、図３(a) に示すようにフィールド
酸化膜２２によって分離された素子領域表面に拡散層１
１を形成したシリコン基板１表面を膜厚１．５μm の酸
化シリコン膜２で被覆したのち、この酸化シリコン膜２
にＲＩＥ法によってコンタクトホールを形成し、膜厚８
０nmのＴｉ層４および膜厚７０μm のＴｉＮ層５をＤＣ
マグネトロンスパッタリング法によって形成する。この
とき０．７×０．８μm のコンタクトホール底部に堆積
されるＴｉ膜厚は２０nm程度になる。

【０００７】この後、図３(b) に示すように、７５０℃
の熱処理を行い、コンタクトホール底部に４０nmのＴｉ
Ｓｉ₂ ７を形成し、未反応のＴｉ層４およびＴｉＮ層５
をエッチング除去してコンタクトホール底部にのみＴｉ
Ｓｉ₂ ７を形成する。

【０００８】そして、塩化硼素ＢＣｌ₃ を用いたＲＩＥ
によってＴｉＳｉ₂ ７上の自然酸化膜を除去したのち、
図３(c) に示すようにＷＦ₆ とＳｉＨ₄ とを用いたＣＶ
Ｄ法により、コンタクトホール内に選択的にタングステ
ン層８を形成する。

【０００９】しかしながら、この方法を用いると、次の
ような問題が生じる。

【００１０】第１にＴｉ層がシリコン基板１と反応し、
Ｔｉ膜厚の約２．３倍のシリコンを消費するため、拡散
層上に連続してＴｉＳｉ₂ 膜を得ようとすると、例えば
０．２μm 以下の浅いｐｎ接合ではジャンクションリー
クが増大するという問題がある。特に０．１〜０．１５
μm の深さのｐｎ接合では５Ｖにおけるｐｎ接合リーク
電流が２桁以上増大してしまう。

【００１１】そして第２の問題はＴｉＳｉ₂ 膜がフッ酸
に対する耐性がなく、希フッ酸でエッチングが起こるこ
とである。従ってＷ／ＴｉＳｉ₂界面のフッ素やＷ膜中
のフッ素が大気中の水蒸気と反応してフッ酸を形成した
場合、ＴｉＳｉ₂ はエッチングされてしまう。このため
Ｗ／ＴｉＳｉ₂ 界面の密着性が低下し、剥離が生じたり
することがある。

【００１２】さらに、第３の問題は、ＴｉＳｉ₂ 膜自
体、引っ張り応力が大きく、その値は１．５〜２×１０
¹⁰dyn/cm² である。そのため上層のＷ膜には大きな圧縮
応力を加える事となり、Ｗ膜の剥離を助長してしまうこ
とになる。

【００１３】さらにまた第４の問題は、ＴｉＳｉ₂ 膜の
形成速度がＳｉの拡散によって律速されるため、コンタ
クト底部から側壁にＴｉＳｉ₂ の這い上がりが起こる。

【００１４】さらに第５の問題は、ＴｉＳｉ₂ 膜を自己
整合的に形成する適切な温度が７００±５０℃と狭い範
囲であるために、スパッタリング装置内でシリサイド形
成を行う場合、その温度制御が重要となる。温度が低い
場合あるいはＴｉ膜が薄い場合、ＴｉＳｉ₂ 膜が島状に
成長しやすく、シリサイデーション完了後、未反応のＴ
ｉやＴｉＮを硫酸と過酸化水素水で除去する場合、Ｔｉ
Ｓｉ₂ 粒の表面が酸化され易い。このため、この酸化量
が大きいと、Ｗ膜を選択成長させる際にＢＣｌ₃ プラズ
マによってエッチングする量を大きくとらなければなら
ない。この場合、オーバーエッチングによりＴｉＳｉ₂
が薄くなった領域ではシリコンが露出して、Ｗ膜の成長
時にシリコンへの食い込みやＷ膜の成長が遅くなるとい
う問題があらたに発生する。これを回避するためには、
ＴｉＳｉ₂ 膜を厚く形成する必要があり、厚膜化すると
また、第１の問題すなわちジャンクションリークが生じ
易くなる。

【００１５】

【発明が解決しようとする課題】このように従来の方法
で、コンタクトホールを埋め込む場合、前述したように
Ｗ膜の剥離やｐｎ接合におけるリーク電流の増大をはじ
めいろいろな問題があった。

【００１６】本発明は、前記実情に鑑みてなされたもの
で、Ｗ膜の剥離やｐｎ接合におけるリーク電流の増大が
なく、信頼性の高いコンタクトの形成方法を提供するこ
とを目的とする。

【００１７】

【課題を解決するための手段】そこで本発明では、表面
に拡散層が形成された半導体層上に絶縁膜を形成し、こ
の絶縁膜にコンタクトホールを形成して前記拡散層を露
出する工程と、露出した拡散層表面にパラジウム層を形
成する工程と、熱処理を行うことにより、露出した前記
拡散層と前記パラジウム層とを反応させコンタクトホー
ル底部にパラジウムシリサイド（Ｐｄ₂ Ｓｉ）層を形成
する工程と、未反応のパラジウム層をエッチングで除去
したのち、前記パラジウムシリサイド層上に前記コンタ
クトホールを埋め込むように金属膜を形成する工程とを
含むようにしている。

【００１８】ここで金属膜とは、Ｗ，Ａｌ，Ｃｕ等の金
属をいうものとする。

【００１９】

【作用】パラジウムは、２００〜３００℃の低温でシリ
コンと反応してコンタクト底部にパラジウムシリサイド
（Ｐｄ₂ Ｓｉ）が形成されるが、そのときのシリコン消
費量はＰｄ膜厚１に対してシリコン消費膜厚は０．６７
と、シリコン消費膜厚はチタンシリサイドの場合（チタ
ン膜厚１に対してシリコン消費膜厚は２．３）に比べ大
幅に小さいため、シリサイド化による拡散層突き抜けを
防止することができる。またｐ+ 拡散層に対するＰｄ₂
Ｓｉの障壁高さが０．３８ｅＶと小さいので、ＴｉＳｉ
₂ を用いた場合に比べてコンタクト抵抗を低減すること
ができる。また、ｎ+ 拡散層に対しては、Ｐｄ₂ Ｓｉ形
成時にシリコン基板へのＡｓの掃き出し効果があるため
障壁高さが０．７４ｅＶと高いｎ+ シリコンに対しても
良好なコンタクトを得ることができる。

【００２０】従ってｐ，ｎ両方の層に対するコンタクト
を同一材料で形成でき、いずれに対してもコンタクト抵
抗を小さく抑えることができることから、本発明はＣＭ
ＯＳのコンタクト形成に対して特に有効である。

【００２１】本発明では浅い接合に対しても低抵抗で信
頼性の高いコンタクトを形成することができる。

【００２２】またによればコンタクト底部から絶縁膜上
に至るように金属膜を形成するいわゆるブランケット状
の配線を形成する場合も低抵抗で信頼性の高いコンタク
トを得ることができる。

【００２３】さらに、本発明では、シリサイド化のため
の熱処理を２００℃以上５００℃以下とするのが望まし
い。さらにまた、基板加熱と基板バイアスとを併用しパ
ラジウムシリサイド層がエピタキシャル成長層となるよ
うにすれば好ましく、この場合上層の金属膜を配向性よ
く形成することができる。

【００２４】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００２５】図１(a) 乃至(c) は本発明実施例の半導体
装置の製造工程を示す断面図である。 まず、ｎ型シリ
コン基板１にフィールド酸化膜２２を形成したのち、こ
のフィールド酸化膜２２によって素子分離された領域内
に、ＢＦ₂ ⁺ を２０〜３０ｋｅＶで１〜３×１０¹⁵cm^-3
イオン注入し、９５０〜１０００℃２０秒のアニールを
行い、７０〜１２０nmの厚さのｐ+ 拡散層１１を形成す
る。そしてこの後、この上層にＣＶＤ法により膜厚１．
５μm の酸化シリコン膜（層間絶縁膜）２を形成する。
そしてフォトリソグラフィにより、ｐ型拡散層１１にコ
ンタクトするようにこの層間絶縁膜２に直径０．６μm
のコンタクトホール３を形成する。

【００２６】そして、２００：１に希釈した希フッ化ア
ンモニウム（ＮＨ₄Ｆ）でシリコン基板露出部の自然酸
化膜を除去した後、全面にＰｄ膜４１をコンタクトホー
ル底部で２０〜３０nm程度となるように堆積する（図１
(a) ）。

【００２７】この後、Ａｒ雰囲気中で２００〜５００
℃，１２０〜６００秒のランプアニールを行い、拡散層
上に膜厚３０〜４５nmのＰｄ₂ Ｓｉ層７１を形成する。
この工程では基板温度は５００℃以下とするのが望まし
い。５００℃を越えるとＰｄと酸化シリコンが局所的に
反応し、パラジウムシリサイドと酸化パラジウムとが酸
化シリコン上に形成されるようになる。また５００℃を
越える熱処理では、パラジウムが雰囲気中の残留酸素と
反応し局所的に酸化パラジウムが形成されやすくなる。
このように酸化シリコン膜上にパラジウムシリサイドや
酸化パラジウムが形成されると未反応パラジウム除去時
のエッチングで除去されにくくなる。そしてパラジウム
の残渣が酸化シリコン上にあると、後続工程であるＷの
選択ＣＶＤ工程で選択性がくずれることになる。

【００２８】またシリサイド化のための熱処理は、パラ
ジウム膜形成後同一装置内で行うのが望ましい。これに
より、大気に表面を晒して酸素、水蒸気、炭素、窒素の
影響をうけるのを回避することができ、より均一なシリ
サイド化を行うことができる。さらにまた、基板に対し
て垂直に電位勾配を持たせながらシリサイド化を行うこ
とにより、容易にエピタキシャル平滑界面を形成するこ
とができる。

【００２９】ここでシリコンに対する浸蝕量はＰｄ膜の
膜厚２０nmのとき１３nm、Ｐｄ膜３０nmのとき２０nmと
なる。そして六方晶のＰｄ₂ Ｓｉは（１００）シリコン
上にＣ軸配向でエピタキシャル成長し、その界面は原子
的レベルで平坦であることがわかった。

【００３０】この後図１(b) に示すごとく未反応のＰｄ
膜４１を塩酸、硝酸、酢酸の混合液または８０〜１００
℃の熱濃硫酸でエッチング除去する。

【００３１】そしてＰｄ₂ Ｓｉ上の自然酸化膜をＨｅ希
釈のＦ₂ガスプラズマエッチングで除去した後、真空中
で搬送し、図１(c) に示すごとくＷＦ₆ とＳｉＨ₄ とＨ
₂ とを用いた選択ＣＶＤ法により２５０〜３５０℃でＰ
ｄ₂ Ｓｉ７１上にのみ選択的にタングステン層８を成長
させ、コンタクトホールを完全に埋め込む。Ｈｅ希釈Ｆ
₂ ガスプラズマでのエッチングはＰｄ₂ Ｓｉ上の自然酸
化膜の除去だけでなく微量のＰｄ残渣も除去することが
できる。

【００３２】このようにして埋め込まれたコンタクトホ
ールでは、Ｐｄ₂ ＳｉがＴｉＳｉ₂ に比べてＳｉ基板を
消費しないためジャンクションリークの発生を防止する
ことができ、またｐ+ 拡散層との障壁高さも低いためコ
ンタクト抵抗も直径０．６μm 程度のコンタクトホール
で２０〜３０Ωと、大幅に低くすることができる。ま
た、Ｐｄ₂ Ｓｉ層７１がエピタキシャル成長しているた
め、この上に成長するタングステン層は（１１０）配向
性の高いものとなっている。そして極めて密着性の高い
膜となっている。また、コンタクト径が小さくなるとコ
ンタクトホールを１個のタングステン単結晶で埋めるこ
ともできる。

【００３３】次に、本発明の第２の実施例について説明
する。

【００３４】この例ではタングステン膜をブランケット
状に形成することを特徴とするもので、この場合は酸化
シリコン膜とＷ膜との密着性の向上のためにＰｄ₂ Ｓｉ
上にまずブランケット状のＴｉＮ膜７２を形成し、この
上層にＷ膜を形成するようにしたことを特徴とする。

【００３５】図２(a) 乃至(c) は本発明の第２の実施例
の半導体装置の製造工程を示す断面図である。

【００３６】前記第１の実施例と同様に、まず、ｎ型シ
リコン基板１にフィールド酸化膜２２を形成しｐ+ 拡散
層１１を形成し、この上層に層間絶縁膜２を形成したの
ち、この層間絶縁膜２に、コンタクトホール３を形成
し、全面にＰｄ膜４１をコンタクトホール底部で２０〜
３０nm程度となるように堆積する（図２(a) ）。

【００３７】この後、ランプアニールを行い、拡散層上
にＰｄ₂ Ｓｉ層７１を形成し未反応のＰｄ膜４１をエッ
チング除去する（図２(b) ）。

【００３８】ここまでは前記第１の実施例とまったく同
様に形成されるが、この後Ｗ膜の成長に先立ち、反応性
スパッタリング法またはＴｉＣｌ₄ とＮＨ₃ とを用いた
ＣＶＤ法によりＴｉＮ膜７２を基板表面全体に形成した
のち、図２(c) に示すごとくＷＦ₆ とＳｉＨ₄ とＨ₂ と
を用いたＣＶＤ法により２５０〜３５０℃で全面にタン
グステン層８を成長させ、ブランケット状のタングステ
ン層８を形成する。そしてフォトリソグラフィにより配
線パターンをなすようにパターニングを行う。このとき
層間絶縁膜２上でのタングステン層８の膜厚は３００nm
であるため、配線層として用いることができる。

【００３９】このようにして極めて密着性が良好で信頼
性の高いコンタクトを形成することができる。

【００４０】このようにして形成されたコンタクトは７
００℃以下の熱処理に対してはコンタクト特性の劣化を
生じることはない。しかしながら上層にＷ膜が存在する
場合は５５０℃を越える熱処理を３０〜６０分程度行う
とタングステンシリサイドの形成が進行し劣化してしま
う。このためＷ層を埋め込む等Ｐｄ₂Ｓｉ上にタングス
テン層を形成する場合は５５０℃以下の熱処理とする必
要がある。

【００４１】また、このコンタクトの接合特性を評価す
べく、１００nm深さのｐ+ ／ｎ接合上に２０nmのＰｄと
Ｔｉでそれぞれシリサイドを形成し、接合特性を評価し
た結果を図４に示す。この結果チタンシリサイドの場合
はリーク電流が増大しているのに対し、パラジウムシリ
サイドの場合はリーク電流の増大もなく良好な逆方向の
接合特性を得ることができる。ここでチタンシリサイド
の場合は約４５０nmのシリコンを浸蝕したのに対し、パ
ラジウムシリサイドの場合は約１２０nm程度のシリコン
しか浸蝕せず、良好な接合特性を示している。

【００４２】またコンタクト抵抗の大きさを評価するた
めに、この１００nm深さのｐｎ接合上に２０nmのＰｄと
Ｔｉでそれぞれシリサイドを形成したときのコンタクト
抵抗のサイズ依存性を測定した結果を図５に示す。ｐ+
，ｎ+ いずれのコンタクトに対しても選択ＣＶＤ法で
１μm のＷ膜を埋め込み、Ａｌ−Ｓｉ−Ｃｕ配線で引き
出し線を取り出した場合である。図５から、ｐ+ ，ｎ+
いずれのコンタクトに対しても、Ｐｄ₂ ＳｉをＷ層下に
設けた場合の方がコンタクト抵抗が低く良好なコンタク
ト特性を得ることができることがわかる。このような良
好なコンタクトを用いることによってトランジスタのチ
ャネル抵抗に対する寄生抵抗を１０〜２０％以内とする
ことが可能となり、従来のＴｉＳｉ₂ を用いた場合に比
べ、ドレイン電圧に対するドレイン電流を大きくとるこ
とができ、電源電圧の低減あるいは高速化が実現可能と
なる。

【００４３】なお、前記実施例１ではＷ膜と酸化シリコ
ン膜との密着性の向上のためにＴｉＮ膜を介在させた
が、Ｗ膜に代えてＴａ膜等、酸化シリコン膜との密着性
の良好な金属膜を用いる場合にはこのＴｉＮ膜の形成は
不要である。

【００４４】また、前記実施例１および２では、金属膜
としてタングステンを用いたがタングステンの他アルミ
ニウムや銅等も適用可能である。

【００４５】また、アルミニウムはトリイソブチルアル
ミニウムやジメチルアルミニウムハライドを原料ガスと
して、銅は塩化銅を原料ガスとして同様にＣＶＤ法で形
成することができる。

【００４６】さらに、前記実施例ではｐ+ 拡散層上にＰ
ｄ₂ Ｓｉを形成したが、ｎ+ 拡散層上にも同様に形成可
能であり、この場合も３０〜４０Ωと低抵抗を得ること
ができる。

【００４７】さらにまた、本発明において、半導体層は
半導体基板やＳＯＩ構造の半導体層等を意味し、これら
に関して適宜適用可能である。

【００４８】

【発明の効果】以上説明してきたように、本発明によれ
ば、コンタクト形成後にパラジウム層を形成し、熱処理
を行うことにより、コンタクトホール底部にパラジウム
シリサイド（Ｐｄ₂ Ｓｉ）を形成し、この上に、金属膜
を埋め込むようにしているため、低抵抗で信頼性の高い
コンタクトの形成が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置の製造工程
図。

【図２】本発明の第２の実施例の半導体装置の製造工程
図。

【図３】従来例の半導体装置の製造工程図。

【図４】本発明の方法で形成したコンタクトと従来例の
コンタクトとのジャンクションリーク電流の印加電圧依
存性を測定した結果を示す比較図。

【図５】本発明の方法で形成したコンタクトと従来例の
コンタクトとのコンタクト抵抗のサイズ依存性を測定し
た結果を示す比較図。

【符号の説明】

１ シリコン基板 ２ 酸化シリコン膜 ３ コンタクトホール ４ Ｔｉ層 ４１ パラジウム層 ５ ＴｉＮ層 ７ ＴｉＳｉ₂ ７１ パラジウムシリサイド層 ７２ ＴｉＮ層 ２２ フィールド絶縁膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】 表面に拡散層が形成された半導体層上に
   絶縁膜を形成し、この絶縁膜にコンタクトホールを形成
   して前記拡散層を露出するコンタクトホール形成工程
   と、 前記拡散層表面にパラジウム層を形成するパラジウム層
   形成工程と、 熱処理を行い、露出した前記拡散層と前記パラジウム層
   とを反応させコンタクトホール底部にパラジウムシリサ
   イド層を形成する熱処理工程と、 未反応のパラジウム層をエッチング除去するパラジウム
   層除去工程と前記パラジウムシリサイド層上に前記コン
   タクトホールを埋め込むように金属膜を形成する金属膜
   形成工程とを含むことを特徴とする半導体装置の製造方
   法。