KR20210110782A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 제1 층간 절연 층에 제1 개구부를 형성하는 단계; 상기 제1 층간 절연 층 상에 연장되며 상기 제1 개구부를 채우는 도전 층을 형성하는 단계; 평탄화 공정을 수행하여 상기 제1 층간 절연 층 상의 상기 도전 층을 일부 제거하여 상기 제1 개구부에 잔존하는 배선 층을 형성하는 단계; 상기 배선 층의 상면을 덮고, 순수 코발트(Co)를 포함하는 예비 캡핑 층을 형성하는 단계; 상기 제1 층간 절연 층 및 상기 예비 캡핑 층 상에 식각 정지 층을 형성하는 단계; 및 이온 주입 공정을 수행하여 상기 예비 캡핑 층에 불순물을 주입하여 캡핑 층을 형성하는 단계;를 포함하고, 상기 불순물은 붕소(B), 인(P), 탄소(C), 및 텅스텐(W) 중 적어도 하나를 포함한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 트랜지스터의 크기가 축소되고 있다. 이와 같이 크기가 축소된 트랜지스터와 전기적으로 연결되는 배선들의 크기도 축소되면서, 신뢰성을 향상시키기 위한 연구가 활발히 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 제1 층간 절연 층에 제1 개구부를 형성하는 단계; 상기 제1 층간 절연 층 상에 연장되며 상기 제1 개구부를 채우는 도전 층을 형성하는 단계; 평탄화 공정을 수행하여 상기 제1 층간 절연 층 상의 상기 도전 층을 일부 제거하여 상기 제1 개구부에 잔존하는 배선 층을 형성하는 단계; 상기 배선 층의 상면을 덮고, 순수 코발트(Co)를 포함하는 예비 캡핑 층을 형성하는 단계; 상기 제1 층간 절연 층 및 상기 예비 캡핑 층 상에 식각 정지 층을 형성하는 단계; 및 이온 주입 공정을 수행하여 상기 예비 캡핑 층에 불순물을 주입하여 캡핑 층을 형성하는 단계;를 포함하고, 상기 불순물은 붕소(B), 인(P), 탄소(C), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
배선 층 상의 캡핑 층에 이온 주입 공정으로 불순물을 주입함으로써, 배선 층의 일렉트로 마이그레이션(Electromigration)을 억제하여, 신뢰성이 향상된 반도체 장치의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 2a 내지 도 2e는 예시적인 실시예들에 따른 반도체 장치의 캡핑 층의 불순물 농도 분포를 나타내는 그래프들이다.
도 3 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 흐름도이다.
도 7 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 1을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 제1 층간 절연 층(110), 제1 층간 절연 층(110) 내의 제1 배선 층(120), 제1 배선 층(120) 상의 캡핑 층(130), 및 제1 층간 절연 층(110) 및 캡핑 층(130) 상의 식각 정지 층(140)을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(101) 상에는 집적 회로를 구성하는 트랜지스터들이 배치될 수 있으며, 상기 트랜지스터들은 기판(101)과 제1 층간 절연 층(110) 사이의 생략된 영역에 배치될 수 있다.
상기 집적 회로를 구성하는 트랜지스터들은, 평면형(planar) MOSFET(Metal Oxide Semiconductor FET), 활성 영역이 핀(fin) 구조를 갖는 FinFET, 활성 영역 상에 수직으로 적층된 복수의 채널들을 포함하는 MBCFETTM(Multi Bridge Channel FET) 또는 게이트-올-어라운드(Gate-All-Around) 트랜지스터, 또는 VFET(Vertical FET)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 집적 회로는 DRAM, SRAM(static RAM) 등과 같은 휘발성 메모리 소자, PRAM, MRAM, ReRAM, 플래시 메모리 장치 등의 비휘발성 메모리 소자를 포함할 수도 있다.
제1 층간 절연 층(110)은 기판(101) 상에 배치될 수 있다. 제1 층간 절연 층(110)은 제1 개구부(OP1)를 포함하며, 제1 배선 층(120)이 제1 개구부(OP1) 내에 배치될 수 있다. 제1 층간 절연 층(110)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전(low-k) 절연 물질 층으로 이루어질 수 있다. 예를 들어, 제1 층간 절연 층(110)은 SiOCH 또는 SiOC과 같은 저유전 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연 층(110)은 PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등과 같은 물질을 포함할 수 있다.
제1 배선 층(120)은 기판(101) 및 상기 집적 회로 상에 배치될 수 있다. 제1 배선 층(120)은 평면에서, 제1 방향, 예를 들어 X 방향으로 연장되는 라인 형상을 가질 수 있다. 제1 배선 층(120)은 상기 제1 방향에 수직한 제2 방향, 예를 들어 Y 방향에서 서로 이격되어 배치되는 복수의 제1 배선 층(120)을 포함할 수 있다. 제1 배선 층(120)은 예를 들어, 다마신(damascene) 공정으로 형성될 수 있다. 제1 배선 층(120)은 배리어 층(122), 배리어 층(122) 상의 라이너 층(124), 및 라이너 층(124) 상의 금속 층(126)을 포함할 수 있다.
배리어 층(122)은 제1 층간 절연 층(110)의 제1 개구부(OP1)의 내측면 및 바닥면을 따라 컨포멀(conformal)하게 배치될 수 있다. 배리어 층(122)은 라이너 층(124)의 측면 및 바닥면을 덮을 수 있다. 배리어 층(122)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 및 텅스텐 탄소 질화물(WCN) 중 적어도 하나를 포함할 수 있다.
라이너 층(124)은 배리어 층(122)을 따라 컨포멀하게 배치될 수 있다. 라이너 층(124)은 금속 층(126)의 측면 및 바닥면을 덮을 수 있다. 라이너 층(124)은 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다. 라이너 층(124)은 배리어 층(122)과 함께 금속 층(126)에 포함된 금속 물질의 내부에서의 확산과 외부의 절연 층으로의 확산을 억제하여 일렉트로 마이그레이션(EM)을 줄일 수 있다. 다만, 실시예에 따라 라이너 층(124)은 생략될 수도 있다.
금속 층(126)은 라이너 층(124)의 내측면 상에서 제1 개구부(OP1)를 채우도록 배치될 수 있다. 금속 층(126)은 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다.
캡핑 층(130)은 제1 배선 층(120)의 상면을 덮도록 배치될 수 있다. 캡핑 층(130)은 제1 층간 절연 층(110)과는 이격되며, 제1 배선 층(120) 상에만 선택적으로 증착될 수 있다. 캡핑 층(130)은 예를 들어, 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 코발트(Co) 중 적어도 하나를 포함하는 금속 층으로 형성될 수 있다. 캡핑 층(130)은 예를 들어, 코발트(Co)로 형성되는 경우, 코발트(Co) 원소가 캡핑 층(130)의 내부에서 또는 캡핑 층(130)의 외부로 확산하는 것을 억제하기 위해, 캡핑 층(130) 내부에는 불순물이 포함될 수 있다. 상기 불순물은, 붕소(B), 인(P), 탄소(C), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 이 경우, 캡핑 층(130)은 코발트(Co)에 단일 종류의 불순물이 주입된 막질이거나, 또는 서로 다른 적어도 두 종류의 불순물이 주입된 복합 막질일 수 있다. 예를 들어, 캡핑 층(130)은 CoB, CoP, CoC, CoW, CoBP, CoBC, CoBW, CoPC, CoPW, CoCW, 또는 CoBPC 등과 같은 물질을 포함할 수 있다. 캡핑 층(130)의 두께(t_c)는 약 1 Å 내지 약 100 Å 범위일 수 있으며, 약 10 Å 내지 약 50 Å 범위가 바람직할 수 있다. 캡핑 층(130)은 약 1 Å 이하의 두께로 형성하는 것이 실질적으로 어려우며, 상기 범위 이하의 두께인 경우 일렉트로 마이그레이션 감소 효과가 미미할 수 있다. 캡핑 층(130)이 상기 범위의 두께보다 크게 형성되는 경우, 배선들 간의 전기적 저항 증가로 반도체 장치의 전기적 특성이 저하될 수 있다.
캡핑 층(130)에 포함된 불순물의 농도는 캡핑 층(130)에 포함된 원소 전체 대비 약 10 % 내지 약 30 % 범위일 수 있으나, 이에 한정되지는 않는다. 캡핑 층(130)에 포함된 불순물의 농도 분포 및 깊이는 이온 주입 공정으로 조절할 수 있으며, 이온 주입 공정의 조건에 따라 다양하게 변경될 수 있다. 캡핑 층(130)에 포함된 불순물의 농도 분포에 대하여는, 하기의 도 2a 내지 도 2e를 참조하여 더 설명하기로 한다.
식각 정지 층(140)은 제1 층간 절연 층(110)과 캡핑 층(130) 상에 배치될 수 있다. 식각 정지 층(140)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함하거나, 또는 금속 산화물 및/또는 금속 질화물을 포함할 수 있고, 상기 금속은, 알루미늄(Al), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 코발트(Co) 중 적어도 하나를 포함할 수 있다. 식각 정지 층(140)의 일부 영역, 예를 들어, 캡핑 층(130)과 수직 방향(Z)을 중첩하는 식각 정지 층(140)의 제1 영역(D1)에 캡핑 층(130)으로 이온 주입 공정 시 주입된 불순물이 일부 존재할 수 있다. 불순물이 존재하는 식각 정지 층(140)의 제1 영역(D1)은 불순물이 존재하지 않거나 또는 제1 영역(D1)보다 적은 농도의 불순물을 포함하는 식각 정지 층(140)의 제2 영역(D2)보다 식각 내성이 높을 수 있다. 식각 정지 층(140)은 단일 층을 포함할 수 있으나, 이에 한정되지 않고, 복수의 층들을 포함할 수도 있다.
도 2a 내지 도 2e는 예시적인 실시예들에 따른 반도체 장치의 캡핑 층의 불순물 농도 분포를 나타내는 그래프들이다. 도 2a 내지 도 2e는 도 1의 확대도를 참고할 때, 금속 층(126)과 캡핑 층(130) 사이의 제1 계면(F1)으로부터 캡핑 층(130)과 식각 정지 층(140) 사이의 제2 계면(F2)으로 갈수록 캡핑 층(130)에 포함된 불순물의 농도 변화를 그래프로 나타낸다.
도 2a를 참조하면, 불순물의 농도는 제1 계면(F1)과 제2 계면(F2) 사이에서 최대값을 가질 수 있고, 제1 계면(F1)과 가깝거나 제2 계면(F2)과 가까울수록 농도는 점차 감소하는 분포를 가질 수 있다. 불순물 중 일부는 제1 계면(F1)을 지나 금속 층(126) 내부로 확산될 수도 있고, 금속 층(126)을 이루는 금속 물질의 확산을 억제할 수 있다.
도 2b를 참조하면, 상기 불순물 농도의 최대값이 제2 계면(F2)보다 제1 계면(F1)에 가까운 곳에 위치하도록 이온 주입 공정이 수행될 수 있다. 이 경우, 상기 불순물은 식각 정지 층(140) 보다 금속 층(126)에 가까운 곳에 더욱 많이 분포되며, 금속 층(126)을 이루는 금속 물질의 확산을 더욱 효과적으로 억제할 수 있다.
도 2c를 참조하면, 상기 불순물은 제1 계면(F1)과 제2 계면(F2) 사이에서 농도 구배(gradient)를 갖도록 분포할 수 있다. 예를 들어, 제1 계면(F1)으로부터 제2 계면(F2)으로 갈수록 상기 불순물의 농도가 점차 증가할 수 있다. 다만, 이와 반대로, 제1 계면(F1)으로부터 제2 계면(F2)으로 갈수록 상기 불순물의 농도가 점차 감소할 수도 있을 것이다.
도 2d를 참조하면, 상기 불순물은 제1 계면(F1)과 제2 계면(F2) 사이에서 실질적으로 일정한 농도 분포를 가질 수도 있다.
도 2e를 참조하면, 서로 다른 두 종류의 불순물이 캡핑 층(130)에 분포하는 것이 도시된다. 서로 다른 두 종류의 불순물은 캡핑 층(130) 내에서 동일하거나 또는 다른 농도로 분포할 수 있으며, 최대값이 분포하는 위치도 캡핑 층(130) 내에서 동일하거나 또는 다를 수도 있다. 캡핑 층(130)에는 두 종류 이상의 불순물이 주입될 수도 있다.
이와 같이, 본 발명은 이온 주입 공정을 수행하여 캡핑 층(130)에 불순물을 주입하므로, 불순물의 종류, 농도, 분포, 및 깊이 등을 타겟하여 조절할 수 있다. 캡핑 층(130)에 주입된 불순물의 농도 분포는, 예를 들어, X선 형광 분석방법(X-ray Fluorescence spectrometry, XRF) 또는 이차이온질량분석법 (Secondary Ion Mass Spectrometry, SIMS) 등을 통해 확인할 수 있다.
도 3 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3을 참조하면, 반도체 장치(100A)는, 제1 배선 층(120)에서 라이너 층(124)이 생략된 실시예를 포함하며, 금속 층(126)이 배리어 층(122)의 내측면과 직접 접촉할 수 있다. 본 발명의 예시적인 실시예에 의하면, 캡핑 층(130)은 순수 코발트가 아닌 상기 불순물이 주입된 코발트를 포함하므로, 라이너 층(124)이 생략되더라도, 라이너 층(124)과 캡핑 층(130)을 순수 코발트로 형성한 경우와 비슷한 수준 또는 그 이상으로 일렉트로 마이그레이션을 억제할 수 있다. 라이너 층(124)의 형성을 위해서는, 적어도 한 번의 증착 공정 및 적어도 한 번의 평탄화 공정이 수반되므로, 라이너 층(124)을 생략하는 경우, 공정을 단순화시키고, 공정 단가를 낮출 수 있다.
도 4를 참조하면, 반도체 장치(100B)에서, 캡핑 층(130)은 복수의 층(130A, 130B)으로 형성될 수 있다. 복수의 층(130A, 130B)은 예를 들어, 제1 배선 층(120) 상의 제1 캡핑 층(130A) 및 제1 캡핑 층(130A) 상의 제2 캡핑 층(130B)을 포함할 수 있다. 제1 캡핑 층(130A)과 제2 캡핑 층(130B)은 서로 다른 종류의 금속 물질을 포함할 수 있으며, 제1 캡핑 층(130A)과 제2 캡핑 층(130B) 중 적어도 하나의 층에 불순물이 배치될 수 있다. 또는, 제1 캡핑 층(130A)과 제2 캡핑 층(130B)은 동일한 금속 물질, 예를 들어 코발트(Co)로 형성되며, 둘 중 하나의 층에만 선택적으로 국부적으로 이온 주입 공정에 의해 불순물을 주입할 수 있다.
도 5를 참조하면, 반도체 장치(100C)는, 제2 층간 절연 층(150) 및 상부 배선 구조물(160)을 더 포함할 수 있고, 상부 배선 구조물(160)은 비아(160A) 및 제2 배선 층(160B)을 포함할 수 있다. 비아(160A)는 제2 층간 절연 층(150)과 식각 정지 층(140)을 관통하여 캡핑 층(130)과 직접 연결될 수 있다. 실시예에 따라, 비아(160A)는 캡핑 층(130)을 일부 리세스하거나, 캡핑 층(130)을 관통하여 제1 배선 층(120)과 직접 연결될 수도 있다. 상부 배선 구조물(160)은 제1 배선 층(120)과 유사하게, 배리어 층(162), 배리어 층(162) 상의 라이너 층(164), 및 라이너 층(164) 상의 금속 층(166)을 포함할 수 있다. 상부 배선 구조물(160)은 예를 들어, 듀얼 다마신 공정으로 형성될 수 있으나, 이에 한정되는 것은 아니고, 싱글 다마신 공정으로 형성될 수도 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 흐름도이다.
도 7 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 6 및 도 7을 참조하면, 기판(101) 상에 제1 층간 절연 층(110)을 형성하고(S10), 제1 층간 절연 층(110)에 제1 개구부(OP1)를 형성할 수 있다(S20).
제1 층간 절연 층(110)을 형성하기 이전에, 기판(101) 상에 트랜지스터들이 형성될 수 있다. 상기 트랜지스터들은 FEOL(Front End of Line) 공정으로 형성될 수 있으며, 기판(101)과 제1 층간 절연 층(110) 사이 생략된 영역에서 형성될 수 있다.
제1 층간 절연 층(110)을 형성하고, 별도의 마스크 패턴을 이용하여 포토 공정 및 식각 공정을 수행하여 제1 개구부(OP1)를 형성할 수 있다. 제1 개구부(OP1)는 제1 방향, 예를 들어, X 방향으로 연장되는 트렌치일 수 있다. 다만, 제1 개구부(OP1)는 평면에서 홀 타입으로 형성될 수도 있다.
도 6, 도 8 및 도 9를 참조하면, 제1 개구부(OP1) 및 제1 층간 절연 층(110) 상에 도전 층(122P, 124P, 126P)을 형성할 수 있다(S30).
도전 층(122P, 124P, 126P)은 제1 층간 절연 층(110) 상에 연장되며, 제1 개구부(OP1)를 채우도록 형성될 수 있다. 도전 층(122P, 124P, 126P)을 형성하는 것은, 제1 개구부(OP1) 및 제1 층간 절연 층(110) 상에 예비 배리어 층(122P)을 형성하고, 예비 배리어 층(122P) 상에 예비 라이너 층(122P)을 형성하고, 예비 라이너 층(124P) 상에 예비 금속 층(126P)을 형성하는 것을 포함할 수 있다. 예비 배리어 층(122P)은 제1 개구부(OP1)의 내측면 및 바닥면을 따라 컨포멀하게 형성되며, 제1 개구부(OP1)로부터 제1 층간 절연 층(110)의 상면 상으로 절곡되어 연장될 수 있다. 실시예에 따라, 예비 라이너 층(124P)의 형성 공정은 생략될 수도 있다. 예비 배리어 층(122P) 및 예비 라이너 층(124P)은 예를 들어, 화학 기상 증착 공정 또는 원자층 증착 공정을 수행하여 형성될 수 있다. 예비 금속 층(126P)은 화학 기상 증착 공정, 원자층 증착 공정, 또는 도금 공정을 수행하여 형성될 수 있다. 예를 들어, 예비 금속 층(126P)을 도금 공정으로 형성하는 경우, 예비 라이너 층(124P) 상에 시드 층을 먼저 형성할 수 있다.
도 6 및 도 10을 참조하면, 평탄화 공정을 수행하여, 제1 층간 절연 층(110) 상의 도전 층(122P, 124P, 126P)을 일부 제거하여 제1 배선 층(120)을 형성할 수 있다(S40).
제1 층간 절연 층(110)의 상면이 노출될 때까지 평탄화 공정을 수행하여, 제1 층간 절연 층(110) 상의 도전 층(122P, 124P, 126P)의 일부를 제거할 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정일 수 있다. 상기 평탄화 공정을 수행하여, 제1 개구부(OP1) 내에 도전 층(122P, 124P, 126P)이 잔존하여 제1 배선 층(120)이 형성될 수 있다.
상기 평탄화 공정은 도전 층(122P, 124P, 126P)의 각각을 이루는 물질의 종류에 따라, 복수의 평탄화 공정을 포함할 수 있다. 예를 들어, 구리(Cu)를 포함하는 예비 금속 층(126P)의 일부를 제거하는 제1 평탄화 공정을 수행하고, 코발트(Co)를 포함하는 예비 라이너 층(124P)의 일부를 제거하는 제2 평탄화 공정을 수행하고, 티타늄(Ti)/티타늄 질화물(TiN)을 포함하는 예비 배리어 층(122P)의 일부를 제거하는 제3 평탄화 공정을 차례로 수행할 수 있다. 상기 평탄화 공정을 수행함에 따라, 예비 배리어 층(122P)은 제1 개구부(OP1)에 잔존하여 배리어 층(122)으로 형성되고, 예비 라이너 층(124P)은 제1 개구부(OP1)에 잔존하여 라이너 층(124)으로 형성되고, 예비 금속 층(126P)은 제1 개구부(OP1)에 잔존하여 금속 층(126)으로 형성될 수 있다. 이로써, 제1 개구부(OP1) 내의 배리어 층(122), 라이너 층(124), 및 금속 층(126)을 포함하는 제1 배선 층(120)이 형성될 수 있다. 실시예에 따라, 예비 라이너 층(124P)은 생략되는 것도 가능하며, 이 경우, 라이너 층(124)은 형성되지 않을 수 있다.
상기 평탄화 공정을 수행한 후, 금속 층(126)의 표면에 산화된 부분을 환원하는 표면 처리 공정이 더 수행될 수 있다.
도 6 및 도 11을 참조하면, 제1 배선 층(120) 상에 예비 캡핑 층(130P)을 형성할 수 있다(S50).
예비 캡핑 층(130P)은 제1 층간 절연 층(110)과는 이격되며, 제1 배선 층(120) 상에만 선택적으로 증착될 수 있다. 예를 들어, 예비 캡핑 층(130P)은 절연 물질을 포함하는 제1 층간 절연 층(110) 상에는 증착되지 않고, 금속 물질을 포함하는 제1 배선 층(120) 상에만 선택적으로 증착될 수 있다. 예비 캡핑 층(130P)은 화학 기상 증착 공정, 원자층 증착 공정, 또는 도금 공정을 수행하여 형성될 수 있다. 예비 캡핑 층(130P)은 상온 이상 및 약 300 °C 이하의 온도 조건과 상압 이상 및 약 30 Torr 이하의 압력 조건에서 형성될 수 있다. 예비 캡핑 층(130P)은 예를 들어, 순수 코발트(Co)로 형성될 수 있다. 예비 캡핑 층(130P)은 코발트 화합물을 포함하는 프리커서(precursor)와, H2, NH3, N2 등의 반응 가스를 공급하여, 제1 배선 층(120)의 표면 상에 증착될 수 있다.
도 6 및 도 12를 참조하면, 제1 층간 절연 층(110) 및 예비 캡핑 층(130P) 상에 식각 정지 층(140)을 형성하고(S60), 이온 주입 공정(IIP)을 수행하여 예비 캡핑 층(130P)에 불순물을 주입하여 캡핑 층(130)을 형성할 수 있다(S70).
식각 정지 층(140)을 형성하기 이전에, 이온 주입 공정(IIP)을 수행하여 예비 캡핑 층(130P) 상에 불순물을 직접 주입할 수 있다. 이온 주입 공정(IIP)은 식각 정지 층(140)을 형성한 이후 수행할 수 있으며, 이온 주입 공정(IIP) 중 불순물은 예비 캡핑 층(140)을 덮는 식각 정지 층(140)을 통하여 예비 캡핑 층(140)에 주입될 수 있다. 상기 불순물은 붕소(B), 인(P), 탄소(C), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 이 경우, 이온 주입 공정(IIP) 수행 시, 상기 불순물은 예비 캡핑 층(130) 상의 식각 정지 층(130)의 제1 영역(D1)에도 주입될 수 있다. 제1 영역(D1)에는 불순물이 존재하므로, 제1 영역(D1)은 불순물이 존재하지 않거나 또는 제1 영역(D1)보다 적은 농도의 불순물을 포함하는 식각 정지 층(140)의 제2 영역(D2)보다 식각 내성이 높아질 수 있다.
이온 주입 공정(IIP) 수행 후, 캡핑 층(130)은 코발트에 서로 다른 적어도 두 종류의 불순물이 주입된 복합 막질로 형성될 수 있다. 또는 이온 주입 공정(IIP) 수행 후, 캡핑 층(130)은 코발트에 단일 종류의 불순물이 주입된 막질로 형성될 수도 있다.
이온 주입 공정(IIP)은 제1 불순물을 주입하는 제1 이온 주입 공정 및 상기 제1 불순물과 다른 제2 불순물을 주입하는 제2 이온 주입 공정을 포함하고, 상기 제1 이온 주입 공정 및 상기 제2 이온 주입 공정은 동시에 또는 순차적으로 수행될 수 있다.
도 5, 도 6, 및 도 13을 참조하면, 제2 층간 절연 층(150)을 형성하고, 비아(160A) 및 제2 배선 층(160B)을 포함하는 상부 배선 구조물을 형성할 수 있다(S80).
식각 정지 층(140) 상에 제2 층간 절연 층(150)을 형성할 수 있다. 제2 층간 절연 층(150)에 포토 공정 및 식각 공정을 수행하여 제2 개구부(OP2a, OP2b)를 형성할 수 있다. 도 5를 함께 참조하면, 제2 개구부(OP2a, OP2b)에 비아(160A) 및 제2 배선 층(160B)을 포함하는 상부 배선 구조물(160)을 형성할 수 있다. 제2 개구부(OP2a, OP2b)는 비아(160A)가 배치되는 비아 홀(OP2a) 및 제2 배선 층(160B)이 배치되는 트렌치(OP2b)를 포함할 수 있다. 트렌치(OP2b)는 제2 방향, 예를 들어, Y 방향으로 연장되는 라인 형상을 가질 수 있다. 제2 개구부(OP2a, OP2b)의 비아 홀(OP2a)은 식각 정지 층(140)의 제1 영역(D1)의 일부를 관통할 수 있다. 비아 홀(OP2a)의 형성을 위한 식각 공정 시, 이온 주입 공정(IIP)에 의해 불순물이 분포하는 제1 영역(D1)은 식각 내성이 상대적으로 높으므로, 이온 주입 공정(IIP)을 수행하지 않았을 때보다 안정적으로 식각 공정을 수행할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 110: 제1 층간 절연 층
120: 제1 배선 층 122: 배리어 층
124: 라이너 층 126: 금속 층
130: 캡핑 층 140: 식각 정지 층
150: 제2 층간 절연 층 160: 상부 배선 구조물

Claims (10)

  1. 제1 층간 절연 층에 제1 개구부를 형성하는 단계;
    상기 제1 층간 절연 층 상에 연장되며 상기 제1 개구부를 채우는 도전 층을 형성하는 단계;
    평탄화 공정을 수행하여 상기 제1 층간 절연 층 상의 상기 도전 층을 일부 제거하여 상기 제1 개구부에 잔존하는 배선 층을 형성하는 단계;
    상기 배선 층의 상면을 덮고, 순수 코발트(Co)를 포함하는 예비 캡핑 층을 형성하는 단계;
    상기 제1 층간 절연 층 및 상기 예비 캡핑 층 상에 식각 정지 층을 형성하는 단계; 및
    이온 주입 공정을 수행하여 상기 예비 캡핑 층에 불순물을 주입하여 캡핑 층을 형성하는 단계;를 포함하고,
    상기 불순물은 붕소(B), 인(P), 탄소(C), 및 텅스텐(W) 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 이온 주입 공정 수행 이후, 상기 캡핑 층은 상기 코발트에 서로 다른 적어도 두 종류의 불순물이 주입된 복합 막질로 형성되는 반도체 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 이온 주입 공정은 상기 식각 정지 층을 형성한 이후에 수행되며, 상기 불순물은 상기 예비 캡핑 층을 덮는 상기 식각 정지 층을 통하여 상기 예비 캡핑 층에 주입되는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 이온 주입 공정은 상기 식각 정지 층을 형성하기 이전에 수행되며, 상기 불순물은 상기 예비 캡핑 층에 직접 주입되는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 이온 주입 공정 수행 시, 상기 불순물은 상기 예비 캡핑 층 상의 상기 식각 정지 층의 제1 영역에도 주입되고,
    상기 식각 정지 층의 상기 제1 영역은, 상기 제1 영역 이외의 제2 영역보다 식각 내성이 높은 반도체 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 식각 정지 층 상에 제2 층간 절연 층을 형성하는 단계;
    상기 제2 층간 절연 층 및 상기 식각 정지 층을 관통하는 제2 개구부를 형성하는 단계; 및
    상기 제2 개구부에 상부 배선 구조물을 형성하는 단계;를 더 포함하고,
    상기 제2 개구부는 상기 식각 정지 층의 상기 제1 영역의 일부를 관통하는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 캡핑 층에 주입된 상기 불순물의 농도는 상기 캡핑 층의 하면과 상면 사이에서 농도 구배(gradient)를 갖고,
    상기 캡핑 층에 주입된 상기 불순물의 농도는 상기 캡핑 층에 포함된 원소 전체 대비 10 % 내지 30 % 범위인 반도체 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 예비 캡핑 층은 300 °C 이하의 온도 및 30 Torr 이하의 압력 조건에서 10 Å 내지 50 Å 범위의 두께를 갖도록 형성되고,
    상기 이온 주입 공정 시 사용되는 이온 빔의 에너지는 1 keV 내지 60 keV 인 반도체 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 도전 층을 형성하는 단계는,
    예비 배리어 층을 형성하는 단계; 및
    상기 예비 배리어 층 상에 예비 금속 층을 형성하는 단계;를 포함하고,
    상기 평탄화 공정 수행 시, 상기 예비 배리어 층은 상기 제1 개구부에 잔존하여 배리어 층으로 형성되고, 상기 예비 금속 층은 상기 제1 개구부에 잔존하여 금속 층으로 형성되고,
    상기 예비 배리어 층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 및 텅스텐 탄소 질화물(WCN) 중 적어도 하나로 형성되고,
    상기 예비 금속 층은 구리(Cu)로 형성되는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 도전 층을 형성하는 단계는, 상기 예비 배리어 층과 상기 예비 금속 층 사이에 예비 라이너 층을 형성하는 단계를 더 포함하고,
    상기 평탄화 공정 수행 시, 상기 예비 라이너 층은 상기 제1 개구부에 잔존하여 라이너 층으로 형성되고,
    상기 예비 라이너 층은 코발트(Co)로 형성되는 반도체 장치의 제조 방법.
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