JPH06350085A

JPH06350085A - 半導体装置およびその製造方法

Info

Publication number: JPH06350085A
Application number: JP13431593A
Authority: JP
Inventors: Masaru Hisamoto; 大久本; Masahiro Shigeniwa; 昌弘茂庭; Kikuo Kusukawa; 喜久雄楠川; Nobuyoshi Kobayashi; 伸好小林; Yoshitaka Nakamura; ▲吉▼孝中村; Kazunori Umeda; 一徳梅田; Kozo Katayama; 弘造片山; Akira Nagai; 亮永井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-06-04
Filing date: 1993-06-04
Publication date: 1994-12-22

Abstract

(57)【要約】【構成】拡散層電極の一部がＳＯＩ構造になっている素
子において、拡散層およびゲート電極５００の上部に金
属材料５５０を自己整合的に積み上げた構造にする。ま
た、基板１００の表面を洗浄する工程と、基板１００上
にアモルファス状態のシリコン１５０を堆積する工程と
シリコン層１５０を低温において単結晶化する工程と、
シリコン層１５０上に選択的に金属材料２５０，２６０
を堆積する工程からなる製造方法をとる。【効果】ＳＯＩ構造により寄生容量が低減された拡散
層、およびゲート上に堆積した金属により寄生抵抗が小
さくなる。不純物プロファイルを平坦化することなく、
素子領域周辺に選択的にＳＯＩ構造を得ることができ、
低抵抗，低容量の高速動作に適した半導体装置となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明構造は、高速動作特性に優
れた電界効果型トランジスタおよびその製造方法に関す
る。

【０００２】

【従来の技術】メタルオキサイドシリコンフィー
ルドエフェクトトランジスタ（以下ＭＯＳＦＥＴ：
Metal Oxide Silicon Field Effect Transistor)の高速
動作特性を向上させる試みとして、ゲート長に代表させ
る素子寸法を縮小（スケーリング）することで、単位幅
あたりのチャネル電流を増大させ、かつ、負荷となるゲ
ート容量を小さくすることが行われてきた。しかし、例
えば、ゲート寸法が１ミクロンより小さなデバイスで
は、キャリア移動度の飽和効果等により、スケーリング
ではほとんど特性向上が望めなくなりつつある。そのた
め、これまであまり顕著とはならなかったソース，ドレ
インといった拡散層電極がもつ寄生容量や寄生抵抗、或
いは、ゲート電極の寄生抵抗が素子特性を決める上で重
要な要因となりつつある。

【０００３】拡散層の寄生容量対策として、拡散層電極
を絶縁物上に形成することで、基板との容量を低減する
ことが考えられてきた。その素子構造および製造方法に
ついては、特開昭58−141571号公報に記載がある。図２
に従来技術に明らかにされている特徴的断面構造を示
す。この例では、シリコン基板１００上の素子分離酸化
膜９５０上に第二単結晶シリコン領域１２０を熱処理に
より形成し、チャネルおよび拡散層電極２２０，２３０
を形成している。また、この拡散層電極間のチャネル電
流をゲート５００がゲート絶縁膜を介して制御する構造
になっている。この拡散層電極を絶縁膜上に形成する構
造（Silicon On Insulator：ＳＯＩ構造）により、素子
の高速動作特性の改善が図られている。

【０００４】

【発明が解決しようとする課題】しかし、ＭＯＳＦＥＴ
のスケーリングを推し進めるには寄生効果だけではな
く、ソース，ドレイン間のパンチスルーと呼ばれるリー
ク電流等の短チャネル効果が顕著になるため、その対策
が重要になってくる。短チャネル効果を抑制するために
は、基板不純物濃度を高めたパンチスルーストッパ層を
形成する必要がある。一方、基板濃度の増大は、トラン
ジスタのスイッチング閾電圧を高騰させたり、キャリア
の移動度の劣化を引き起こす。そのため、チャネルとな
る基板表面での不純物濃度は低く抑える必要がある。よ
ってスケーリングを進めるには極めて急峻な不純物プロ
ファイルを実現することが求められてくる。

【０００５】従来技術では、高温の熱処理により、第二
基板１２０が形成されている。しかし、この工程は、不
純物プロファイルを平坦化するものであり、急峻なプロ
ファイル実現にとって大きな障害となる。図３に代表的
不純物プロファイルを示す。第一基板に高い濃度を持
ち、その上に成長させた第二基板に低い濃度を設定する
場合を示している。高温の熱処理を介した場合、図中破
線で示したように、第一基板から第二基板に不純物が拡
散するため、緩やかな分布形状となり、様々な素子特性
を劣化させる現象が生じてくる。

【０００６】また、スケーリングによって第二基板を薄
膜化すると、基板内に形成された拡散層も薄膜状となる
ため、寄生抵抗が増大する問題が生じる。

【０００７】本発明の目的は、急峻な不純物プロファイ
ルをもった基板構造を持ち、かつ拡散層電極の寄生容量
および寄生抵抗の小さな半導体装置を提供することにあ
る。

【０００８】本発明の他の目的は、その製造方法を提供
することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、例えば、図１に記載されているよう
に、第一単結晶シリコンの基板１００、および、一部が
素子分離絶縁膜９５０上に堆積された第二単結晶シリコ
ン領域１５０に、拡散層電極２２０，２３０およびチャ
ネル領域を形成し、さらに、拡散層電極および、ゲート
電極５００上に被覆するように金属層２５０，２６０，
５５０を積層した構造にする。

【００１０】また、シリコン基板上に素子分離領域とな
る絶縁膜層を形成する工程と，前記シリコン基板を洗浄
し低濃度不純物を含むアモルファス状態のシリコンを堆
積する工程と，前記シリコン層を固相状態で結晶化する
工程と，前記再結晶層をパターニングする工程と，前記
再結晶層上にゲート配線を形成する工程と，前記ゲート
配線側面に選択的に層間絶縁膜（スペーサ）を形成する
工程と，前記ゲート電極および、前記スペーサをマスク
に金属材料を選択的に堆積する工程を有する製造方法に
する。

【００１１】

【作用】ＳＯＩ構造となっている第二シリコン層１５０
上に形成された拡散層２２０，２３０は、金属層２５
０，２６０に覆われており、寄生抵抗が大幅に低減され
ている。また、Ｔ字型に形成されたゲート電極では、金
属層５５０により、多結晶シリコンゲートに比べ寄生抵
抗が大幅に低減することができる。

【００１２】また、洗浄工程と再結晶化工程により、従
来技術で必要であった基板形成のための高温プロセスが
不要になるため、図３に実線で示す様に、ゲートとの自
己整合的に基板内に急峻な不純物プロファイルを持った
半導体装置を容易に形成することができる。

【００１３】

【実施例】図１は本発明の基本的な素子構造を表わす素
子の断面図である。また、図４から図１１は、図１の発
明構造の製造工程を示す素子の断面図、図１２は基本的
な平面配置を示す各層のレイアウト図である。図１およ
び図４から図１１は、図１２のＣ−Ｃでの断面を示した
ものである。

【００１４】図１において、ゲート電極は多結晶シリコ
ン５００とタングステン層５５０の積層Ｔ字型構造によ
り、低抵抗ゲートを実現している。第二シリコン層１５
０は、素子領域および素子分離絶縁膜９５０上に堆積さ
れ、ソース，ドレイン拡散層電極２１０，２２０および
チャネル領域が形成されている。ゲート電極は、ゲート
絶縁膜９２０を介して、基板１５０表面に電界効果を及
ぼす。拡散層電極210,２２０へのコンタクトは、拡散層
上に堆積されたタングステン層２５０，２６０を介し
て、絶縁膜９５０上でとることができる。そのため、コ
ンタクト付近ではＳＯＩ基板構造が実現され寄生容量は
大幅に低減されている。また、拡散層210,２２０が基板
１００と接合を形成する領域でも、イオン打ち込みによ
り形成した低濃度層３１０、および３２０が拡散層の寄
生容量を低減する。

【００１５】以下、図４から図１１を用いて、Ｐ基板上
に形成したＮＭＯＳを用い製造方法を説明する。

【００１６】図４に示すように、Ｐ型シリコン単結晶基
板１００表面にイオン打ち込み法および熱処理を加える
既知の工程により、８×１０¹⁷cm^-3のボロンを含む深さ
３μｍの表面層を形成する。熱酸化により１０ｎｍの下
地酸化膜層９６１を形成し、既知の化学気相成長法（Ch
emical Vapor Deposition Method：ＣＶＤ法）により１
２０ｎｍのシリコン窒化膜４６０を堆積し、ホトレジス
ト法を用いて、素子領域１８０（図１１参照）をパター
ニングし、基板面垂直方向に異方的にエッチング加工す
る。シリコン窒化膜４６０をマスクに６０ｋｅＶの加速
電圧でボロンを２×１０¹³cm^-2のドーズ量でイオン打ち
込み２７１する。

【００１７】図５に示すように、基板を熱酸化し素子分
離領域に３００ｎｍのフィールド酸化膜９５０を形成す
る。これにより、素子分離領域のフィールド酸化膜界面
を含め、第一基板表面は全て８×１０¹⁷cm^-3程度の濃度
を得ることができる。これらの工程は既知のＬＯＣＯＳ
工程と同一である。

【００１８】図６に示すように、基板表面を弗酸水溶液
で洗浄することで、素子領域１８０のシリコン基板１０
０を露出させた後、硫酸と過酸化水素水の混合液により
洗浄し、さらに、希釈した弗酸水溶液で洗浄し、ＣＶＤ
法により５×１０¹⁶cm^-3のボロンを含む７０ｎｍのアモ
ルファス状態のシリコンを堆積し、６００℃の低温処理
することで単結晶化する。この熱処理では、ほとんど不
純物の拡散が起きないため、図３で示した理想的不純物
プロファイルを得ることができる。ここでは、Ｐ型不純
物の分布を示しているが、第二基板をＮ型にドーピング
することで表面にＮ型不純物の薄膜埋込層を形成するこ
ともできる。ゲート材料の仕事関数と組合わせること
で、適当なトランジスタ特性を引き出すことが可能とな
る。また、この結晶化工程では、素子領域のシリコン上
から結晶化が進行するため、素子分離領域上のシリコン
は多結晶状態になりがちである。しかし、素子分離領域
上の第二基板の結晶性は素子特性にはほとんど影響しな
い。

【００１９】図７において、既知のホトレジスト法によ
るパターニングおよびレジストをマスクとした基板面に
垂直方向へ異方的にエッチングするＲＩＥ（Reactive I
onEtching)法を用いてシリコン基板１５０を素子パター
ン１９０（図１２参照）にエッチングして素子領域を形
成する。このとき、第一基板表面は、高い不純物濃度を
持っているため、パターンの合わせずれ等により、第一
基板端部が露出した場合にも、低濃度である第二基板に
形成されたチャネル部に比べ高い閾電圧を持っているの
で、素子特性にほとんど影響を与えない。また、１８０
を覆うように１９０をレイアウトすることで、第二基板
層のエッチングを全て、素子分離酸化膜上で行うことも
できる。このとき、シリコンと酸化膜とのエッチング選
択比が大きいため、加工を容易にすることができる。

【００２０】図８において、基板１５０上に熱酸化によ
り５ｎｍのゲート絶縁膜９２０を形成し、ＣＶＤ法によ
りリンを高濃度にドーピングすることで導電化した多結
晶シリコン２００ｎｍを堆積し、ホトレジスト法により
ゲート電極をパターニングしＲＩＥ法で加工する。ゲー
ト５００をマスクにリンを加速電圧５０ｋｅＶ，ドーズ
量１×１０¹³cm^-2イオン打ち込みし、低濃度層３１０，
３２０を形成し、また、砒素を１５ｋｅＶ，９×１０¹⁴
cm^-2イオン打ち込みしソース，ドレインの拡散層電極２
０１，２０２を形成する。本実施例では、第一基板が高
い不純物濃度を持つため、ソース，ドレイン電極間、あ
るいは、他素子の拡散層電極間に電流リークすることが
ない。そのため、低濃度層３１０，３２０は、Ｎ，Ｐい
ずれの不純物型でも素子特性に影響しないため、イオン
打ち込みプロセスにおいて広いプロセスマージンを得る
ことができる。

【００２１】図９において、ＣＶＤ法により１５０ｎｍ
のシリコン酸化膜９０５を堆積後、ＲＩＥ法を用いてゲ
ート５００側面のみに層間膜スペーサ９０５を形成す
る。スペーサおよびゲート５００をマスクに２５ｋｅ
Ｖ，２×１０¹⁵cm^-2イオン打ち込みしソース，ドレイン
の拡散層電極２２０，２３０を形成する。

【００２２】図１０において、基板表面を洗浄後、ＷＦ
₆のＳｉＨ₄還元を用いたＣＶＤ法によりシリコン上、
すなわち、拡散層電極２１０および２２０と、ゲート電
極５００上に選択的にタングステン層（２５０，２６
０，５５０）を１００ｎｍ堆積する。このとき、タング
ステン膜は等方的に堆積するため、ゲート５００上で
は、横方向にも成長するため、５００および５５０によ
りＴ字型のゲート形状を得ることができる。

【００２３】図１１では、以下、従来技術による層間お
よび配線工程に習い、ＣＶＤ法によるＰＳＧ等のシリコ
ン酸化膜の堆積およびＳＯＧ無機塗布材により、平坦な
層間絶縁膜を形成し、拡散層電極およびゲート電極（図
中省略）にコンタクトホールを開孔し、既知のタングス
テンＣＶＤ法を用いてタングステン層２５０，２６０，
５５０上のコンタクトホール内のみにタングステンを選
択成長させ、配線下地層６１０を形成し、さらに、シリ
コンを含むアルミニウムをスパッタ法により５００ｎｍ
堆積後、配線加工を行うことで図１に示した半導体装置
を得ることができる。

【００２４】図１２に示した平面レイアウトにおいて明
らかなように、実効的な寄生容量を決める素子領域１８
０（ハッチング領域）は、基板１５０上に形成された実
際の素子領域に比べ遥かに小さくてよい。また、図中、
矢印Ａ，Ｂで示したゲート，拡散層間の短絡を生じるゲ
ート端からコンタクトまで（Ａ）に比べ、ゲート端から
素子分離領域まで（Ｂ）を小さくできることも明らかで
ある。

【００２５】図１３に示すように、基板１５０のパター
ニングにおいて、複数の拡散層電極間をつなぐように形
成し、タングステン層２６０を選択的に堆積すること
で、素子間をつなぐ配線を、コンタクトホールを形成す
ることなく得ることができる。また、このとき、基板１
００との接合面積が小さいため、容易に型や濃度の異な
る不純物層１３０，１４０を形成することができる。よ
って、相補型ＭＯＳ集積回路(Complementary MOS：ＣＭ
ＯＳ）形成においても有用である。

【００２６】

【発明の効果】本発明によれば、金属を積層したＴ字型
ゲート構造および金属を積層した拡散層により寄生抵抗
が低減され、部分的なＳＯＩ構造を実現し寄生容量も大
幅に低減されたため、高速動作特性に優れた半導体装置
を実現することができる。

【００２７】さらに、洗浄工程と低温の再結晶化工程
と、ゲートとの自己整合プロセスにより、バルク基板上
に急峻な不純物プロファイルを持つ半導体装置を容易に
形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の素子構造を示す素子の断面
図。

【図２】従来構造の素子を示す素子の断面図。

【図３】本発明の一実施例の不純物プロファイルを示す
説明図。

【図４】本発明の一実施例の素子形成の第一工程を示す
説明図。

【図５】本発明実施例の素子形成の第二工程を示す説明
図。

【図６】本発明実施例の素子形成の第三工程を示す説明
図。

【図７】本発明実施例の素子形成の第四工程を示す説明
図。

【図８】本発明実施例の素子形成の第五工程を示す説明
図。

【図９】本発明実施例の素子形成の第六工程を示す説明
図。

【図１０】本発明実施例の素子形成の第七工程を示す説
明図。

【図１１】本発明実施例の素子形成の第八工程を示す説
明図。

【図１２】本発明実施例の形成工程を示す平面マスクパ
ターンの説明図。

【図１３】第二実施例の素子構造を示す素子の断面図。

【符号の説明】

１００…第一シリコン基板、１５０…第二シリコン基
板、２０１，２０２，２２０，２３０…拡散層電極（ソ
ース，ドレイン）、２５０，２６０，５５０…タングス
テン積み上げ層、３１０，３２０…低濃度層、５００…
ゲート、９０５…シリコン酸化膜スペーサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小林伸好東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中村 ▲吉▼孝東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者梅田一徳東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者片山弘造東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者永井亮東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】第一の半導体基板と，前記第一の半導体基
板と一部が接する第二の半導体基板と，前記第一および
第二の半導体基板上に形成された高濃度不純物拡散層に
より形成されたソース，ドレイン電極と，前記ソース，
ドレイン電極間の基板表面に絶縁膜を介して電界効果を
及ぼすゲート電極とを含む絶縁ゲート型電界効果トラン
ジスタにおいて、少なくとも前記ソース，ドレイン電極
の一部が前記第二の半導体基板上に形成され、前記ソー
ス，ドレイン電極上の一部が堆積された低抵抗金属材に
より覆われていることを特徴とする半導体装置。
【請求項２】請求項１において、前記ゲート電極が、下
面に比べ大きな上面を持つ‘Ｔ字型’に形成されている
半導体装置。
【請求項３】請求項１において、前記低抵抗金属材がタ
ングステンである半導体装置。
【請求項４】請求項１において、前記ソース，ドレイン
電極が、素子分離領域上に堆積されている半導体装置。
【請求項５】請求項１において、前記第一の半導体基板
の表面付近で、ｐｎ接合を形成する前記ソース，ドレイ
ン電極の前記第一の半導体基板の濃度が、他の領域に比
べて低い半導体装置。
【請求項６】半導体基板上に素子分離領域を形成する工
程と，基板面上に第二シリコン層を堆積する工程と，前
記第二シリコン層を単結晶化する工程と，ゲート電極を
形成する工程と，前記第二シリコン層および前記ゲート
電極上に選択的に金属層を堆積する工程を含むことを特
徴とする半導体装置の製造方法。
【請求項７】請求項６において、前記第二基板形成工程
が、固相成長法である半導体装置の製造方法。