WO2010026620A1 - 半導体の製造方法 - Google Patents

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舛岡　富士雄
紳太郎 新井
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly, to an SGT (Surrounding Gate Gate Transistor) which is a vertical MOS transistor having a columnar semiconductor layer, a side wall of which is a channel region, and a gate electrode surrounding the channel region.
  • SGT Standardrounding Gate Gate Transistor
  • the present invention relates to a structure and a manufacturing method thereof.
  • an SGT is a vertical gate transistor having a columnar semiconductor layer formed on the surface of a semiconductor substrate and having a gate formed on the side wall so as to surround the columnar semiconductor layer.
  • (Surrounding Gate Transistor) has been proposed (for example, Patent Document 1: JP-A-2-188966).
  • Patent Document 1 JP-A-2-188966.
  • the drain, gate, and source are arranged in the vertical direction, the occupied area can be greatly reduced as compared with the conventional planar transistor.
  • FIG. 20A shows a plan view of a CMOS inverter configured using the SGT of Patent Document 1
  • FIG. 20B shows a cross-sectional structure of the cut line AA ′ in the plan view of FIG. 20A.
  • Show. 20A and 20B an N well 302 and a P well 303 are formed on a Si substrate 301, and a columnar silicon layer 305 that forms a PMOS in the N well region is formed on the surface of the Si substrate.
  • a columnar silicon layer 306 for forming an NMOS is formed in the region, and a gate 308 is formed so as to surround each columnar silicon layer.
  • the P + drain diffusion layer 310 formed below the columnar semiconductor forming the PMOS and the N + drain diffusion layer 312 formed below the columnar semiconductor forming the NMOS are connected to the output terminal Vout, and the columnar silicon layer forming the PMOS.
  • the source diffusion layer 309 formed on the upper side is connected to the power supply potential Vcc
  • the source diffusion layer 311 formed on the upper part of the columnar silicon layer forming the NMOS is connected to the ground potential Vss
  • the common gate 308 of PMOS and NMOS is A CMOS inverter is formed by being connected to the input terminal Vin.
  • FIG. 21 shows an outline of the process flow for forming the SGT columnar silicon layer and the gate electrode of Non-Patent Document 1. This process flow will be described below.
  • a columnar silicon layer 403 is formed by etching the silicon substrate 402 as shown in FIG. 21B using the silicon substrate shown in FIG.
  • a gate insulating film 404 is formed.
  • a gate conductive film 405 is formed.
  • the gate conductive film 405 and the gate insulating film 404 above the columnar silicon layer are polished by CMP.
  • FIG. 21 shows an outline of the process flow for forming the SGT columnar silicon layer and the gate electrode of Non-Patent Document 1. This process flow will be described below.
  • a columnar silicon layer 403 is formed by etching the silicon substrate 402 as shown in FIG. 21B using the silicon substrate shown in FIG.
  • a gate insulating film 404 is formed.
  • a gate conductive film 405 is formed.
  • the gate conductive film 405 is etched back to process the gate conductive film 405 surrounding the columnar silicon layer so as to have a desired gate length.
  • a gate wiring pattern resist 405 is formed by lithography.
  • the gate conductive film 405 is etched to form a gate electrode and a gate wiring.
  • the SGT manufacturing method shown in FIG. 21 has the following problems.
  • the end point detection method by monitoring the fluctuation of the plasma emission intensity cannot be used in the dry etching of the gate electrode, the time-designated etching must be used.
  • the gate length is directly affected by the variation in the etching rate of the apparatus during work for each lot and for each wafer, the variation in the gate length becomes very large. If the variation in gate length increases, the variation in transistor characteristics naturally increases. Therefore, in order to reduce the variation in SGT characteristics, it is essential to use end point detection that can absorb fluctuations in the etching rate for each lot and for each wafer in the etching of the gate length.
  • the present invention has been made in view of the above circumstances, and an object thereof is to stably manufacture a gate length by using an endpoint detection method by monitoring plasma emission in dry etching for determining a gate length. To do.
  • a semiconductor device is manufactured in which a source diffusion layer, a drain diffusion layer, and a columnar semiconductor layer are arranged hierarchically in a vertical direction on a substrate, and a gate is arranged on a sidewall of the columnar semiconductor layer.
  • a way to A columnar semiconductor layer is disposed on the surface of the semiconductor substrate, and an insulating film is disposed on the surfaces of the semiconductor substrate and the columnar semiconductor layer,
  • the method Forming a first gate conductive film so as to cover a hard mask formed on the columnar semiconductor layer and a surface of the columnar semiconductor layer; Planarizing an upper portion of the first gate conductive film using the hard mask as a stopper; Forming a second gate conductive film on the planarized surface of the first gate conductive film; Anisotropically etching the second gate conductive film; Monitoring the plasma emission intensity generated from the second gate conductive film during the etching, and detecting the etching end point of the second gate conductor from the change in the plasma emission intensity; And anisotropically etching the first gate conductive film, The etching rate of the second gate conductive film calculated from the time required from the start to the end of the etching of the second gate conductive film and the film thickness of the second gate conductive film, and the first gate conductive
  • a method of manufacturing a semiconductor device is provided.
  • both the first gate conductive film and the second gate conductive film are polysilicon.
  • the first gate conductive film and the second gate conductive film are the same metal film.
  • the first gate conductive film and the second gate conductive film are different metal films.
  • a semiconductor device is manufactured in which a source diffusion layer, a drain diffusion layer, and a columnar semiconductor layer are arranged hierarchically in a vertical direction on a substrate, and a gate is arranged on a sidewall of the columnar semiconductor layer.
  • a way to A columnar semiconductor layer is disposed on the surface of the semiconductor substrate, The method Forming a first insulating film so as to cover the hard mask formed on the columnar semiconductor layer and the surface of the columnar semiconductor layer; Planarizing an upper portion of the first insulating film using the hard mask as a stopper; Forming a second insulating film on the planarized surface of the first insulating film; Etching the second insulating film anisotropically; Monitoring the plasma emission intensity generated from the second insulating film during the etching, and detecting the etching end point of the second insulating film from the change in the plasma emission intensity; Etching the first insulating film anisotropically, The etching rate of the second insulating film calculated from the time required from the start to the end of the etching of the second insulating film and the film thickness of the second insulating film, the first insulating film and the first An end point of etching of the first insulating film is detected by specifying the etching rate of the
  • Embodiment 1 of the present invention provides a method for accurately controlling the etching amount of a gate electrode by using an end point detection method using a plasma emission intensity monitor when the gate electrode is formed by dry etching.
  • FIG. 1 shows a plan view (a) and a cross-sectional view (b) along AA ′ of an SGT targeted by the present invention.
  • the NMOS SGT used in this example will be described below with reference to FIG.
  • a columnar silicon layer 102 is formed on the silicon substrate 101, and a gate insulating film 105 and a gate electrode 106 a are formed around the columnar silicon layer 102.
  • An N + drain diffusion layer 103 is formed below the columnar silicon layer 102, and an N + source diffusion layer 104 is formed above the columnar silicon layer 102.
  • a contact 107 is formed on the N + drain diffusion layer 103, a contact 108 is formed on the N + source diffusion layer 104, and a contact 109 is formed on the gate wiring 106b extending from the gate electrode 106a.
  • the SGT performs transistor operation by connecting the N + source diffusion layer 104 to the GND potential, connecting the N + drain diffusion layer 103 to the Vcc potential, and applying a potential of 0 to Vcc to the gate electrode 106a.
  • the source diffusion layer and the drain diffusion layer may operate in a switched state.
  • FIG. 2 to FIG. 14 show an example of a manufacturing method that enables the accurate columnar silicon layer to be etched.
  • (a) is a plan view and (b) is a cross-sectional view taken along line A-A ′.
  • a pad oxide film 112 is formed on the silicon substrate 101 to relieve stress between the silicon substrate and the hard mask, and then a silicon nitride film 110 as a hard mask is formed.
  • the resist is patterned by lithography using a columnar silicon layer mask, and the pad oxide film 112 and the hard mask 110 are patterned by dry etching.
  • the silicon layer is etched using the hard mask 110 to form the columnar silicon layer 102.
  • an N + diffusion layer 103 is formed in the diffusion layer below the columnar silicon layer by impurity implantation or the like.
  • a gate insulating film 105 is formed. Subsequently, for example, polysilicon is deposited as the first gate conductive film 106 so as to embed the columnar silicon layer 102.
  • the first gate conductive film 106 and the gate insulating film 105 on the columnar silicon layer are polished by CMP, and the upper surface of the first gate conductive film 106 is planarized.
  • the gate length can be easily controlled as will be described later.
  • the first hard mask 110 on the columnar silicon layer is used as a CMP stopper.
  • the selectivity with respect to the gate conductive film can be increased, so that the CMP polishing amount can be controlled with high reproducibility.
  • polysilicon is deposited as the second gate conductive film 111.
  • the second gate conductive film 111 is etched back.
  • the structure at the time when the hard mask is exposed and the end point is detected is shown.
  • the plasma emission characteristics at the time of etch back in FIG. 10A when the etching is started (point A1), the emission intensity rapidly increases.
  • the amount of polysilicon to be etched decreases, and the emission intensity begins to decrease (point B1).
  • the end point of etching can be detected. Since the film thickness of the second gate conductive film until the hard mask is exposed is determined by the amount of film formation, the etching rate of the second gate conductive film 111 can be calculated using the time from the start to the end of etching.
  • the etching rate of the second gate conductive film can be calculated with high accuracy.
  • the overetch amount for a desired film thickness can be calculated in consideration of the etching rate at the time of etching, so that the gate length can be stably formed. That is, from the etching rate of the second gate conductive film calculated when the second gate conductive film is actually etched and the relative ratio of the etching rates of the first gate conductive film and the second gate conductive film.
  • the etching rate when actually etching the first gate conductive film can be calculated. Then, from the etching rate of the first gate conductive film, the etching time until the first gate conductive film has a desired film thickness can be obtained with high accuracy. At this time, the columnar silicon layer is protected from etching by the first hard mask 110 on the columnar silicon layer.
  • the first gate conductive film and the second gate conductive film are both polysilicon, but the first gate conductive film and the second gate conductive film may be the same metal film. Further, the first gate conductive film and the second gate conductive film may be different metal films.
  • the plasma emission characteristics from the second gate conductive film are as shown in FIG.
  • the first gate conductive film and the second gate conductive film may be made of the same material or different materials.
  • the etching amount of the gate conductive film can be controlled.
  • a gate electrode having a desired gate length is formed after dry etching, as shown in FIG. Is done.
  • the pad oxide film 112 and the hard mask 110 are removed by dry etching or wet etching. Subsequently, by patterning the gate electrode, the gate electrode 106a surrounding the columnar silicon layer and the gate wiring 106b for forming a contact or the like are formed.
  • the diffusion layer 104 on the upper part of the columnar silicon layer is formed by impurity implantation or the like.
  • the transistor is formed by forming an interlayer film and forming contacts (107, 108, 109).
  • FIG. 15 shows a plan view (a) and a cross-sectional view (b) along AA ′ of the SGT targeted by the present invention.
  • the NMOS SGT used in this example will be described below with reference to FIG.
  • a columnar silicon layer 202 is formed on the silicon substrate 201, and a gate insulating film 205 and a gate electrode 206 a are formed around the columnar silicon layer 202.
  • An N + drain diffusion layer 203 is formed below the columnar silicon layer 202, and an N + source diffusion layer 204 is formed above the columnar silicon layer 202.
  • a silicon oxide film 213 is formed between the N + drain diffusion layer 203 and the gate electrodes (206a, 206b) in order to reduce the gate capacitance.
  • a contact 207 is formed on the N + drain diffusion layer 203, a contact 208 is formed on the N + source diffusion layer 204, and a contact 209 is formed on the gate wiring 206b extending from the gate electrode 206a. Since the silicon oxide film 213 is as thin as several tens of nm, it is necessary to control the film thickness accurately.
  • the SGT performs transistor operation by connecting the N + source diffusion layer 204 to the GND potential, connecting the N + drain diffusion layer 203 to the Vcc potential, and applying a potential of 0 to Vcc to the gate electrode 206a.
  • the source diffusion layer and the drain diffusion layer may operate in a switched state.
  • FIG. 16 to FIG. 21 show an example of a method for manufacturing the above SGT.
  • (a) is a plan view and (b) is a cross-sectional view taken along line A-A ′. Since the process up to the formation of the N + diffusion layer in FIG. 5 is the same as that in the first embodiment, the subsequent steps will be described.
  • a silicon oxide film 213 is formed so as to embed the columnar silicon layer 202.
  • the silicon oxide film 213 above the columnar silicon layer is polished by CMP to planarize the upper surface of the silicon oxide film.
  • the hard mask 210 on the columnar silicon layer is used as a CMP stopper.
  • the selectivity with respect to the silicon oxide film can be increased, so that the CMP polishing amount can be controlled with high reproducibility.
  • a silicon oxide film 213 is formed so as to embed the columnar silicon layer 202.
  • the silicon oxide film is etched back.
  • the structure at the time when the silicon nitride film as a hard mask is exposed and the end point is detected is shown.
  • the algorithm used for end point detection is the same as in the case of the first embodiment (FIG. 6).
  • the etching rate of the silicon oxide film 213 is calculated as in the first embodiment, and the etching time from the etching rate to the desired film thickness is specified.
  • a silicon oxide film 213 having a desired thickness is formed on the N + diffusion layer 203 in order to reduce the gate capacitance.
  • a gate insulating film 205 and a gate conductive film 206 are formed. Since the subsequent steps are the same as those in the first embodiment, they are omitted here.
  • the present invention is not limited to the above-described embodiment, and a step of forming a first insulating film or conductive film so as to embed a columnar semiconductor layer, and the first insulating film or conductive film is formed on the columnar semiconductor layer.
  • the manufacturing method of the present invention it is possible to control the etching amount using end point detection in dry etching for forming the gate electrode of the SGT.
  • the length can be manufactured stably.
  • an SGT having stable characteristics can be manufactured.
  • SGT of this invention It is the top view and sectional drawing of SGT of this invention. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is process drawing which shows the manufacturing method of this invention in process order. It is a figure which shows the plasma emission characteristic at the time of using this invention. It is process drawing which shows the manufacturing method of this invention in process order.

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Abstract

　ゲート長を決めるドライエッチングにおいてプラズマ発光をモニターすることによる終点検出方法を用いることにより半導体装置のゲート長を安定して製造する。 　本発明によれば、ソース拡散層、ドレイン拡散層及び柱状半導体層が基板上に垂直方向に階層的に配置され、前記柱状半導体層の側壁にゲートが配置される半導体装置を製造する方法であって、 　柱状半導体層を埋め込むように第１の絶縁膜もしくは導電膜を成膜する工程と、上記第１の絶縁膜もしくは導電膜を柱状半導体層上部に形成されたストッパーにより終点検出を行い平坦化する工程と、第２の絶縁膜もしくは導電膜を成膜する工程と、第２の絶縁膜もしくは導電膜のエッチングすると共にそのエッチング時のエッチングレートを算出する工程と、上記第２の絶縁膜もしくは導電膜をエッチバックする際の上記第２の絶縁膜もしくは導電膜のエッチングレートを用いて第１の絶縁膜もしくは導電膜のエッチングの終点検出を行うことにより、第１の絶縁膜もしくは導電膜のエッチング量を制御する工程を含む製造方法が提供される。

Description

半導体の製造方法
本発明は半導体装置の製造方法に関し、特に柱状半導体層を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型ＭＯＳトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）の構造およびその製造方法に関する。
半導体装置の高集積化や高性能化を実現するため、半導体基板の表面に柱状半導体層を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２－１８８９６６）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
特許文献１のＳＧＴを用いて構成されたＣＭＯＳインバーターの平面図を図２０（ａ）に、図２０（ａ）の平面図におけるＡ－Ａ’のカットラインの断面構造を図２０（ｂ）に示す。
図２０（ａ）、（ｂ）より、Ｓｉ基板３０１上にＮウェル３０２およびＰウェル３０３が形成され、Ｓｉ基板表面にはＮウェル領域にＰＭＯＳを形成する柱状シリコン層３０５が形成され、Ｐウェル領域にＮＭＯＳを形成する柱状シリコン層３０６が形成され、それぞれの柱状シリコン層を取り囲むようにゲート３０８が形成される。ＰＭＯＳを形成する柱状半導体の下部に形成されるＰ＋ドレイン拡散層３１０およびＮＭＯＳを形成する柱状半導体の下部に形成されるＮ＋ドレイン拡散層３１２は出力端子Ｖｏｕｔに接続され、ＰＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層３０９は電源電位Ｖｃｃに接続され、ＮＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層３１１は接地電位Ｖｓｓに接続され、ＰＭＯＳとＮＭＯＳの共通のゲート３０８は入力端子Ｖｉｎに接続されることによりＣＭＯＳインバーターを形成する。
ＳＧＴの製造方法の一例として非特許文献１にプロセスフローが示されている。非特許文献１のＳＧＴの柱状シリコン層およびゲート電極形成プロセスフローの概要を図２１に示す。以下にこのプロセスフローについて説明する。図２１（ａ）に示したシリコン基板を用いて、図２１（ｂ）に示すように、シリコン基板４０２をエッチングすることにより、柱状シリコン層４０３を形成する。図２１（ｃ）に示すように、ゲート絶縁膜４０４を成膜する。図２１（ｄ）に示すように、ゲート導電膜４０５を成膜する。図２１（ｅ）に示すように、ゲート導電膜４０５および柱状シリコン層上部のゲート絶縁膜４０４をＣＭＰにて研磨する。図２１（ｆ）に示すように、ゲート導電膜４０５をエッチバックして、所望のゲート長になるように柱状シリコン層を囲むゲート導電膜４０５を加工する。図２１（ｇ）に示すように、リソグラフィーによりゲート配線パターンのレジスト４０５を形成する。図２１（ｈ）に示すように、ゲート導電膜４０５をエッチングして、ゲート電極およびゲート配線を形成する。
特開平２－１８８９６６号公報 Ｒｕｉｇａｎｇ　Ｌｉ　ｅｔ　ａｌ．、"５０ｎｍ　Ｖｅｒｔｉｃａｌ　Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　ＭＯＳＦＥＴ　ｗｉｔｈ　Ｓ－ｆａｃｔｏｒ　ｏｆ　７５ｍｖ／ｄｅｃ"、Ｄｅｖｉｃｅ　Ｒｅｓｅｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ、２００１年、ｐ．６３
しかしながら、図２１に示したＳＧＴの製造方法においては、以下のような問題がある。
上記プロセスフローにおいては、ゲート電極のドライエッチングにおいてプラズマ発光強度の変動をモニターすることによる終点検出方法を用いることができないため時間指定のエッチングを用いないといけない。この場合、ゲート長は作業時の装置のエッチングレートのロット毎、ウェハー毎の変動の影響をそのまま受けることになるのでゲート長のばらつきは非常に大きくなる。ゲート長のばらつきが大きくなれば、当然トランジスタ特性のばらつきも大きくなってしまう。
したがって、ＳＧＴの特性ばらつきを小さくするためには、ゲート長のエッチングにおいてロット毎、ウェハー毎のエッチングレートの変動を吸収することができる終点検出を用いることが必須である。
本発明は上記の事情を鑑みてなされたもので、ゲート長の決めるためのドライエッチングにおいてプラズマ発光をモニターすることによる終点検出方法を用いることにより、ゲート長を安定して製造することを目的とする。
　本発明の一つの特徴によれば、ソース拡散層、ドレイン拡散層及び柱状半導体層が基板上に垂直方向に階層的に配置され、前記柱状半導体層の側壁にゲートが配置される半導体装置を製造する方法であって、
　半導体基板の表面に柱状半導体層が配置され、前記半導体基板及び前記柱状半導体層の表面に絶縁膜が配置されており、
　前記方法は、
　前記柱状半導体層上に形成されたハードマスク及び前記柱状半導体層の表面を覆うように第1のゲート導電膜を成膜する工程と、
　前記ハードマスクをストッパーとして用いて前記第１のゲート導電膜の上部を平坦化する工程と、
　平坦化された前記第１のゲート導電膜の表面上に第２のゲート導電膜を成膜する工程と、
　前記第２のゲート導電膜を異方的にエッチングする工程と、
　前記エッチング時に第２のゲート導電膜から生じるプラズマ発光強度をモニターし、前記プラズマ発光強度の変化から前記第２のゲート導電体のエッチングの終点を検出する工程と、
　前記第1のゲート導電膜を異方的にエッチングする工程とを含み、
　前記第２のゲート導電膜のエッチングの開始から終了までに要した時間と第２のゲート導電膜の膜厚とから算出される第２のゲート導電膜のエッチングレートと、前記第１のゲート導電膜と前記第２のゲート導電膜とのエッチングレートの相対比とを用いて、前記第１のゲート導電膜のエッチングレートを特定することにより、前記第１のゲート導電膜のエッチングの終点検出を行うことを特徴とする半導体装置の製造方法が提供される。
　本発明の好ましい態様では、前記半導体装置の製造方法において、前記第１のゲート導電膜及び第２のゲート導電膜が共にポリシリコンである。また、本発明の別の好ましい態様では、前記半導体装置の製造方法において、前記第１のゲート導電膜及び第２のゲート導電膜が同一の金属膜である。また、本発明のさらに別の好ましい態様では、前記半導体装置の製造方法において、前記第１のゲート導電膜及び第２のゲート導電膜が異なる金属膜である。
　本発明の別の特徴によれば、ソース拡散層、ドレイン拡散層及び柱状半導体層が基板上に垂直方向に階層的に配置され、前記柱状半導体層の側壁にゲートが配置される半導体装置を製造する方法であって、
　半導体基板の表面に柱状半導体層が配置されており、
　前記方法は、
　前記柱状半導体層上に形成されたハードマスク及び前記柱状半導体層の表面を覆うように第1の絶縁膜を成膜する工程と、
　前記ハードマスクをストッパーとして用いて前記第１の絶縁膜の上部を平坦化する工程と、
　平坦化された前記第１の絶縁膜の表面上に第２の絶縁膜を成膜する工程と、
　前記第２の絶縁膜を異方的にエッチングする工程と、
　前記エッチング時に第２の絶縁膜から生じるプラズマ発光強度をモニターし、前記プラズマ発光強度の変化から前記第２の絶縁膜のエッチングの終点を検出する工程と、
　前記第１の絶縁膜を異方的にエッチングする工程とを含み、
　前記第２の絶縁膜のエッチングの開始から終了までに要した時間と第２の絶縁膜の膜厚とから算出される第２の絶縁膜のエッチングレートと、前記第１の絶縁膜と前記第２の絶縁膜とのエッチングレートの相対比とを用いて、第１の絶縁膜のエッチングレートを特定することにより、第１の絶縁膜のエッチングの終点検出を行うことを特徴とする半導体装置の製造方法が提供される。
　本発明の好ましい態様では、前記半導体装置の製造方法において、前記第１の絶縁膜及び第２の絶縁膜が共にシリコン酸化膜である。
以下に、ゲート電極のドライエッチングにおいてプラズマ発光強度をモニターすることによって、終点検出が可能なＳＧＴの製造方法を示す。
本発明の実施例１においては、ゲート電極をドライエッチングにて形成するときに、プラズマ発光強度モニターによる終点検出方法を用いて正確にゲート電極のエッチング量を制御する方法を提供する。
図１に本発明が対象とするＳＧＴの平面図（ａ）及びＡ－Ａ’における断面図（ｂ）を示す。以下に図１を参照して、本実施例に用いたＮＭＯＳ ＳＧＴについて説明する。
シリコン基板１０１上に柱状シリコン層１０２が形成され、柱状シリコン層１０２の周囲にゲート絶縁膜１０５およびゲート電極１０６aが形成されている。柱状シリコン層１０２の下部にはＮ＋ドレイン拡散層１０３が形成され、柱状シリコン層１０２の上部にはＮ＋ソース拡散層１０４が形成されている。Ｎ＋ドレイン拡散層１０３上にはコンタクト１０７が形成され、Ｎ＋ソース拡散層１０４上にはコンタクト１０８が形成され、ゲート電極１０６aより延在するゲート配線１０６ｂ上にはコンタクト１０９が形成されている。
Ｎ＋ソース拡散層１０４をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層１０３をＶｃｃ電位に接続し、ゲート電極１０６ａに０～Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。なお、実際には上記のソース拡散層とドレイン拡散層は入れ替った状態で動作することもある。
図２から図１４に上記の正確な柱状シリコン層のエッチングを可能にする製造方法の一例を示す。各図において（ａ）は平面図、（ｂ）はＡ－Ａ’の断面図を示している。
図２に示されるように、シリコン基板１０１上に、シリコン基板とハードマスクとの応力を緩和するためパッド酸化膜１１２を成膜し、続いてハードマスクであるシリコン窒化膜１１０を成膜する。
図３に示されるように、柱状シリコン層のマスクを用いてリソグラフィーによりレジストをパターニングし、ドライエッチングによりパッド酸化膜１１２及びハードマスク１１０をパターニングする。
図４に示されるように、ハードマスク１１０を用いてシリコン層をエッチングし、柱状シリコン層１０２を形成する。
図５に示されるように、柱状シリコン層下部の拡散層に不純物注入等によりＮ＋拡散層１０３を形成する。
図６に示されるように、ゲート絶縁膜１０５を成膜する。続いて、柱状シリコン層１０２を埋め込むように、第１のゲート導電膜１０６として例えばポリシリコンを成膜する。
図７に示されるように、ＣＭＰにより柱状シリコン層上部の第１のゲート導電膜１０６およびゲート絶縁膜１０５を研磨し、第１のゲート導電膜１０６の上面を平坦化する。第１のゲート導電膜１０６の上部をＣＭＰによって平坦化することにより、後述するように、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部の第１のハードマスク１１０をＣＭＰのストッパーとして使用する。ハードマスクとして、例えばシリコン窒化膜を用いることにより、ゲート導電膜との選択比を大きく取れるため、再現性よくＣＭＰ研磨量を制御することができる。
図８に示されるように、第２のゲート導電膜１１１としてポリシリコンを成膜する。
図９に示されるように、第２のゲート導電膜１１１をエッチバックする。図においては、ハードマスクが露出して、終点が検出される時点における構造が示されている。
図１０（ａ）のエッチバック時のプラズマ発光特性に示されるように、エッチングが開始されると（Ａ１点）急激に発光強度が強くなる。ハードマスクが露出し始めると、エッチングされるポリシリコンの量が減少するため、発光強度が減少し始める（Ｂ１点）。この発光強度の減少をモニターすることによって、エッチングの終点検出を行うことができる。
ハードマスクが露出するまでの第２のゲート導電膜の膜厚は成膜量により決まるので、エッチングの開始から終点までの時間を用いると、第2のゲート導電膜１１１のエッチングレートを算出することができる。この点、上述の通り、事前に第１のゲート導電膜１０６の上部を研磨して平坦化しておいたことにより、エッチングされた第２のゲート導電膜の量とエッチング時間とを精度良く特定できるため、第２のゲート導電膜のエッチングレートを精度良く算出することができる。このレートを用いるとエッチング時のエッチングレートを考慮した所望の膜厚分のオーバーエッチ量を算出することができるので、ゲート長を安定して形成することができる。すなわち、実際に第２のゲート導電膜をエッチングしたときに算出される第2のゲート導電膜のエッチングレートと、第１のゲート導電膜と第２のゲート導電膜のエッチングレートの相対比とから、実際に第１のゲート導電膜をエッチングするときのエッチングレートを算出することができる。そして、第１のゲート導電膜のそのエッチングレートから、第１のゲート導電膜を所望の膜厚にするまでのエッチング時間を精度良く求めることができる。
また、このときに柱状シリコン層上部の第１のハードマスク１１０により柱状シリコン層がエッチングから保護される。
上述の説明においては、第１のゲート導電膜と第２のゲート導電膜がともにポリシリコンの場合であるが、第１のゲート導電膜と第２のゲート導電膜が同一の金属膜でもよい。
また、第１のゲート導電膜と第２のゲート導電膜が異なる金属膜でもよいが、この場合には第２のゲート導電膜からのプラズマ発光特性は図１０（ｂ）のようになる。エッチングが開始されると（Ａ２点）急激に発光強度が強くなる。ハードマスクが露出すると、第２のゲート導電膜がなくなるため、発光強度が減少し始める（Ｂ２点）。この発光強度の減少をモニターすることによって、エッチングの終点検出を行うことができる。
第１のゲート導電膜と第２のゲート導電膜のエッチングレートの相対比がわかれば、第１のゲート導電膜と第２のゲート導電膜が同一の材質でも異なる材質でも、同様に第１のゲート導電膜のエッチング量を制御することができる。
上述のように精度の良い第１の導電膜のエッチングレートからエッチング時間を特定しておくことにより、図１１に示されるように、ドライエッチング後においては、所望のゲート長を持つゲート電極が形成される。
図１２に示されるように、パッド酸化膜１１２及びハードマスク１１０をドライエッチまたはウェットエッチにより除去する。続いて、ゲート電極をパターニングすることにより、柱状シリコン層を囲むゲート電極１０６ａとコンタクト等を形成するゲート配線１０６ｂを形成する。
図１３に示されるように、不純物注入等により柱状シリコン層上部の拡散層１０４を形成する。
図１４に示されるように、層間膜を成膜して、コンタクト（１０７、１０８、１０９）を形成することによりトランジスタが形成される。
本発明の実施例２においては、ゲート容量を低減するために、柱状シリコン層下部とゲート電極の間に挿入するシリコン酸化膜をドライエッチングにて形成するときに、プラズマ発光強度モニターによる終点検出方法を用いて正確にシリコン酸化膜のエッチング量を制御する方法を提供する。
図１５に本発明が対象とするＳＧＴの平面図（ａ）及びＡ－Ａ’における断面図（ｂ）を示す。以下に図１５を参照して、本実施例に用いたＮＭＯＳ ＳＧＴについて説明する。
シリコン基板２０１上に柱状シリコン層２０２が形成され、柱状シリコン層２０２の周囲にゲート絶縁膜２０５およびゲート電極２０６aが形成されている。柱状シリコン層２０２の下部にはＮ＋ドレイン拡散層２０３が形成され、柱状シリコン層２０２の上部にはＮ＋ソース拡散層２０４が形成されている。Ｎ＋ドレイン拡散層２０３とゲート電極（２０６ａ、２０６ｂ）の間にはゲート容量を低減するためにシリコン酸化膜２１３が形成されている。Ｎ＋ドレイン拡散層２０３上にはコンタクト２０７が形成され、Ｎ＋ソース拡散層２０４上にはコンタクト２０８が形成され、ゲート電極２０６aより延在するゲート配線２０６ｂ上にはコンタクト２０９が形成されている。上述のシリコン酸化膜２１３は数十ｎｍと薄いので、正確に膜厚を制御する必要がある。
Ｎ＋ソース拡散層２０４をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層２０３をＶｃｃ電位に接続し、ゲート電極２０６ａに０～Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。なお、実際には上記のソース拡散層とドレイン拡散層は入れ替った状態で動作することもある。
図１６から図２１に上記のＳＧＴの製造方法の一例を示す。各図において（ａ）は平面図、（ｂ）はＡ－Ａ’の断面図を示している。図５のＮ＋拡散層の形成までは実施例１の場合と同一であるので、これ以降の工程について示す。
図１６に示されるように、柱状シリコン層２０２を埋め込むように、シリコン酸化膜２１３を成膜する。
図１７に示されるように、ＣＭＰにより柱状シリコン層上部のシリコン酸化膜２１３を研磨し、シリコン酸化膜の上面を平坦化する。ＣＭＰにおいては、柱状シリコン層上部のハードマスク２１０をＣＭＰのストッパーとして使用する。ハードマスクとして、例えばシリコン窒化膜を用いることにより、シリコン酸化膜との選択比を大きく取れるため、再現性よくＣＭＰ研磨量を制御することができる。
図１８に示されるように、柱状シリコン層２０２を埋め込むようにシリコン酸化膜２１３を成膜する。
図１９に示されるように、シリコン酸化膜をエッチバックする。図においては、ハードマスクであるシリコン窒化膜が露出して、終点が検出される時点における構造が示されている。終点検出に用いられるアルゴリズムは実施例１の場合（図６）と同様である。
シリコン酸化膜をエッチバックする際には、実施例１と同様に、シリコン酸化膜２１３のエッチングレートを算出し、そのエッチングレートから所望の膜厚となるまでのエッチング時間を特定しておく。これにより、図２０に示されるように、ドライエッチング後においては、ゲート容量を低減するために、シリコン酸化膜２１３を所望の膜厚だけ、Ｎ＋拡散層２０３上に形成する。
図２１に示されるように、ゲート絶縁膜２０５及びゲート導電膜２０６を成膜する。以降の工程については、実施例１と同様であるのでここでは省略する。
本発明は上述の実施例のみではなく、柱状半導体層を埋め込むように第１の絶縁膜もしくは導電膜を成膜する工程と、上記第１の絶縁膜もしくは導電膜を柱状半導体層上部に形成されたストッパーにより終点検出を行い平坦化する工程と、第２の絶縁膜もしくは導電膜を成膜する工程と、第２の絶縁膜もしくは導電膜のエッチングすると共にそのエッチング時のエッチングレートを算出する工程と、上記第２の絶縁膜もしくは導電膜をエッチバックする際の上記第２の絶縁膜もしくは導電膜のエッチングレートを用いて第１の絶縁膜もしくは導電膜のエッチングの終点検出を行うことにより、第１の絶縁膜もしくは導電膜のエッチング量を制御する工程を含む製造方法であれば、上述の実施例に制限されるものではない。
上記のように本発明の製造方法によれば、ＳＧＴのゲート電極を形成するためのドライエッチングにおいて終点検出を用いてエッチング量を制御することが可能であるため、柱状半導体層の高さ及びゲート長を安定して製造することができる。この結果、安定した特性を持つＳＧＴを製造することができる。
本発明のＳＧＴの平面図及び断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明を用いた場合のプラズマ発光特性を示す図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明のＳＧＴの平面図及び断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 従来のＳＧＴの平面図及び断面図である。 従来のＳＧＴの製造方法を示す図である。
符号の説明
１０１、２０１：シリコン基板
１０２、２０２：柱状シリコン層
１０３、２０３：下部の拡散層
１０４、２０４：上部の拡散層
１０５、２０５：ゲート絶縁膜
１０６：第１のゲート導電膜
１０６ａ：ゲート電極
１０６ｂ：ゲート配線
１０７、１０８、１０９：コンタクト
１１０、２１０：ハードマスク
１１１：第２のゲート導電膜
１１２、２１２：パッド酸化膜
２１３：シリコン酸化膜
３０１：シリコン基板
３０２：Ｎウェル
３０３：Ｐウェル
３０５：ＰＭＯＳ柱状シリコン層
３０６：ＮＭＯＳ柱状シリコン層
３０８：ゲート
３０９：Ｐ＋ソース拡散層
３１０：Ｐ＋ドレイン拡散層
３１１：Ｎ＋ソース拡散層
３１２：Ｎ＋ドレイン拡散層
４０２：シリコン基板
４０３：柱状シリコン層
４０４：ゲート絶縁膜
４０５：ゲート導電膜
４０６：レジスト

Claims (6)

  1. 　ソース拡散層、ドレイン拡散層及び柱状半導体層が基板上に垂直方向に階層的に配置され、前記柱状半導体層の側壁にゲートが配置される半導体装置を製造する方法であって、
    　半導体基板の表面に柱状半導体層が配置され、前記半導体基板及び前記柱状半導体層の表面に絶縁膜が配置されており、
    　前記方法は、
    　前記柱状半導体層上に形成されたハードマスク及び前記柱状半導体層の表面を覆うように第1のゲート導電膜を成膜する工程と、
    　前記ハードマスクをストッパーとして用いて前記第１のゲート導電膜の上部を平坦化する工程と、
    　平坦化された前記第１のゲート導電膜の表面上に第２のゲート導電膜を成膜する工程と、
    　前記第２のゲート導電膜を異方的にエッチングする工程と、
    　前記エッチング時に第２のゲート導電膜から生じるプラズマ発光強度をモニターし、前記プラズマ発光強度の変化から前記第２のゲート導電体のエッチングの終点を検出する工程と、
    　前記第1のゲート導電膜を異方的にエッチングする工程とを含み、
    　前記第２のゲート導電膜のエッチングの開始から終了までに要した時間と第２のゲート導電膜の膜厚とから算出される第２のゲート導電膜のエッチングレートと、前記第１のゲート導電膜と前記第２のゲート導電膜とのエッチングレートの相対比とを用いて、前記第１のゲート導電膜のエッチングレートを特定することにより、前記第１のゲート導電膜のエッチングの終点検出を行うことを特徴とする半導体装置の製造方法。
  2. 　前記第１のゲート導電膜及び第２のゲート導電膜が共にポリシリコンであることを特徴とする請求項１に記載の半導体製造方法。
  3. 　前記第１のゲート導電膜及び第２のゲート導電膜が同一の金属膜であることを特徴とする請求項１に記載の半導体製造装置。
  4. 　前記第１のゲート導電膜及び第２のゲート導電膜が異なる金属膜であることを特徴とする請求項１に記載の半導体製造装置。
  5. 　ソース拡散層、ドレイン拡散層及び柱状半導体層が基板上に垂直方向に階層的に配置され、前記柱状半導体層の側壁にゲートが配置される半導体装置を製造する方法であって、
    　半導体基板の表面に柱状半導体層が配置されており、
    　前記方法は、
    　前記柱状半導体層上に形成されたハードマスク及び前記柱状半導体層の表面を覆うように第1の絶縁膜を成膜する工程と、
    　前記ハードマスクをストッパーとして用いて前記第１の絶縁膜の上部を平坦化する工程と、
    　平坦化された前記第１の絶縁膜の表面上に第２の絶縁膜を成膜する工程と、
    　前記第２の絶縁膜を異方的にエッチングする工程と、
    　前記エッチング時に第２の絶縁膜から生じるプラズマ発光強度をモニターし、前記プラズマ発光強度の変化から前記第２の絶縁膜のエッチングの終点を検出する工程と、
    　前記第１の絶縁膜を異方的にエッチングする工程とを含み、
    　前記第２の絶縁膜のエッチングの開始から終了までに要した時間と第２の絶縁膜の膜厚とから算出される第２の絶縁膜のエッチングレートと、前記第１の絶縁膜と前記第２の絶縁膜とのエッチングレートの相対比とを用いて、第１の絶縁膜のエッチングレートを特定することにより、第１の絶縁膜のエッチングの終点検出を行うことを特徴とする半導体装置の製造方法。
  6. 　前記第１の絶縁膜及び第２の絶縁膜が共にシリコン酸化膜であることを特徴とする請求項５に記載の半導体製造方法。
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