TWI384619B - 半導體裝置及其形成方法 - Google Patents

Description

半導體裝置及其形成方法

本發明係關於一種半導體裝置，特別是關於一種具有兩種不同金屬氧化物半導體結構之半導體裝置。

金屬－氧化層－半導體－場效電晶體，簡稱金氧半場效電晶體(Metal－Oxide－Semiconductor Field－Effect Transistor,MOSFET)是一種廣泛使用的場效電晶體(field－effect transistor)。MOSFET依照其「通道」的極性不同，可分為P型金屬氧化物半導體與N型金屬氧化物半導體，通常又簡稱為PMOS與NMOS。

設計上，P型金屬氧化物半導體與N型金屬氧化物半導體各自具有不同的臨界電壓(threshold voltage)。而不同的臨界電壓主要由閘極與通道材料的功函數(work function)之間的差異來決定，通常是經由兩種分別作為閘極材料的不同的金屬來達成。

由於需要形成兩種不同的金屬層作為閘極材料，習知方式通常都是分別形成所需的兩種金屬層。例如美國專利案7,074,664中揭示：先在基材上全面性地形成第一閘電極材料層，再藉由定義一圖案化硬遮罩執行選擇性蝕刻，然後再將蝕刻產生的空間中填入第二閘電極材料層，最後平坦化第一閘電極材料層與第二閘電極材料層的表面完成兩種不同金屬層的製作。

又如美國專利公開案2005/095763中揭示：先將一犧牲層全面性地形成在基材上，再選擇性移除犧牲層以填入第一閘電極材料層，然後再完全移除犧牲層以填入第二閘電極材料層，於是完成兩種不同金屬層的製作。

無論是上述的哪一種方式，都必須在基材上使用選擇性蝕刻，以各自形成決定P型金屬氧化物半導體與N型金屬氧化物半導體臨界電壓之不同金屬層。很明顯地，先形成第一閘電極材料層，蝕刻後再形成第二閘電極材料層的概念是一種既複雜又繁瑣的步驟，完全不符合業界一直在追求製程簡化的原則。

於是需要一種既簡單又方便的方法來形成具有不同臨界電壓之P型金屬氧化物半導體與N型金屬氧化物半導體，以提昇產業競爭性。

本發明於是一方面提供一種半導體裝置，其中分別具有P型金屬氧化物半導體與N型金屬氧化物半導體，於其中一者的結構中具有兩種不同的導電材料相互堆疊於基材上以形成複合式的閘電極，而另外一者僅具有單一之導電材料以形成單一式的閘電極。較佳者，P型金屬氧化物半導體與N型金屬氧化物半導體鄰接基材的導電材料中，一者的功函數比基材大，另一者則比基材小，如此一來即可控制P型金屬氧化物半導體與N型金屬氧化物半導體所需不同之臨界電壓。

本發明之半導體裝置，包含基材，位於基材上之第一閘極結構，其包含直接與基材接觸之閘極介電層、位於閘極介電層上之下電極與位於下電極上之上電極，與第一閘極結構相鄰之第一源/汲極，位於基材上之第二閘極結構，其包含直接與基材接觸之閘極介電層以及位於閘極介電層上之閘電極，與第二閘極結構相鄰之第二源/汲極，以及覆蓋基材、第一閘極結構、第一源/汲極、第二閘極結構與第二源/汲極之層間介電層。

第一閘極結構中包含由兩種不同導電材料所形成之下電極與上電極，位於閘極介電層上之下電極負責控制此金屬氧化物半導體之臨界電壓。而第二閘極結構僅包含一種調控臨界電壓之閘電極，以與第一閘極結構中下電極所控制之臨界電壓作區別，但材質為同一或近似。

本發明另一方面，提供一種形成半導體裝置之方法。首先提供基材，其表面具有氧化層，然後於氧化層上形成下電極層，並選擇性曝露出部分之氧化層，繼續沉積矽層以覆蓋下電極層與氧化層，之後於矽層上形成障壁層，再來蝕刻障壁層、矽層、下電極層與氧化層以選擇性暴露出基材，跟著形成第一閘極結構與第二閘極結構，其中第一閘極結構包含矽層、下電極層與氧化層，且第二閘極結構包含氧化層以及與氧化層直接接觸之矽層，接下來於暴露出之基材中形成與第一閘極結構相鄰之第一源/汲極以及與第二閘極結構相鄰之第二源/汲極；以及使矽層與一金屬反應以形成閘電極層。

於本發明方法中，僅需選擇性的形成下電極層即可。此後所沉積之矽層可全面性的覆蓋住下電極層。本發明方法既無須選擇性的蝕刻下電極層，亦不用將分別形成的矽層與下電極層同時平坦化至同一平面，而是一次性的全面將矽層金屬化形成金屬矽化物即可，明顯省略了許多不必要的繁複步驟，既直接又簡單。本發明方法的優點在於，巧妙的利用矽層金屬化所形成的金屬矽化物與下電極層間功函數的差異，來決定各自所處之閘極具有不同的臨界電壓。較佳者，兩邊閘極結構中分別的金屬矽化物與下電極層其中一者的功函數比基材大，另一者則比基材小。這是一種既簡單又方便的方法，來形成具有不同臨界電壓之P型金屬氧化物半導體與N型金屬氧化物半導體，並且可以達到簡化製程與提昇產業競爭力的目標。

本發明首先提供一種半導體裝置，其中分別包含P型金屬氧化物半導體與N型金屬氧化物半導體。P型金屬氧化物半導體與N型金屬氧化物半導體的其中一者中，具有兩種不同的導電材料相互堆疊於基材的閘極介電層上以形成複合式閘電極。另外一者僅具有單一之導電材料而形成單一式閘電極。較佳者，兩種不同的導電材料中一者的功函數比基材大，另一者則比基材小。利用此等功函數的差異，可以分別達成P型金屬氧化物半導體與N型金屬氧化物半導體所需不同之臨界電壓。

第1圖繪示本發明半導體裝置之一較佳實施例。請參考第1圖，本發明之半導體裝置1包含基材10、第一閘極結構20、第一源/汲極30、第二閘極結構40、第二源/汲極50與覆蓋基材10、第一閘極結構20、第一源/汲極30、第二閘極結構40與第二源/汲極50之層間介電層60。其中，基材10可為一半導體基材，例如矽、矽晶圓直接接合(direct－silicon bonding,DSB)、絕緣層覆矽(SOI)與絕緣層覆矽晶圓直接接合(SOIDSB)等等，但並不以此為限。

位於基材10上之第一閘極結構20包含閘極介電層21、下電極22與上電極23，而位於基材10上之第二閘極結構40則包含直接與基材10接觸之閘極介電層41以及位於閘極介電層41上之閘電極42。下電極22直接位於閘極介電層21上而上電極23則直接位於下電極22上。

第一閘極結構20與第二閘極結構40可為任何習知之閘極結構，像是一般閘極、鰭式場效電晶體(FinFET)或多閘(multigate)等等。閘極介電層21、41通常可包含氧化物、氮化物、氮氧化物或高介電常數材料，例如金屬氧化物、氧化矽、氮化矽與氮氧化矽等等。較佳者，下電極具有10~300埃之厚度。

閘電極42與下電極22材料的選擇，端視第一閘極結構20為P型金屬氧化物半導體或N型金屬氧化物半導體而定。例如，當第一閘極結構係P－通道金氧半導體(P－channel Metal－Oxide Semi－Conductor)閘極結構，而第二閘極結構係N－通道金氧半導體閘極結構時，第一閘極結構之下電極22可包含功函數小與基材10功函數之導電材料，而第二閘極結構閘電極42則可包含功函數大與基材10功函數之導電材料。舉例而言，當基材為矽時，因為矽的功函數為4.6eV，所以第一閘極結構的P－通道金氧半導體之下電極22可包含鈦、氮化鈦、鈷、鎳、鉑或銥等導電材料，較佳為氮化鈦。而閘電極42則可包含金屬矽化物，像是富鎳之金屬矽化物Ni2Si等。上電極23可包含任何適當之導電材料，例如多晶矽、金屬或金屬矽化物等。

又例如，當第一閘極結構係N－通道金氧半導體閘極結構，而第二閘極結構係P－通道金氧半導體閘極結構時，第一閘極結構之下電極22可包含功函數大與基材10功函數之導電材料，而第二閘極結構之閘電極42則可包含功函數小與基材10功函數之導電材料。舉例而言，當基材為矽時，下電極22可包含MCx、MBx、MCxNy、MBxNy或MBxCy或其組合等，其中M可為第三族至第七族之金屬元素，較佳者為碳化鉭，而閘電極42則可包含金屬矽化物，像是富矽之金屬矽化物，矽化鎳/NiSi₂ 等。上電極23可包含任何適當之導電材料，例如多晶矽、金屬與金屬矽化物等。

本發明可以使用任何適當之方式形成第一源/汲極30與第二源/汲極50，並使得第一源/汲極30與第一閘極結構20相鄰以及使得第二源/汲極50與第二閘極結構40相鄰，此為習知該項技藝者或通常知識者所熟知，故不多加贅述。此外，第一源/汲極30與第二源/汲極50表面更可分別包含一金屬矽化物，例如矽化鈷或矽化鎳等。

層間介電層60通常具有多個接觸洞61，以暴露出第一閘極結構20、第一源/汲極30、第二閘極結構40與第二源/汲極50，以形成接觸插塞。可以使用任何適當之方法與材料來形成層間介電層60。

若有需要，本發明之半導體裝置1可進一步包含額外之元件，例如鄰近第一閘極結構20與第二閘極結構40之應力層(圖未示)。舉例而言，對於N－通道金氧半導體閘極結構而言，可具有額外填入碳化矽等材料之凹口或是位於上方之張力層，而對於P－通道金氧半導體閘極結構而言，可具有額外填入碳化鍺等材料之凹口或是位於上方之壓力層。

第一閘極結構中的下電極負責控制此金屬氧化物半導體之臨界電壓，而第二閘極結構中僅有的閘電極包含另一種調控此金屬氧化物半導體臨界電壓之導電材料。第一閘極結構中下電極和第二閘極結構中閘電極為兩種不同的導電材料於是分別形成P型金屬氧化物半導體與N型金屬氧化物半導體，此等半導體裝置的結構簡單，製造相當容易。

請參考第2至第8圖，其繪示本發明形成半導體裝置200之方法。首先提供基材210，其表面具有一氧化層211，以作為後續之閘極結構中之閘極介電層。基材210可為一半導體基材，例如矽、矽晶圓直接接合(Direct－silicon Bonding)、絕緣層覆矽與絕緣層覆矽晶圓直接接合等等，但並不以此為限。氧化層211可包含氧化物、氮化物、氮氧化物或高介電常數材料，像是金屬氧化物、氧化矽、氮化矽與氮氧化矽等等。

然後，請參考第3圖，利用沉積、微影與蝕刻製程，於氧化層211上形成下電極層220，並選擇性曝露出部分之氧化層211a。下電極層220之厚度可約為10~300埃，較佳為50~100埃。下電極220材料的選擇，端視要形成P型金屬氧化物半導體或N型金屬氧化物半導體而定。例如，要作為P－通道金氧半導體用時，下電極層220可包含一功函數小與基材210功函數之導電材料。舉例而言，當基材為矽時，因為矽的功函數為4.6eV，所以下電極層220可包含鈦、氮化鈦、鈷、鎳、鉑或銥等，較佳為氮化鈦。又例如，要作為N－通道金氧半導體閘極結構用時，下電極層220可包含一功函數大與基材210功函數之導電材料。舉例而言，當基材為矽時，下電極層220可包含MCx、MBx、MCxNy、MBxNy或MBxCy或其組合等，而M可為第三族至第七族之金屬元素，較佳者為碳化鉭。

接下來，請參考第4圖，沉積矽層230以覆蓋下電極層220與曝露出之氧化層211a。矽層230較佳包含多晶矽，並可以使用任何適合的方式形成之。矽層230上可以再形成障壁層240。障壁層240較佳包含氮化物，以作為後續閘極結構之帽蓋層之用。

請參考第5圖，然後蝕刻障壁層240、矽層230、下電極層220與氧化層210，以選擇性暴露出部分之基材210a，完成第一閘極結構202與第二閘極結構204的初步輪廓。第一閘極結構202與第二閘極結構204可為任何習知之閘極結構，像是一般閘極、鰭式場效電晶體(FinFET)或多閘(multigate)。於此步驟中，可以利用圖案化之遮罩(圖未示)，例如圖案化光阻，以輔助蝕刻以及形成第一閘極結構202與第二閘極結構204的輪廓。

請參考第6圖，繼續完成第一閘極結構202與第二閘極結構204。例如，於此步驟中可以修飾第一閘極結構202與第二閘極結構204或是添加第一閘極結構202與第二閘極結構204之附屬部分，像是側壁241。完成後的第一閘極結構202包含障壁層240、矽層230、下電極層220與氧化層211，而第二閘極結構204包含障壁層240、氧化層211以及與氧化層211直接接觸之矽層230。

再來，請參考第7圖，於暴露出之基材210a中形成與第一閘極結構202相鄰之第一源/汲極251以及與第二閘極結構204相鄰之第二源/汲極252。可以使用任何適當的方式來形成第一源/汲極251與第二源/汲極252。較佳者，第一源/汲極251與第二源/汲極252可獨立包含一金屬矽化物，例如矽化鈷或矽化鎳。

之後，請參考第8圖，覆蓋一金屬層，並使矽層230與金屬層全矽化(FUSI)反應以形成閘電極層231。金屬層可包含鈦、鈷、鎳、鉑或銥等，較佳者為鎳。於此步驟中可能有許多變化。例如，當第二閘極結構係N－通道金氧半導體閘極結構時，閘電極層231可包含功函數大與基材210功函數之導電材料，例如金屬矽化物，像是富鎳之金屬矽化物Ni₂ Si。又，若第二閘極結構係一P－通道金氧半導體閘極結構時，閘電極層231則可包含功函數小與基材210功函數之導電材料，例如金屬矽化物，像是富矽之金屬矽化物，矽化鎳/NiSi₂ 。此外，第一閘極結構之上電極和第二閘極結構之閘電極之材料由於為同時沉積，其材料基本上為相同，然而在進行全矽化的過程之前，其可能預先進行一離子植入步驟，先行調整上電極和特別是閘電極之功函數，使得閘電極最後所得到的功函數和下電極之有差異，因此上電極和特別是閘電極最後之材質為不同但近似。

若有需要，本發明之方法可進一步包含額外之步驟。例如，形成鄰近第一閘極結構202與第二閘極結構204之應力層(圖未示)。舉例而言，對於N－通道金氧半導體閘極結構而言，可具有額外填入碳化矽材料之凹口或是位於上方之張力層，而對於P－通道金氧半導體閘極結構而言，可具有額外填入碳化鍺材料之凹口或是位於上方之壓力層。或是，於選擇性暴露出部分之基材210a後，先形成輕摻雜汲極。

再者，源/汲極與層間介電層的製作可以在矽層230與金屬層反應之前，也可以在之後。例如，可以先形成一層間介電層(圖未示)，其覆蓋第一閘極結構202、第一源/汲極251、第二閘極結構204與第二源/汲極252，並暴露第一閘極結構202之矽層230與第二閘極結構204之矽層230。覆蓋金屬層使矽層230與金屬層全矽化(FUSI)反應以形成閘電極層231後，再除去多餘的金屬層並於層間介電層中形成暴露第一閘極結構202、第一源/汲極251、第二閘極結構204與第二源/汲極252之複數個接觸洞。

此外，本發明亦可以利用金屬矽化物材質的不同，來調整製程步驟。例如若第一源/汲極251與第二源/汲極252表面包含矽化鈷時，可直接除去障壁層240並形成NiSi之金屬層，並於矽層230與金屬層全矽化(FUSI)反應以形成閘電極層231後，再除去多餘的金屬層並形成層間介電層，其具有暴露第一閘極結構202、第一源/汲極251、第二閘極結構204與第二源/汲極252之複數個接觸洞。由於配合不同的製程，本發明方法可能的變化不勝枚舉，以上所述僅為代表性之例示。

於本發明方法中，僅需先選擇性的形成下電極層即可。此後所沉積之矽層則可以全面性的覆蓋住下電極層。本發明方法既無須選擇性的蝕刻下電極層，亦不用將分別形成的矽層與下電極層再同時平坦化至同一平面，而是一次性的全面將矽層金屬化形成金屬矽化物即可，明顯省略了許多不必要的繁複步驟，既直接又簡單。本發明方法的優點在於，巧妙的利用矽層金屬化所形成的金屬矽化物與下電極層間功函數的差異，來決定各自所處之閘極具有不同的臨界電壓。這是一種既簡單又方便的方法，來形成具有不同臨界電壓之P型金屬氧化物半導體與N型金屬氧化物半導體，於是可以達到簡化製程與提昇產業競爭力的目標。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1．．．半導體裝置

10．．．基材

20．．．第一閘極結構

21、41．．．閘極介電層

22．．．下電極

23．．．上電極

30．．．第一源/汲極

40．．．第二閘極結構

42．．．閘電極

50．．．第二源/汲極

60．．．層間介電層

61．．．接觸洞

200．．．半導體裝置

202．．．第一閘極結構

204．．．第二閘極結構

210、210a．．．基材

211、211a．．．氧化層

220．．．下電極層

230．．．矽層

231．．．閘電極層

240．．．障壁層

241．．．側壁

251．．．第一源/汲極

252．．．第二源/汲極

第1圖繪示本發明半導體裝置之一較佳實施例。

第2至第8圖繪示本發明形成半導體裝置之方法。

1．．．半導體裝置

10．．．基材

20．．．第一閘極結構

21、41．．．閘極介電層

22．．．下電極

23．．．上電極

30．．．第一源/汲極

40．．．第二閘極結構

42．．．閘電極

50．．．第二源/汲極

60．．．層間介電層

Claims (42)

1. 一種半導體裝置，包含：一基材；一第一閘極結構，其位於該基材上，該第一閘極結構包含：一閘極介電層，其直接與該基材接觸；一下電極，其位於該閘極介電層上；以及一上電極，其位於該下電極上；一第一源/汲極，其與該第一閘極結構相鄰；一第二閘極結構，其位於該基材上，該第二閘極結構包含直接與該基材接觸之該閘極介電層以及位於該閘極介電層上之一閘電極；一第二源/汲極，其與該第二閘極結構相鄰；以及一層間介電層，其覆蓋該基材、該第一閘極結構、該第一源/汲極、該第二閘極結構與該第二源/汲極。
2. 如請求項1之半導體裝置，其中該基材選自由矽、矽晶圓直接接合、絕緣層覆矽與絕緣層覆矽晶圓直接接合所組成之群組。
3. 如請求項1之半導體裝置，其中該下電極具有10-300埃之厚度。
4. 如請求項1之半導體裝置，其中該上電極包含一金屬矽化物。
5. 如請求項1之半導體裝置，其中該第一源/汲極包含一金屬矽化 物。
6. 如請求項4之半導體裝置，其中該閘電極包含一金屬矽化物。
7. 如請求項1之半導體裝置，其中該第二源/汲極包含一金屬矽化物。
8. 如請求項1之半導體裝置，其中該第一閘極結構係一P-通道金氧半導體(P-channel Metal-Oxide Semi-Conductor)閘極結構，且該第二閘極結構係一N-通道金氧半導體閘極結構。
9. 如請求項8之半導體裝置，其中該下電極包含一功函數小與該基材之功函數之導電材料。
10. 如請求項8之半導體裝置，其中該下電極包含氮化鈦。
11. 如請求項8之半導體裝置，其中該閘電極包含富鎳之金屬矽化物。
12. 如請求項1之半導體裝置，其中該第一閘極結構係一N-通道金氧半導體閘極結構，且該第二閘極結構係一P-通道金氧半導體閘極結構。
13. 如請求項12之半導體裝置，其中該下電極包含一功函數大與 該基材之功函數之導電材料。
14. 如請求項12之半導體裝置，其中該下電極包含選自由MC_x 、MB_x 、MC_x N_y 、MB_x N_y 與MB_x C_y 所組成之群組，該M係第三族至第七族之金屬元素。
15. 如請求項12之半導體裝置，其中該下電極包含碳化鉭。
16. 如請求項12之半導體裝置，其中該閘電極包含富矽之金屬矽化物。
17. 如請求項16之半導體裝置，其中該富矽之金屬矽化物係矽化鎳。
18. 如請求項17之半導體裝置，該矽化鎳為NiSi₂ 。
19. 如請求項1之半導體裝置，進一步包含鄰近該第一閘極結構與該第二閘極結構之一應力層。
20. 如請求項1之半導體裝置，其中該層間介電層包含暴露該第一閘極結構、該第一源/汲極、該第二閘極結構與該第二源/汲極之複數個接觸洞。
21. 一種形成半導體裝置之方法，包括： 提供一基材，其表面具有一氧化層；於該氧化層上形成一下電極層，並選擇性曝露出部分之該氧化層；沉積一矽層以覆蓋該下電極層與該氧化層；蝕刻該矽層、該下電極層與該氧化層以選擇性暴露出該基材，以形成一第一閘極結構與一第二閘極結構，其中該第一閘極結構包含該矽層、該下電極層與該氧化層，且該第二閘極結構包含該氧化層以及與該氧化層直接接觸之該矽層；於暴露出之該基材中形成與該第一閘極結構相鄰之第一源/汲極以及與該第二閘極結構相鄰之一第二源/汲極；以及使該等矽層與一金屬反應以形成一閘電極層。
22. 如請求項21之方法，其中該基材選自由矽、矽晶圓直接接合、絕緣層覆矽與絕緣層覆矽晶圓直接接合所組成之群組。
23. 如請求項21之方法，其中該下電極層具有10-300埃之厚度。
24. 如請求項21之方法，其中該下電極層具有50-100埃之厚度。
25. 如請求項21之方法，其中該金屬選自由鈦、鈷、鎳、鉑與銥所組成之群組。
26. 如請求項21之方法，其中該金屬為鎳。
27. 如請求項21之方法，其中該第一源/汲極以及該第二源/汲極獨立包含一金屬矽化物。
28. 如請求項21之方法，其中該第一閘極結構係一P-通道金氧半導體閘極結構，且該第二閘極結構係一N-通道金氧半導體閘極結構。
29. 如請求項28之方法，其中該下電極層包含一功函數小與該基材功函數之導電材料。
30. 如請求項28之方法，其中該下電極層包含氮化鈦。
31. 如請求項28之方法，其中該閘電極層包含富鎳之金屬矽化物。
32. 如請求項21之方法，其中該第一閘極結構係一N-通道金氧半導體之一閘極，且該第二閘極結構係一P-通道金氧半導體之一閘極。
33. 如請求項32之方法，其中該下電極層包含一功函數大與該基材功函數之導電材料。
34. 如請求項32之方法，其中該下電極層包含選自由MC_x 、MB_x 、MC_x N_y 、MB_x N_y 與MB_x C_y 所組成之群組，該M係第三族至第七族之金屬元素。
35. 如請求項32之方法，其中該下電極層包含碳化鉭。
36. 如請求項32之方法，其中該閘電極層包含富矽之金屬矽化物。
37. 如請求項36之方法，其中該閘電極層包含矽化鎳。
38. 如請求項21之方法，進一步包含形成鄰近該第一閘極結構與該第二閘極結構之一應力層。
39. 如請求項21之方法，進一步包含形成一層間介電層，其覆蓋該第一閘極結構、該第一源/汲極、該第二閘極結構與該第二源/汲極。
40. 如請求項39之方法，其中在該層間介電層形成暴露該第一閘極結構、該第一源/汲極、該第二閘極結構與該第二源/汲極之複數個接觸洞。
41. 如請求項21之方法，其中在該矽層與該金屬反應以形成該閘電極層步驟之前，先對閘電極進行一離子植入步驟，以調控閘電極之功函數。
42. 如請求項21之方法，其中在沉積一矽層之後，於該矽層上形成一障壁層，該障壁層在第一源/汲極、第二源/汲極形成後去除。