KR20100027990A - 반도체 장치의 제조방법 - Google Patents
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Abstract
게이트 길이를 결정하는 건식 식각에 있어서 플라즈마 발광을 모니터링함에 의한 종점 검출 방법을 사용함으로써 반도체 장치의 게이트 길이를 안정적으로 제조한다. 본 발명에 의하면, 소스 확산층, 드레인 확산층 및 기둥형상 반도체층이 기판상에 수직방향으로 계층적으로 배치되고, 상기 기둥형상 반도체층의 측벽에 게이트가 배치되는 반도체 장치를 제조하는 방법으로서, 기둥형상 반도체층을 매입하도록 제1절연막 또는 도전막을 형성하는 공정, 상기 제1절연막 또는 도전막을 기둥형상 반도체층 상부에 형성된 스토퍼에 의해 종점 검출을 수행하여 평탄화하는 공정, 제2절연막 또는 도전막을 형성하는 공정, 제2절연막 또는 도전막을 식각하는 동시에 그 식각시의 식각율을 산출하는 공정, 및 상기 제2절연막 또는 도전막을 에치백할 때의 상기 제2절연막 또는 도전막의 식각율을 사용하여 제1절연막 또는 도전막의 식각의 종점 검출을 수행함으로써, 제1절연막 또는 도전막의 식각량을 제어하는 공정을 포함하는 제조방법이 제공된다.
절연막, 반도체, 플라즈마, 검출, 도전막, 소스 확산층
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 기둥형상 반도체층을 갖고, 그 측벽을 채널 영역으로 하여 게이트 전극이 채널 영역을 둘러싸도록 형성된 종형 MOS 트랜지스터인 SGT(Surrounding Gate Transistor)의 구조 및 그 제조방법에 관한 것이다.
반도체 장치의 고집적화와 고성능화를 실현하기 위해, 반도체 기판의 표면에 기둥형상 반도체층을 형성하고, 그 측벽에 기둥형상 반도체층을 둘러싸도록 형성된 게이트를 갖는 종형 게이트 트랜지스터인 SGT(Surrounding Gate Transistor)가 제안되었다(예를 들면, 특허문헌 1: 일본 특개평2-188966호). SGT는 드레인, 게이트, 소스가 수직방향으로 배치되기 때문에, 종래의 평면(planar)형 트랜지스터에 비해 점유면적을 크게 축소시킬 수 있다.
특허문헌 1의 SGT를 사용하여 구성된 CMOS 인버터의 평면도를 도 22의 (a)에 나타내고, 도 22의 (a)의 평면도의 A-A' 절단선의 단면 구조를 도 22의 (b)에 나타 낸다.
도 22의 (a) 및 도 22의 (b)에서 알 수 있듯이, Si 기판(301)상에 N-웰(N-well)(302) 및 P-웰(303)이 형성되고, Si 기판 표면에는 N-웰 영역에 PMOS를 형성하는 기둥형상 실리콘층(305)이 형성되고, P-웰 영역에 NMOS를 형성하는 기둥형상 실리콘층(306)이 형성되고, 각각의 기둥형상 실리콘층을 둘러싸도록 게이트(308)가 형성된다. PMOS를 형성하는 기둥형상 반도체의 하부에 형성되는 P+ 드레인 확산층(310) 및 NMOS를 형성하는 기둥형상 반도체의 하부에 형성되는 N+ 드레인 확산층(312)은 출력 단자(Vout)에 접속되고, PMOS를 형성하는 기둥형상 실리콘층 상부에 형성되는 소스 확산층(309)은 전원 전위(Vcc)에 접속되고, NMOS를 형성하는 기둥형상 실리콘층 상부에 형성되는 소스 확산층(311)은 접지 전위(Vss)에 접속되고, PMOS와 NMOS 공통의 게이트(308)는 입력 단자(Vin)에 접속됨으로써 CMOS 인버터를 형성한다.
SGT의 제조방법의 일례로서 비특허문헌 1에 프로세스 플로우가 나타나 있다. 비특허문헌 1의 SGT의 기둥형상 실리콘층 및 게이트 전극 형성 프로세스 플로우의 개요를 도 23에 나타낸다. 이하, 이 프로세스 플로우에 대해 설명한다. 도 23의 (a)에 나타낸 실리콘 기판을 사용하여, 도 23의 (b)에 나타낸 바와 같이, 실리콘 기판(402)을 식각함으로써 기둥형상 실리콘층(403)을 형성한다. 도 23의 (c)에 나타낸 바와 같이, 게이트 절연막(404)을 형성한다. 도 23의 (d)에 나타낸 바와 같이, 게이트 도전막(405)을 형성한다. 도 23의 (e)에 나타낸 바와 같이, 게이트 도전막(405) 및 기둥형상 실리콘층 상부의 게이트 절연막(404)을 CMP로 연마한다. 도 23의 (f)에 나타낸 바와 같이, 게이트 도전막(405)을 에치백하여 원하는 게이트 길이가 되도록 기둥형상 실리콘층을 둘러싼 게이트 도전막(405)을 가공한다. 도 23의 (g)에 나타낸 바와 같이, 리소그래피에 의해 게이트 배선 패턴의 레지스트(406)를 형성한다. 도 23의 (h)에 나타낸 바와 같이, 게이트 도전막(405)을 식각하여 게이트 전극 및 게이트 배선을 형성한다.
[특허문헌 1] 일본 특개평2-188966호 공보
[비특허문헌 1] Ruigang Li et al., "50nm Vertical Surrounding Gate MOSFET with S-factor of 75mv／dec", Device Reserch Conference, 2001년, p.63
그런데, 도 23에 나타낸 SGT의 제조방법에서는 다음과 같은 문제가 있다. 상기 프로세스 플로우에서는, 게이트 전극의 건식 식각에 있어서 플라즈마 발광 강도의 변동을 모니터링함에 의한 종점 검출 방법을 사용할 수 없기 때문에 시간이 지정된 식각을 이용하지 않으면 안된다. 이 경우, 게이트 길이는 작업시 장치의 식각율의 로트(lot)별, 웨이퍼별 변동의 영향을 그대로 받게 되므로 게이트 길이의 편차는 매우 커진다. 게이트 길이의 편차가 커지면 당연히 트랜지스터 특성의 편차도 커지게 된다.
따라서, SGT의 특성 편차를 작게 하기 위해서는, 게이트 길이의 식각에 있어서 로트별, 웨이퍼별 식각율의 변동을 흡수할 수 있는 종점 검출을 사용하는 것이 필수적이다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 게이트 길이를 결정하기 위한 건식 식각에 있어서 플라즈마 발광을 모니터링함에 의한 종점 검출 방법을 사용함으로써 게이트 길이를 안정적으로 제조하는 것을 목적으로 한다.
본 발명의 일 특징에 의하면, 소스 확산층, 드레인 확산층 및 기둥형상 반도체층이 기판 상에 수직방향으로 계층적으로 배치되고, 상기 기둥형상 반도체층의 측벽에 게이트가 배치되는 반도체 장치의 제조방법으로서,
반도체 기판의 표면에 기둥형상 반도체층이 배치되고, 상기 반도체 기판 및 상기 기둥형상 반도체층의 표면에 절연막이 배치되어 있고,
상기 방법은,
상기 기둥형상 반도체층 상에 형성된 하드마스크 및 상기 기둥형상 반도체층의 표면을 덮도록 제1게이트 도전막을 형성하는 공정;
상기 하드마스크를 스토퍼로 사용하여 상기 제1게이트 도전막의 상부를 평탄화하는 공정;
평탄화된 상기 제1게이트 도전막의 표면 상에 제2게이트 도전막을 형성하는 공정;
상기 제2게이트 도전막을 비등방적으로 식각하는 공정;
상기 식각시에 제2게이트 도전막으로부터 발생하는 플라즈마 발광 강도를 모니터링하고, 상기 플라즈마 발광 강도의 변화로부터 상기 제2게이트 도전막의 식각의 종점을 검출하는 공정; 및
상기 제1게이트 도전막을 비등방적으로 식각하는 공정을 포함하고,
상기 제2게이트 도전막의 식각의 개시부터 종료까지에 소요된 시간과 제2게이트 도전막의 막 두께로부터 산출되는 제2게이트 도전막의 식각율, 및 상기 제1게이트 도전막과 상기 제2게이트 도전막의 식각율의 상대비를 사용하여 상기 제1게이트 도전막의 식각율을 특정함으로써, 상기 제1게이트 도전막의 식각의 종점 검출을 수행하는 것을 특징으로 하는 반도체 장치의 제조방법이 제공된다.
본 발명의 바람직한 형태에서는, 상기 반도체 장치의 제조방법에 있어서, 상기 제1게이트 도전막 및 제2게이트 도전막이 모두 폴리실리콘이다. 또한, 본 발명의 다른 바람직한 형태에서는, 상기 반도체 장치의 제조방법에 있어서, 상기 제1게이트 도전막 및 제2게이트 도전막이 동일한 금속막이다. 또한, 본 발명의 또 다른 바람직한 형태에서는, 상기 반도체 장치의 제조방법에 있어서, 상기 제1게이트 도전막 및 제2게이트 도전막이 서로 다른 금속막이다.
본 발명의 다른 특징에 의하면, 소스 확산층, 드레인 확산층 및 기둥형상 반도체층이 기판 상에 수직방향으로 계층적으로 배치되고, 상기 기둥형상 반도체층의 측벽에 게이트가 배치되는 반도체 장치의 제조방법으로서,
반도체 기판의 표면에 기둥형상 반도체층이 배치되어 있고,
상기 방법은,
상기 기둥형상 반도체층 상에 형성된 하드마스크 및 상기 기둥형상 반도체층의 표면을 덮도록 제1절연막을 형성하는 공정;
상기 하드마스크를 스토퍼로 사용하여 상기 제1절연막의 상부를 평탄화하는 공정;
평탄화된 상기 제1절연막의 표면 상에 제2절연막을 형성하는 공정;
상기 제2절연막을 비등방적으로 식각하는 공정;
상기 식각시에 제2절연막으로부터 발생하는 플라즈마 발광 강도를 모니터링하고, 상기 플라즈마 발광 강도의 변화로부터 상기 제2절연막의 식각의 종점을 검출하는 공정; 및
상기 제1절연막을 비등방적으로 식각하는 공정을 포함하고,
상기 제2절연막의 식각의 개시부터 종료까지에 소요된 시간과 제2절연막의 막 두께로부터 산출되는 제2절연막의 식각율, 및 상기 제1절연막과 상기 제2절연막의 식각율의 상대비를 사용하여 제1절연막의 식각율을 특정함으로써, 제1절연막의 식각의 종점 검출을 수행하는 것을 특징으로 하는 반도체 장치의 제조방법이 제공된다.
본 발명의 바람직한 형태에서는, 상기 반도체 장치의 제조방법에 있어서, 상기 제1절연막 및 제2절연막이 모두 실리콘 산화막이다.
이와 같이 본 발명의 제조방법에 의하면, SGT의 게이트 전극을 형성하기 위 한 건식 식각에 있어서 종점 검출을 사용하여 식각량을 제어하는 것이 가능하기 때문에, 기둥형상 반도체층의 높이 및 게이트 길이를 안정적으로 제조할 수 있다. 그 결과, 안정된 특성을 갖는 SGT를 제조할 수 있다.
전술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 실시예를 통하여 보다 분명해질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명한다.
게이트 전극의 건식 식각에 있어서 플라즈마 발광 강도를 모니터링함으로써 종점 검출(end point detection)이 가능한 SGT의 제조방법을 아래에 나타낸다.
[제1실시예]
본 발명의 제1실시예에서는 게이트 전극을 건식 식각으로 형성할 때에 플라즈마 발광 강도 모니터에 의한 종점 검출 방법을 사용하여 게이트 전극의 식각량을 정확하게 제어하는 방법을 제공한다.
도 1의 (a)는 본 발명이 대상으로 하는 SGT의 평면도이고, 도 1의 (b)는 A-A'의 단면도를 나타낸 것이다. 이하, 도 1을 참조하여 본 실시예에 사용한 NMOS SGT에 대해 설명한다.
실리콘 기판(101) 상에 기둥형상 실리콘층(102)이 형성되고, 기둥형상 실리콘층(102)의 주위에 게이트 절연막(105) 및 게이트 전극(106a)이 형성되어 있다. 기둥형상 실리콘층(102)의 하부에는 N+ 드레인 확산층(103)이 형성되고, 기둥형상 실리콘층(102)의 상부에는 N+ 소스 확산층(104)이 형성되어 있다. N+ 드레인 확산층(103) 상에는 컨택(107)이 형성되고, N+ 소스 확산층(104) 상에는 컨택(108)이 형성되고, 게이트 전극(106a)으로부터 연장되는 게이트 배선(106b) 상에는 컨택(109)이 형성되어 있다. N+ 소스 확산층(104)을 GND 전위에 접속시키고, N+ 드레인 확산층(103)을 Vcc 전위에 접속시키고, 게이트 전극(106a)에 0 ~ Vcc의 전위를 부여함으로써 상기 SGT가 트랜지스터 동작을 수행한다. 또, 실제로는 상기 소스 확산층과 드레인 확산층은 뒤바뀐 상태에서 동작할 수도 있다.
도 2 내지 도 14에 상기 기둥형상 실리콘층의 정확한 식각을 가능하게 하는 제조방법의 일례를 나타낸다. 각 도면에서 (a)는 평면도이고, (b)는 A-A'의 단면도를 나타내고 있다.
도 2에 나타난 바와 같이, 실리콘 기판(101) 상에 실리콘 기판과 하드마스크(hardmask)의 응력을 완화시키기 위해 패드 산화막(112)을 형성하고, 이어서 하드마스크인 실리콘 질화막(110)을 형성한다.
도 3에 나타난 바와 같이, 기둥형상 실리콘층의 마스크를 사용하여 리소그래피에 의해 레지스트를 패터닝하고, 건식 식각에 의해 패드 산화막(112) 및 하드마스크(110)를 패터닝한다.
도 4에 나타난 바와 같이, 하드마스크(110)를 사용하여 실리콘층을 식각하여 기둥형상 실리콘층(102)을 형성한다.
도 5에 나타난 바와 같이, 기둥형상 실리콘층 하부의 확산층에 불순물 주입 등에 의해 N+ 확산층(103)을 형성한다.
도 6에 나타난 바와 같이, 게이트 절연막(105)을 형성한다. 이어서 기둥형상 실리콘층(102)을 매입하도록 제1게이트 도전막(106)으로서, 예를 들면 폴리실리콘을 형성한다.
도 7에 나타난 바와 같이, CMP에 의해 기둥형상 실리콘층 상부의 제1게이트 도전막(106) 및 게이트 절연막(105)을 연마하여 제1게이트 도전막(106)의 상면을 평탄화한다. 제1게이트 도전막(106)의 상부를 CMP에 의해 평탄화함으로써, 후술하는 바와 같이 게이트 길이의 제어가 용이해진다. CMP에 있어서는 기둥형상 실리콘층 상부의 제1하드마스크(110)를 CMP의 스토퍼로서 사용한다. 하드마스크로서, 예를 들면 실리콘 질화막을 사용함으로써 게이트 도전막과의 선택비를 크게 취할 수 있기 때문에, 재현성이 좋도록 CMP 연마량을 제어할 수 있다.
도 8에 나타난 바와 같이, 제2게이트 도전막(111)으로서 폴리실리콘을 형성한다.
도 9에 나타난 바와 같이, 제2게이트 도전막(111)을 에치백한다. 도면에서는 하드마스크가 노출되어 종점이 검출되는 시점에서의 구조가 도시되어 있다.
도 10의 (a)의 에치백시의 플라즈마 발광 특성에 나타낸 바와 같이, 식각이 개시되면(A1점) 급격하게 발광 강도가 강해진다. 하드마스크가 노출되기 시작하면 식각되는 폴리실리콘의 양이 감소하기 때문에 발광 강도가 감소하기 시작한다(B1점). 이러한 발광 강도의 감소를 모니터링함으로써 식각의 종점 검출을 수행할 수 있다.
하드마스크가 노출될 때까지의 제2게이트 도전막의 막 두께는 막 형성량에 의해 결정되므로, 식각의 개시부터 종점까지의 시간을 이용하면 제2게이트 도전막(111)의 식각율을 산출할 수 있다. 여기서, 상술한 바와 같이 사전에 제1게이트 도전막(106)의 상부를 연마하여 평탄화해 둠으로써 식각된 제2게이트 도전막의 양과 식각 시간을 매우 정확하게 특정할 수 있기 때문에, 제2게이트 도전막의 식각율을 매우 정확하게 산출할 수 있다. 이 식각율을 사용하면 식각시의 식각율을 고려한 원하는 막 두께분의 과도 식각량을 산출할 수 있으므로, 게이트 길이를 안정적으로 형성할 수 있다. 즉, 실제로 제2게이트 도전막을 식각했을 때에 산출되는 제2게이트 도전막의 식각율, 및 제1게이트 도전막과 제2게이트 도전막의 식각율의 상대비로부터 실제로 제1게이트 도전막을 식각할 때의 식각율을 산출할 수 있다. 그리고, 제1게이트 도전막의 그 식각율로부터 제1게이트 도전막을 원하는 막 두께로 할 때까지의 식각 시간을 매우 정확하게 구할 수 있다.
또한, 이때에 기둥형상 실리콘층 상부의 제1하드마스크(110)에 의해 기둥형상 실리콘층이 식각으로부터 보호된다.
상술한 설명에서는 제1게이트 도전막과 제2게이트 도전막이 모두 폴리실리콘인 경우이지만, 제1게이트 도전막과 제2게이트 도전막이 동일한 금속막이어도 좋다.
또한, 제1게이트 도전막과 제2게이트 도전막이 서로 다른 금속막이어도 좋지만, 이 경우에는 제2게이트 도전막으로부터의 플라즈마 발광 특성이 도 10의 (b)와 같이 이루어지게 된다. 식각이 개시되면(A2점) 급격하게 발광 강도가 강해진다. 하드마스크가 노출되면, 제2게이트 도전막이 없어지기 때문에 발광 강도가 감소하기 시작한다(B2점). 이러한 발광 강도의 감소를 모니터링함으로써 식각의 종점 검출을 수행할 수 있다.
제1게이트 도전막과 제2게이트 도전막의 식각율의 상대비를 알 수 있으면, 제1게이트 도전막과 제2게이트 도전막이 동일한 재질이든 서로 다른 재질이든, 동일하게 제1게이트 도전막의 식각량을 제어할 수 있다.
상술한 바와 같이 정밀도가 양호한 제1도전막의 식각율로부터 식각 시간을 특정해 둠으로써, 도 11에 나타난 바와 같이, 건식 식각 후에는 원하는 게이트 길이를 갖는 게이트 전극이 형성된다.
도 12에 나타난 바와 같이, 패드 산화막(112) 및 하드마스크(110)를 건식 식각 또는 습식 식각에 의해 제거한다. 이어서 게이트 전극을 패터닝함으로써 기둥형상 실리콘층을 둘러싼 게이트 전극(106a)과 컨택 등을 형성하는 게이트 배선(106b)을 형성한다.
도 13에 나타난 바와 같이, 불순물 주입 등에 의해 기둥형상 실리콘층 상부의 확산층(104)을 형성한다.
도 14에 나타난 바와 같이, 층간막을 형성해서 컨택(107, 108, 109)을 형성함으로써 트랜지스터가 형성된다.
[제2실시예]
본 발명의 제2실시예에서는 게이트 용량을 줄이기 위해 기둥형상 실리콘층 하부와 게이트 전극 사이에 삽입하는 실리콘 산화막을 건식 식각으로 형성할 때에 플라즈마 발광 강도 모니터에 의한 종점 검출 방법을 사용하여 실리콘 산화막의 식 각량을 정확하게 제어하는 방법을 제공한다.
도 15의 (a)는 본 발명이 대상으로 하는 SGT의 평면도이고, 도 15의 (b)는 A-A'의 단면도를 나타낸 것이다. 이하, 도 15를 참조하여 본 실시예에 사용한 NMOS SGT에 대해 설명한다.
실리콘 기판(201) 상에 기둥형상 실리콘층(202)이 형성되고, 기둥형상 실리콘층(202)의 주위에 게이트 절연막(205) 및 게이트 전극(206a)이 형성되어 있다. 기둥형상 실리콘층(202)의 하부에는 N+ 드레인 확산층(203)이 형성되고, 기둥형상 실리콘층(202)의 상부에는 N+ 소스 확산층(204)이 형성되어 있다. N+ 드레인 확산층(203)과 게이트 전극(206a, 206b) 사이에는 게이트 용량을 줄이기 위해 실리콘 산화막(213)이 형성되어 있다. N+ 드레인 확산층(203) 상에는 컨택(207)이 형성되고, N+ 소스 확산층(204) 상에는 컨택(208)이 형성되고, 게이트 전극(206a)으로부터 연장되는 게이트 배선(206b) 상에는 컨택(209)이 형성되어 있다. 상술한 실리콘 산화막(213)은 수십 nm로 얇기 때문에 막 두께를 정확하게 제어할 필요가 있다.
N+ 소스 확산층(204)을 GND 전위에 접속시키고, N+ 드레인 확산층(203)을 Vcc 전위에 접속시키고, 게이트 전극(206a)에 0 ~ Vcc의 전위를 부여함으로써 상기 SGT가 트랜지스터 동작을 수행한다. 또, 실제로는 상기 소스 확산층과 드레인 확산층은 뒤바뀐 상태에서 동작할 수도 있다.
도 16 내지 도 21에 상기 SGT의 제조방법의 일례를 나타낸다. 각 도면에서 (a)는 평면도이고, (b)는 A-A'의 단면도를 나타내고 있다. 도 5의 N+ 확산층의 형성까지는 제1실시예의 경우와 동일하므로 그 이후의 공정에 대해 나타낸다.
도 16에 나타난 바와 같이, 기둥형상 실리콘층(202)을 매입하도록 실리콘 산화막(213)을 형성한다.
도 17에 나타난 바와 같이, CMP에 의해 기둥형상 실리콘층 상부의 실리콘 산화막(213)을 연마하여 실리콘 산화막의 상면을 평탄화한다. CMP에 있어서는 기둥형상 실리콘층 상부의 하드마스크(210)를 CMP의 스토퍼로서 사용한다. 하드마스크로서, 예를 들면 실리콘 질화막을 사용함으로써 실리콘 산화막과의 선택비를 크게 취할 수 있기 때문에, 재현성이 좋도록 CMP 연마량을 제어할 수 있다.
도 18에 나타난 바와 같이, 기둥형상 실리콘층(202)을 매입하도록 실리콘 산화막(213)을 형성한다.
도 19에 나타난 바와 같이, 실리콘 산화막을 에치백한다. 도면에서는 하드마스크인 실리콘 질화막이 노출되어 종점이 검출되는 시점에서의 구조가 나타나 있다. 종점 검출에 사용되는 알고리즘은 제1실시예의 경우(도 6a 참조)와 동일하다.
실리콘 산화막을 에치백할 때에는, 제1실시예와 마찬가지로 실리콘 산화막(213)의 식각율을 산출하고, 그 식각율로부터 원하는 막 두께가 될 때까지의 식각 시간을 특정해 둔다. 이에 따라, 도 20에 나타난 바와 같이, 건식 식각 후에는 게이트 용량을 줄이기 위해 실리콘 산화막(213)을 원하는 막 두께만큼 N+ 확산층(203) 상에 형성한다.
도 21에 나타난 바와 같이, 게이트 절연막(205) 및 게이트 도전막(206)을 형성한다. 이후의 공정에 대해서는 제1실시예와 동일하므로 여기서는 생략한다.
본 발명은 상술한 실시예뿐 아니라, 기둥형상 반도체층을 매입하도록 제1절 연막 또는 도전막을 형성하는 공정, 상기 제1절연막 또는 도전막을 기둥형상 반도체층 상부에 형성된 스토퍼에 의해 종점 검출을 수행하여 평탄화하는 공정, 제2절연막 또는 도전막을 형성하는 공정, 제2절연막 또는 도전막을 식각하는 동시에 그 식각시의 식각율을 산출하는 공정, 및 상기 제2절연막 또는 도전막을 에치백할 때의 상기 제2절연막 또는 도전막의 식각율을 사용하여 제1절연막 또는 도전막의 식각의 종점 검출을 수행함으로써, 제1절연막 또는 도전막의 식각량을 제어하는 공정을 포함하는 제조방법이라면 상술한 실시예에 제한되지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 SGT의 평면도 및 단면도이다.
도 2는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 3은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 4는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 5는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 6은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 7은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 8은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 9는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 10은 본 발명을 사용한 경우의 플라즈마 발광 특성을 나타낸 도면이다.
도 11은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 12는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 13은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 14는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 15는 본 발명의 SGT의 평면도 및 단면도이다.
도 16은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 17은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 18은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 19는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 20은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 21은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 22는 종래의 SGT의 평면도 및 단면도이다.
도 23은 종래의 SGT의 제조방법을 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
101, 201: 실리콘 기판 102, 202: 기둥형상 실리콘층
103, 203: 하부 확산층 104, 204: 상부 확산층
105, 205: 게이트 절연막 106: 제1게이트 도전막
106a: 게이트 전극 106b: 게이트 배선
107, 108, 109: 컨택 110, 210: 하드마스크
111: 제2게이트 도전막 112, 212: 패드 산화막
213: 실리콘 산화막 301: 실리콘 기판
302: N-웰 303: P-웰
305: PMOS 기둥형상 실리콘층 306: NMOS 기둥형상 실리콘층
308: 게이트 309: P+ 소스 확산층
310: P+ 드레인 확산층 311: N+ 소스 확산층
312: N+ 드레인 확산층 402: 실리콘 기판
403: 기둥형상 실리콘층 404: 게이트 절연막
405: 게이트 도전막 406: 레지스트
Claims (6)
- 소스 확산층, 드레인 확산층 및 기둥형상 반도체층이 기판 상에 수직방향으로 계층적으로 배치되고, 상기 기둥형상 반도체층의 측벽에 게이트가 배치되는 반도체 장치의 제조방법으로서,반도체 기판의 표면에 기둥형상 반도체층이 배치되고, 상기 반도체 기판 및 상기 기둥형상 반도체층의 표면에 절연막이 배치되어 있고,상기 방법은,상기 기둥형상 반도체층 상에 형성된 하드마스크 및 상기 기둥형상 반도체층의 표면을 덮도록 제1게이트 도전막을 형성하는 공정;상기 하드마스크를 스토퍼로 사용하여 상기 제1게이트 도전막의 상부를 평탄화하는 공정;평탄화된 상기 제1게이트 도전막의 표면 상에 제2게이트 도전막을 형성하는 공정;상기 제2게이트 도전막을 비등방적으로 식각하는 공정;상기 식각시에 제2게이트 도전막으로부터 발생하는 플라즈마 발광 강도를 모니터링하고, 상기 플라즈마 발광 강도의 변화로부터 상기 제2게이트 도전막의 식각의 종점을 검출하는 공정; 및상기 제1게이트 도전막을 비등방적으로 식각하는 공정을 포함하고,상기 제2게이트 도전막의 식각의 개시부터 종료까지에 소요된 시간, 제2게이 트 도전막의 막 두께로부터 산출되는 제2게이트 도전막의 식각율, 및 상기 제1게이트 도전막과 상기 제2게이트 도전막의 식각율의 상대비를 사용하여 상기 제1게이트 도전막의 식각율을 특정함으로써, 상기 제1게이트 도전막의 식각의 종점 검출을 수행하는반도체 장치의 제조방법.
- 제1항에 있어서,상기 제1게이트 도전막 및 제2게이트 도전막이 모두 폴리실리콘인반도체 장치의 제조방법.
- 제1항에 있어서,상기 제1게이트 도전막 및 제2게이트 도전막이 동일한 금속막인반도체 장치의 제조방법.
- 제1항에 있어서,상기 제1게이트 도전막과 제2게이트 도전막은 서로 다른 금속막인반도체 장치의 제조방법.
- 소스 확산층, 드레인 확산층 및 기둥형상 반도체층이 기판 상에 수직방향으로 계층적으로 배치되고, 상기 기둥형상 반도체층의 측벽에 게이트가 배치되는 반도체 장치의 제조방법으로서,반도체 기판의 표면에 기둥형상 반도체층이 배치되어 있고,상기 방법은,상기 기둥형상 반도체층 상에 형성된 하드마스크 및 상기 기둥형상 반도체층의 표면을 덮도록 제1절연막을 형성하는 공정;상기 하드마스크를 스토퍼로 사용하여 상기 제1절연막의 상부를 평탄화하는 공정;평탄화된 상기 제1절연막의 표면 상에 제2절연막을 형성하는 공정;상기 제2절연막을 비등방적으로 식각하는 공정;상기 식각시에 제2절연막으로부터 발생하는 플라즈마 발광 강도를 모니터링하고, 상기 플라즈마 발광 강도의 변화로부터 상기 제2절연막의 식각의 종점을 검출하는 공정; 및상기 제1절연막을 비등방적으로 식각하는 공정을 포함하고,상기 제2절연막의 식각의 개시부터 종료까지에 소요된 시간, 제2절연막의 막 두께로부터 산출되는 제2절연막의 식각율, 및 상기 제1절연막과 상기 제2절연막의 식각율의 상대비를 사용하여 제1절연막의 식각율을 특정함으로써, 제1절연막의 식 각의 종점 검출을 수행하는반도체 장치의 제조방법.
- 제5항에 있어서,상기 제1절연막 및 제2절연막이 모두 실리콘 산화막인반도체 장치의 제조방법.
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