JP4735876B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4735876B2 JP4735876B2 JP2009202415A JP2009202415A JP4735876B2 JP 4735876 B2 JP4735876 B2 JP 4735876B2 JP 2009202415 A JP2009202415 A JP 2009202415A JP 2009202415 A JP2009202415 A JP 2009202415A JP 4735876 B2 JP4735876 B2 JP 4735876B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- gate conductive
- insulating film
- etching
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 46
- 238000005530 etching Methods 0.000 claims description 76
- 238000000034 method Methods 0.000 claims description 53
- 238000009792 diffusion process Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- 238000012544 monitoring process Methods 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 90
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 47
- 229910052710 silicon Inorganic materials 0.000 description 47
- 239000010703 silicon Substances 0.000 description 47
- 238000001312 dry etching Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Description
本発明は半導体装置の製造方法に関し、特に柱状半導体層を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型ＭＯＳトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）の構造およびその製造方法に関する。
半導体装置の高集積化や高性能化を実現するため、半導体基板の表面に柱状半導体層を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２−１８８９６６）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
特許文献１のＳＧＴを用いて構成されたＣＭＯＳインバーターの平面図を図２２（ａ）に、図２２（ａ）の平面図におけるＡ−Ａ’のカットラインの断面構造を図２２（ｂ）に示す。
図２２（ａ）、（ｂ）より、Ｓｉ基板３０１上にＮウェル３０２およびＰウェル３０３が形成され、Ｓｉ基板表面にはＮウェル領域にＰＭＯＳを形成する柱状シリコン層３０５が形成され、Ｐウェル領域にＮＭＯＳを形成する柱状シリコン層３０６が形成され、それぞれの柱状シリコン層を取り囲むようにゲート３０８が形成される。ＰＭＯＳを形成する柱状半導体の下部に形成されるＰ＋ドレイン拡散層３１０およびＮＭＯＳを形成する柱状半導体の下部に形成されるＮ＋ドレイン拡散層３１２は出力端子Ｖｏｕｔに接続され、ＰＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層３０９は電源電位Ｖｃｃに接続され、ＮＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層３１１は接地電位Ｖｓｓに接続され、ＰＭＯＳとＮＭＯＳの共通のゲート３０８は入力端子Ｖｉｎに接続されることによりＣＭＯＳインバーターを形成する。
図２２（ａ）、（ｂ）より、Ｓｉ基板３０１上にＮウェル３０２およびＰウェル３０３が形成され、Ｓｉ基板表面にはＮウェル領域にＰＭＯＳを形成する柱状シリコン層３０５が形成され、Ｐウェル領域にＮＭＯＳを形成する柱状シリコン層３０６が形成され、それぞれの柱状シリコン層を取り囲むようにゲート３０８が形成される。ＰＭＯＳを形成する柱状半導体の下部に形成されるＰ＋ドレイン拡散層３１０およびＮＭＯＳを形成する柱状半導体の下部に形成されるＮ＋ドレイン拡散層３１２は出力端子Ｖｏｕｔに接続され、ＰＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層３０９は電源電位Ｖｃｃに接続され、ＮＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層３１１は接地電位Ｖｓｓに接続され、ＰＭＯＳとＮＭＯＳの共通のゲート３０８は入力端子Ｖｉｎに接続されることによりＣＭＯＳインバーターを形成する。
ＳＧＴの製造方法の一例として非特許文献１にプロセスフローが示されている。非特許文献１のＳＧＴの柱状シリコン層およびゲート電極形成プロセスフローの概要を図２３に示す。以下にこのプロセスフローについて説明する。図２３（ａ）に示したシリコン基板を用いて、図２３（ｂ）に示すように、シリコン基板４０２をエッチングすることにより、柱状シリコン層４０３を形成する。図２３（ｃ）に示すように、ゲート絶縁膜４０４を成膜する。図２３（ｄ）に示すように、ゲート導電膜４０５を成膜する。図２３（ｅ）に示すように、ゲート導電膜４０５および柱状シリコン層上部のゲート絶縁膜４０４をＣＭＰにて研磨する。図２３（ｆ）に示すように、ゲート導電膜４０５をエッチバックして、所望のゲート長になるように柱状シリコン層を囲むゲート導電膜４０５を加工する。図２３（ｇ）に示すように、リソグラフィーによりゲート配線パターンのレジスト４０６を形成する。図２３（ｈ）に示すように、ゲート導電膜４０５をエッチングして、ゲート電極およびゲート配線を形成する。
Ｒｕｉｇａｎｇ Ｌｉ ｅｔ ａｌ．、"５０ｎｍ Ｖｅｒｔｉｃａｌ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ＭＯＳＦＥＴ ｗｉｔｈ Ｓ−ｆａｃｔｏｒ ｏｆ ７５ｍｖ／ｄｅｃ"、Ｄｅｖｉｃｅ Ｒｅｓｅｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ、２００１年、ｐ．６３
しかしながら、図２１に示したＳＧＴの製造方法においては、以下のような問題がある。
上記プロセスフローにおいては、ゲート電極のドライエッチングにおいてプラズマ発光強度の変動をモニターすることによる終点検出方法を用いることができないため時間指定のエッチングを用いないといけない。この場合、ゲート長は作業時の装置のエッチングレートのロット毎、ウェハー毎の変動の影響をそのまま受けることになるのでゲート長のばらつきは非常に大きくなる。ゲート長のばらつきが大きくなれば、当然トランジスタ特性のばらつきも大きくなってしまう。
したがって、ＳＧＴの特性ばらつきを小さくするためには、ゲート長のエッチングにおいてロット毎、ウェハー毎のエッチングレートの変動を吸収することができる終点検出を用いることが必須である。
上記プロセスフローにおいては、ゲート電極のドライエッチングにおいてプラズマ発光強度の変動をモニターすることによる終点検出方法を用いることができないため時間指定のエッチングを用いないといけない。この場合、ゲート長は作業時の装置のエッチングレートのロット毎、ウェハー毎の変動の影響をそのまま受けることになるのでゲート長のばらつきは非常に大きくなる。ゲート長のばらつきが大きくなれば、当然トランジスタ特性のばらつきも大きくなってしまう。
したがって、ＳＧＴの特性ばらつきを小さくするためには、ゲート長のエッチングにおいてロット毎、ウェハー毎のエッチングレートの変動を吸収することができる終点検出を用いることが必須である。
本発明は上記の事情を鑑みてなされたもので、ゲート長の決めるためのドライエッチングにおいてプラズマ発光をモニターすることによる終点検出方法を用いることにより、ゲート長を安定して製造することを目的とする。
本発明の一つの特徴によれば、ソース拡散層、ドレイン拡散層及び柱状半導体層が基板上に垂直方向に階層的に配置され、前記柱状半導体層の側壁にゲートが配置される半導体装置を製造する方法であって、
半導体基板の表面に柱状半導体層が配置され、前記半導体基板及び前記柱状半導体層の表面に絶縁膜が配置されており、
前記方法は、
前記柱状半導体層上に形成されたハードマスク及び前記柱状半導体層の表面を覆うように第1のゲート導電膜を成膜する工程と、
前記ハードマスクをストッパーとして用いて前記第１のゲート導電膜の上部を平坦化する工程と、
平坦化された前記第１のゲート導電膜の表面上に第２のゲート導電膜を成膜する工程と、
前記第２のゲート導電膜を異方的にエッチングする工程と、
前記エッチング時に第２のゲート導電膜から生じるプラズマ発光強度をモニターし、前記プラズマ発光強度の変化から前記第２のゲート導電膜のエッチングの終点を検出する工程と、
前記第1のゲート導電膜を異方的にエッチングする工程とを含み、
前記第２のゲート導電膜のエッチングの開始から終了までに要した時間と第２のゲート導電膜の膜厚とから算出される第２のゲート導電膜のエッチングレートと、前記第１のゲート導電膜と前記第２のゲート導電膜とのエッチングレートの相対比とを用いて、前記第１のゲート導電膜のエッチングレートを特定することにより、前記第１のゲート導電膜のエッチングの終点検出を行うことを特徴とする半導体装置の製造方法が提供される。
本発明の好ましい態様では、前記半導体装置の製造方法において、前記第１のゲート導電膜及び第２のゲート導電膜が共にポリシリコンである。また、本発明の別の好ましい態様では、前記半導体装置の製造方法において、前記第１のゲート導電膜及び第２のゲート導電膜が同一の金属膜である。また、本発明のさらに別の好ましい態様では、前記半導体装置の製造方法において、前記第１のゲート導電膜及び第２のゲート導電膜が異なる金属膜である。
本発明の別の特徴によれば、ソース拡散層、ドレイン拡散層及び柱状半導体層が基板上に垂直方向に階層的に配置され、前記柱状半導体層の側壁にゲートが配置される半導体装置を製造する方法であって、
半導体基板の表面に柱状半導体層が配置されており、
前記方法は、
前記柱状半導体層上に形成されたハードマスク及び前記柱状半導体層の表面を覆うように第1の絶縁膜を成膜する工程と、
前記ハードマスクをストッパーとして用いて前記第１の絶縁膜の上部を平坦化する工程と、
平坦化された前記第１の絶縁膜の表面上に第２の絶縁膜を成膜する工程と、
前記第２の絶縁膜を異方的にエッチングする工程と、
前記エッチング時に第２の絶縁膜から生じるプラズマ発光強度をモニターし、前記プラズマ発光強度の変化から前記第２の絶縁膜のエッチングの終点を検出する工程と、
前記第１の絶縁膜を異方的にエッチングする工程とを含み、
前記第２の絶縁膜のエッチングの開始から終了までに要した時間と第２の絶縁膜の膜厚とから算出される第２の絶縁膜のエッチングレートと、前記第１の絶縁膜と前記第２の絶縁膜とのエッチングレートの相対比とを用いて、第１の絶縁膜のエッチングレートを特定することにより、第１の絶縁膜のエッチングの終点検出を行うことを特徴とする半導体装置の製造方法が提供される。
本発明の好ましい態様では、前記半導体装置の製造方法において、前記第１の絶縁膜及び第２の絶縁膜が共にシリコン酸化膜である。
半導体基板の表面に柱状半導体層が配置され、前記半導体基板及び前記柱状半導体層の表面に絶縁膜が配置されており、
前記方法は、
前記柱状半導体層上に形成されたハードマスク及び前記柱状半導体層の表面を覆うように第1のゲート導電膜を成膜する工程と、
前記ハードマスクをストッパーとして用いて前記第１のゲート導電膜の上部を平坦化する工程と、
平坦化された前記第１のゲート導電膜の表面上に第２のゲート導電膜を成膜する工程と、
前記第２のゲート導電膜を異方的にエッチングする工程と、
前記エッチング時に第２のゲート導電膜から生じるプラズマ発光強度をモニターし、前記プラズマ発光強度の変化から前記第２のゲート導電膜のエッチングの終点を検出する工程と、
前記第1のゲート導電膜を異方的にエッチングする工程とを含み、
前記第２のゲート導電膜のエッチングの開始から終了までに要した時間と第２のゲート導電膜の膜厚とから算出される第２のゲート導電膜のエッチングレートと、前記第１のゲート導電膜と前記第２のゲート導電膜とのエッチングレートの相対比とを用いて、前記第１のゲート導電膜のエッチングレートを特定することにより、前記第１のゲート導電膜のエッチングの終点検出を行うことを特徴とする半導体装置の製造方法が提供される。
本発明の好ましい態様では、前記半導体装置の製造方法において、前記第１のゲート導電膜及び第２のゲート導電膜が共にポリシリコンである。また、本発明の別の好ましい態様では、前記半導体装置の製造方法において、前記第１のゲート導電膜及び第２のゲート導電膜が同一の金属膜である。また、本発明のさらに別の好ましい態様では、前記半導体装置の製造方法において、前記第１のゲート導電膜及び第２のゲート導電膜が異なる金属膜である。
本発明の別の特徴によれば、ソース拡散層、ドレイン拡散層及び柱状半導体層が基板上に垂直方向に階層的に配置され、前記柱状半導体層の側壁にゲートが配置される半導体装置を製造する方法であって、
半導体基板の表面に柱状半導体層が配置されており、
前記方法は、
前記柱状半導体層上に形成されたハードマスク及び前記柱状半導体層の表面を覆うように第1の絶縁膜を成膜する工程と、
前記ハードマスクをストッパーとして用いて前記第１の絶縁膜の上部を平坦化する工程と、
平坦化された前記第１の絶縁膜の表面上に第２の絶縁膜を成膜する工程と、
前記第２の絶縁膜を異方的にエッチングする工程と、
前記エッチング時に第２の絶縁膜から生じるプラズマ発光強度をモニターし、前記プラズマ発光強度の変化から前記第２の絶縁膜のエッチングの終点を検出する工程と、
前記第１の絶縁膜を異方的にエッチングする工程とを含み、
前記第２の絶縁膜のエッチングの開始から終了までに要した時間と第２の絶縁膜の膜厚とから算出される第２の絶縁膜のエッチングレートと、前記第１の絶縁膜と前記第２の絶縁膜とのエッチングレートの相対比とを用いて、第１の絶縁膜のエッチングレートを特定することにより、第１の絶縁膜のエッチングの終点検出を行うことを特徴とする半導体装置の製造方法が提供される。
本発明の好ましい態様では、前記半導体装置の製造方法において、前記第１の絶縁膜及び第２の絶縁膜が共にシリコン酸化膜である。
以下に、ゲート電極のドライエッチングにおいてプラズマ発光強度をモニターすることによって、終点検出が可能なＳＧＴの製造方法を示す。
本発明の実施例１においては、ゲート電極をドライエッチングにて形成するときに、プラズマ発光強度モニターによる終点検出方法を用いて正確にゲート電極のエッチング量を制御する方法を提供する。
図１に本発明が対象とするＳＧＴの平面図（ａ）及びＡ−Ａ’における断面図（ｂ）を示す。以下に図１を参照して、本実施例に用いたＮＭＯＳ ＳＧＴについて説明する。
シリコン基板１０１上に柱状シリコン層１０２が形成され、柱状シリコン層１０２の周囲にゲート絶縁膜１０５およびゲート電極１０６aが形成されている。柱状シリコン層１０２の下部にはＮ＋ドレイン拡散層１０３が形成され、柱状シリコン層１０２の上部にはＮ＋ソース拡散層１０４が形成されている。Ｎ＋ドレイン拡散層１０３上にはコンタクト１０７が形成され、Ｎ＋ソース拡散層１０４上にはコンタクト１０８が形成され、ゲート電極１０６aより延在するゲート配線１０６ｂ上にはコンタクト１０９が形成されている。
Ｎ＋ソース拡散層１０４をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層１０３をＶｃｃ電位に接続し、ゲート電極１０６ａに０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。なお、実際には上記のソース拡散層とドレイン拡散層は入れ替った状態で動作することもある。
図１に本発明が対象とするＳＧＴの平面図（ａ）及びＡ−Ａ’における断面図（ｂ）を示す。以下に図１を参照して、本実施例に用いたＮＭＯＳ ＳＧＴについて説明する。
シリコン基板１０１上に柱状シリコン層１０２が形成され、柱状シリコン層１０２の周囲にゲート絶縁膜１０５およびゲート電極１０６aが形成されている。柱状シリコン層１０２の下部にはＮ＋ドレイン拡散層１０３が形成され、柱状シリコン層１０２の上部にはＮ＋ソース拡散層１０４が形成されている。Ｎ＋ドレイン拡散層１０３上にはコンタクト１０７が形成され、Ｎ＋ソース拡散層１０４上にはコンタクト１０８が形成され、ゲート電極１０６aより延在するゲート配線１０６ｂ上にはコンタクト１０９が形成されている。
Ｎ＋ソース拡散層１０４をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層１０３をＶｃｃ電位に接続し、ゲート電極１０６ａに０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。なお、実際には上記のソース拡散層とドレイン拡散層は入れ替った状態で動作することもある。
図２から図１４に上記の正確な柱状シリコン層のエッチングを可能にする製造方法の一例を示す。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。
図２に示されるように、シリコン基板１０１上に、シリコン基板とハードマスクとの応力を緩和するためパッド酸化膜１１２を成膜し、続いてハードマスクであるシリコン窒化膜１１０を成膜する。
図３に示されるように、柱状シリコン層のマスクを用いてリソグラフィーによりレジストをパターニングし、ドライエッチングによりパッド酸化膜１１２及びハードマスク１１０をパターニングする。
図４に示されるように、ハードマスク１１０を用いてシリコン層をエッチングし、柱状シリコン層１０２を形成する。
図５に示されるように、柱状シリコン層下部の拡散層に不純物注入等によりＮ＋拡散層１０３を形成する。
図６に示されるように、ゲート絶縁膜１０５を成膜する。続いて、柱状シリコン層１０２を埋め込むように、第１のゲート導電膜１０６として例えばポリシリコンを成膜する。
図７に示されるように、ＣＭＰにより柱状シリコン層上部の第１のゲート導電膜１０６およびゲート絶縁膜１０５を研磨し、第１のゲート導電膜１０６の上面を平坦化する。第１のゲート導電膜１０６の上部をＣＭＰによって平坦化することにより、後述するように、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部の第１のハードマスク１１０をＣＭＰのストッパーとして使用する。ハードマスクとして、例えばシリコン窒化膜を用いることにより、ゲート導電膜との選択比を大きく取れるため、再現性よくＣＭＰ研磨量を制御することができる。
図８に示されるように、第２のゲート導電膜１１１としてポリシリコンを成膜する。
図９に示されるように、第２のゲート導電膜１１１をエッチバックする。図においては、ハードマスクが露出して、終点が検出される時点における構造が示されている。
図１０（ａ）のエッチバック時のプラズマ発光特性に示されるように、エッチングが開始されると（Ａ１点）急激に発光強度が強くなる。ハードマスクが露出し始めると、エッチングされるポリシリコンの量が減少するため、発光強度が減少し始める（Ｂ１点）。この発光強度の減少をモニターすることによって、エッチングの終点検出を行うことができる。
ハードマスクが露出するまでの第２のゲート導電膜の膜厚は成膜量により決まるので、エッチングの開始から終点までの時間を用いると、第2のゲート導電膜１１１のエッチングレートを算出することができる。この点、上述の通り、事前に第１のゲート導電膜１０６の上部を研磨して平坦化しておいたことにより、エッチングされた第２のゲート導電膜の量とエッチング時間とを精度良く特定できるため、第２のゲート導電膜のエッチングレートを精度良く算出することができる。このレートを用いるとエッチング時のエッチングレートを考慮した所望の膜厚分のオーバーエッチ量を算出することができるので、ゲート長を安定して形成することができる。すなわち、実際に第２のゲート導電膜をエッチングしたときに算出される第2のゲート導電膜のエッチングレートと、第１のゲート導電膜と第２のゲート導電膜のエッチングレートの相対比とから、実際に第１のゲート導電膜をエッチングするときのエッチングレートを算出することができる。そして、第１のゲート導電膜のそのエッチングレートから、第１のゲート導電膜を所望の膜厚にするまでのエッチング時間を精度良く求めることができる。
また、このときに柱状シリコン層上部の第１のハードマスク１１０により柱状シリコン層がエッチングから保護される。
図１０（ａ）のエッチバック時のプラズマ発光特性に示されるように、エッチングが開始されると（Ａ１点）急激に発光強度が強くなる。ハードマスクが露出し始めると、エッチングされるポリシリコンの量が減少するため、発光強度が減少し始める（Ｂ１点）。この発光強度の減少をモニターすることによって、エッチングの終点検出を行うことができる。
ハードマスクが露出するまでの第２のゲート導電膜の膜厚は成膜量により決まるので、エッチングの開始から終点までの時間を用いると、第2のゲート導電膜１１１のエッチングレートを算出することができる。この点、上述の通り、事前に第１のゲート導電膜１０６の上部を研磨して平坦化しておいたことにより、エッチングされた第２のゲート導電膜の量とエッチング時間とを精度良く特定できるため、第２のゲート導電膜のエッチングレートを精度良く算出することができる。このレートを用いるとエッチング時のエッチングレートを考慮した所望の膜厚分のオーバーエッチ量を算出することができるので、ゲート長を安定して形成することができる。すなわち、実際に第２のゲート導電膜をエッチングしたときに算出される第2のゲート導電膜のエッチングレートと、第１のゲート導電膜と第２のゲート導電膜のエッチングレートの相対比とから、実際に第１のゲート導電膜をエッチングするときのエッチングレートを算出することができる。そして、第１のゲート導電膜のそのエッチングレートから、第１のゲート導電膜を所望の膜厚にするまでのエッチング時間を精度良く求めることができる。
また、このときに柱状シリコン層上部の第１のハードマスク１１０により柱状シリコン層がエッチングから保護される。
上述の説明においては、第１のゲート導電膜と第２のゲート導電膜がともにポリシリコンの場合であるが、第１のゲート導電膜と第２のゲート導電膜が同一の金属膜でもよい。
また、第１のゲート導電膜と第２のゲート導電膜が異なる金属膜でもよいが、この場合には第２のゲート導電膜からのプラズマ発光特性は図１０（ｂ）のようになる。エッチングが開始されると（Ａ２点）急激に発光強度が強くなる。ハードマスクが露出すると、第２のゲート導電膜がなくなるため、発光強度が減少し始める（Ｂ２点）。この発光強度の減少をモニターすることによって、エッチングの終点検出を行うことができる。
第１のゲート導電膜と第２のゲート導電膜のエッチングレートの相対比がわかれば、第１のゲート導電膜と第２のゲート導電膜が同一の材質でも異なる材質でも、同様に第１のゲート導電膜のエッチング量を制御することができる。
また、第１のゲート導電膜と第２のゲート導電膜が異なる金属膜でもよいが、この場合には第２のゲート導電膜からのプラズマ発光特性は図１０（ｂ）のようになる。エッチングが開始されると（Ａ２点）急激に発光強度が強くなる。ハードマスクが露出すると、第２のゲート導電膜がなくなるため、発光強度が減少し始める（Ｂ２点）。この発光強度の減少をモニターすることによって、エッチングの終点検出を行うことができる。
第１のゲート導電膜と第２のゲート導電膜のエッチングレートの相対比がわかれば、第１のゲート導電膜と第２のゲート導電膜が同一の材質でも異なる材質でも、同様に第１のゲート導電膜のエッチング量を制御することができる。
上述のように精度の良い第１の導電膜のエッチングレートからエッチング時間を特定しておくことにより、図１１に示されるように、ドライエッチング後においては、所望のゲート長を持つゲート電極が形成される。
図１２に示されるように、パッド酸化膜１１２及びハードマスク１１０をドライエッチまたはウェットエッチにより除去する。続いて、ゲート電極をパターニングすることにより、柱状シリコン層を囲むゲート電極１０６ａとコンタクト等を形成するゲート配線１０６ｂを形成する。
図１３に示されるように、不純物注入等により柱状シリコン層上部の拡散層１０４を形成する。
図１４に示されるように、層間膜を成膜して、コンタクト（１０７、１０８、１０９）を形成することによりトランジスタが形成される。
本発明の実施例２においては、ゲート容量を低減するために、柱状シリコン層下部とゲート電極の間に挿入するシリコン酸化膜をドライエッチングにて形成するときに、プラズマ発光強度モニターによる終点検出方法を用いて正確にシリコン酸化膜のエッチング量を制御する方法を提供する。
図１５に本発明が対象とするＳＧＴの平面図（ａ）及びＡ−Ａ’における断面図（ｂ）を示す。以下に図１５を参照して、本実施例に用いたＮＭＯＳ ＳＧＴについて説明する。
シリコン基板２０１上に柱状シリコン層２０２が形成され、柱状シリコン層２０２の周囲にゲート絶縁膜２０５およびゲート電極２０６aが形成されている。柱状シリコン層２０２の下部にはＮ＋ドレイン拡散層２０３が形成され、柱状シリコン層２０２の上部にはＮ＋ソース拡散層２０４が形成されている。Ｎ＋ドレイン拡散層２０３とゲート電極（２０６ａ、２０６ｂ）の間にはゲート容量を低減するためにシリコン酸化膜２１３が形成されている。Ｎ＋ドレイン拡散層２０３上にはコンタクト２０７が形成され、Ｎ＋ソース拡散層２０４上にはコンタクト２０８が形成され、ゲート電極２０６aより延在するゲート配線２０６ｂ上にはコンタクト２０９が形成されている。上述のシリコン酸化膜２１３は数十ｎｍと薄いので、正確に膜厚を制御する必要がある。
Ｎ＋ソース拡散層２０４をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層２０３をＶｃｃ電位に接続し、ゲート電極２０６ａに０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。なお、実際には上記のソース拡散層とドレイン拡散層は入れ替った状態で動作することもある。
図１５に本発明が対象とするＳＧＴの平面図（ａ）及びＡ−Ａ’における断面図（ｂ）を示す。以下に図１５を参照して、本実施例に用いたＮＭＯＳ ＳＧＴについて説明する。
シリコン基板２０１上に柱状シリコン層２０２が形成され、柱状シリコン層２０２の周囲にゲート絶縁膜２０５およびゲート電極２０６aが形成されている。柱状シリコン層２０２の下部にはＮ＋ドレイン拡散層２０３が形成され、柱状シリコン層２０２の上部にはＮ＋ソース拡散層２０４が形成されている。Ｎ＋ドレイン拡散層２０３とゲート電極（２０６ａ、２０６ｂ）の間にはゲート容量を低減するためにシリコン酸化膜２１３が形成されている。Ｎ＋ドレイン拡散層２０３上にはコンタクト２０７が形成され、Ｎ＋ソース拡散層２０４上にはコンタクト２０８が形成され、ゲート電極２０６aより延在するゲート配線２０６ｂ上にはコンタクト２０９が形成されている。上述のシリコン酸化膜２１３は数十ｎｍと薄いので、正確に膜厚を制御する必要がある。
Ｎ＋ソース拡散層２０４をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層２０３をＶｃｃ電位に接続し、ゲート電極２０６ａに０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。なお、実際には上記のソース拡散層とドレイン拡散層は入れ替った状態で動作することもある。
図１６から図２１に上記のＳＧＴの製造方法の一例を示す。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。図５のＮ＋拡散層の形成までは実施例１の場合と同一であるので、これ以降の工程について示す。
図１６に示されるように、柱状シリコン層２０２を埋め込むように、シリコン酸化膜２１３を成膜する。
図１７に示されるように、ＣＭＰにより柱状シリコン層上部のシリコン酸化膜２１３を研磨し、シリコン酸化膜の上面を平坦化する。ＣＭＰにおいては、柱状シリコン層上部のハードマスク２１０をＣＭＰのストッパーとして使用する。ハードマスクとして、例えばシリコン窒化膜を用いることにより、シリコン酸化膜との選択比を大きく取れるため、再現性よくＣＭＰ研磨量を制御することができる。
図１８に示されるように、柱状シリコン層２０２を埋め込むようにシリコン酸化膜２１３を成膜する。
図１９に示されるように、シリコン酸化膜をエッチバックする。図においては、ハードマスクであるシリコン窒化膜が露出して、終点が検出される時点における構造が示されている。終点検出に用いられるアルゴリズムは実施例１の場合（図６）と同様である。
シリコン酸化膜をエッチバックする際には、実施例１と同様に、シリコン酸化膜２１３のエッチングレートを算出し、そのエッチングレートから所望の膜厚となるまでのエッチング時間を特定しておく。これにより、図２０に示されるように、ドライエッチング後においては、ゲート容量を低減するために、シリコン酸化膜２１３を所望の膜厚だけ、Ｎ＋拡散層２０３上に形成する。
図２１に示されるように、ゲート絶縁膜２０５及びゲート導電膜２０６を成膜する。以降の工程については、実施例１と同様であるのでここでは省略する。
本発明は上述の実施例のみではなく、柱状半導体層を埋め込むように第１の絶縁膜もしくは導電膜を成膜する工程と、上記第１の絶縁膜もしくは導電膜を柱状半導体層上部に形成されたストッパーにより終点検出を行い平坦化する工程と、第２の絶縁膜もしくは導電膜を成膜する工程と、第２の絶縁膜もしくは導電膜のエッチングすると共にそのエッチング時のエッチングレートを算出する工程と、上記第２の絶縁膜もしくは導電膜をエッチバックする際の上記第２の絶縁膜もしくは導電膜のエッチングレートを用いて第１の絶縁膜もしくは導電膜のエッチングの終点検出を行うことにより、第１の絶縁膜もしくは導電膜のエッチング量を制御する工程を含む製造方法であれば、上述の実施例に制限されるものではない。
上記のように本発明の製造方法によれば、ＳＧＴのゲート電極を形成するためのドライエッチングにおいて終点検出を用いてエッチング量を制御することが可能であるため、柱状半導体層の高さ及びゲート長を安定して製造することができる。この結果、安定した特性を持つＳＧＴを製造することができる。
１０１、２０１：シリコン基板
１０２、２０２：柱状シリコン層
１０３、２０３：下部の拡散層
１０４、２０４：上部の拡散層
１０５、２０５：ゲート絶縁膜
１０６：第１のゲート導電膜
１０６ａ：ゲート電極
１０６ｂ：ゲート配線
１０７、１０８、１０９：コンタクト
１１０、２１０：ハードマスク
１１１：第２のゲート導電膜
１１２、２１２：パッド酸化膜
２１３：シリコン酸化膜
３０１：シリコン基板
３０２：Ｎウェル
３０３：Ｐウェル
３０５：ＰＭＯＳ柱状シリコン層
３０６：ＮＭＯＳ柱状シリコン層
３０８：ゲート
３０９：Ｐ＋ソース拡散層
３１０：Ｐ＋ドレイン拡散層
３１１：Ｎ＋ソース拡散層
３１２：Ｎ＋ドレイン拡散層
４０２：シリコン基板
４０３：柱状シリコン層
４０４：ゲート絶縁膜
４０５：ゲート導電膜
４０６：レジスト
１０２、２０２：柱状シリコン層
１０３、２０３：下部の拡散層
１０４、２０４：上部の拡散層
１０５、２０５：ゲート絶縁膜
１０６：第１のゲート導電膜
１０６ａ：ゲート電極
１０６ｂ：ゲート配線
１０７、１０８、１０９：コンタクト
１１０、２１０：ハードマスク
１１１：第２のゲート導電膜
１１２、２１２：パッド酸化膜
２１３：シリコン酸化膜
３０１：シリコン基板
３０２：Ｎウェル
３０３：Ｐウェル
３０５：ＰＭＯＳ柱状シリコン層
３０６：ＮＭＯＳ柱状シリコン層
３０８：ゲート
３０９：Ｐ＋ソース拡散層
３１０：Ｐ＋ドレイン拡散層
３１１：Ｎ＋ソース拡散層
３１２：Ｎ＋ドレイン拡散層
４０２：シリコン基板
４０３：柱状シリコン層
４０４：ゲート絶縁膜
４０５：ゲート導電膜
４０６：レジスト
Claims (8)
- 半導体基板の表面に少なくとも１つの柱状半導体層が配置され、前記半導体基板及び前記柱状半導体層の表面に絶縁膜が配置されている半導体装置の製造方法であって、
前記少なくとも１つの柱状半導体層上に形成されたハードマスク及び前記少なくとも１つの柱状半導体層の表面を覆うように第１のゲート導電膜を成膜する工程と、
その後に、前記ハードマスクをストッパーとして用いて前記第１のゲート導電膜の上部を平坦化する工程と、
その後に、平坦化された前記第１のゲート導電膜の表面上に第２のゲート導電膜を成膜する工程と、
その後に、前記第２のゲート導電膜を異方的にエッチングする工程と、
前記エッチング時に第２のゲート導電膜から生じるプラズマ発光強度をモニターし、前記プラズマ発光強度の変化から前記第２のゲート導電膜のエッチングの終点を検出する工程と、
その後に、前記第１のゲート導電膜を異方的にエッチングする工程とを含み、
前記第２のゲート導電膜のエッチングの開始から終了までに要した時間と第２のゲート導電膜の膜厚とから算出される第２のゲート導電膜のエッチングレートと、前記第１のゲート導電膜と前記第２のゲート導電膜とのエッチングレートの相対比とを用いて、前記第１のゲート導電膜のエッチングレートを特定することにより、前記第１のゲート導電膜のエッチングの終点検出を行うことを特徴とする半導体装置の製造方法。 - 前記第１のゲート導電膜及び第２のゲート導電膜が共にポリシリコンであることを特徴とする請求項１に記載の半導体製造方法。
- 前記第１のゲート導電膜及び第２のゲート導電膜が同一の金属膜であることを特徴とする請求項１に記載の半導体製造装置。
- 前記第１のゲート導電膜及び第２のゲート導電膜が異なる金属膜であることを特徴とする請求項１に記載の半導体製造装置。
- 前記半導体基板は、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域をさらに有し、
前記第１のゲート導電膜を異方的にエッチングした後に、前記少なくとも１つの柱状半導体層の側壁に前記第１のゲート導電膜をパターニングしてゲート電極を形成する工程をさらに含み、
ゲート電極を形成した後に、前記少なくとも１つの柱状半導体層の各々の上部に、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域と同じ導電型の拡散領域を形成する工程をさらに含むことを特徴とする請求項１ないし４に記載の半導体装置の製造方法。 - 半導体基板の表面に少なくとも１つの柱状半導体層が配置されている半導体装置の製造方法であって、
前記少なくとも１つの柱状半導体層上に形成されたハードマスク及び前記少なくとも１つの柱状半導体層の表面を覆うように第１の絶縁膜を成膜する工程と、
その後に、前記ハードマスクをストッパーとして用いて前記第１の絶縁膜の上部を平坦化する工程と、
その後に、平坦化された前記第１の絶縁膜の表面上に第２の絶縁膜を成膜する工程と、
その後に、前記第２の絶縁膜を異方的にエッチングする工程と、
前記エッチング時に第２の絶縁膜から生じるプラズマ発光強度をモニターし、前記プラズマ発光強度の変化から前記第２の絶縁膜のエッチングの終点を検出する工程と、
その後に、前記第１の絶縁膜を異方的にエッチングする工程と、
その後に、前記第１の絶縁膜の上部かつ少なくとも１つの柱状半導体層の側壁にゲート電極を形成する工程を含み、
前記第２の絶縁膜のエッチングの開始から終了までに要した時間と第２の絶縁膜の膜厚とから算出される第２の絶縁膜のエッチングレートと、前記第１の絶縁膜と前記第２の絶縁膜とのエッチングレートの相対比とを用いて、第１の絶縁膜のエッチングレートを特定することにより、第１の絶縁膜のエッチングの終点検出を行うことを特徴とする半導体装置の製造方法。 - 前記第１の絶縁膜及び第２の絶縁膜が共にシリコン酸化膜であることを特徴とする請求項６に記載の半導体製造方法。
- 前記半導体基板は、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域をさらに有し、
前記第１の絶縁膜の上部かつ少なくとも１つの柱状半導体層の側壁にゲート電極を形成した後に、前記少なくとも１つの柱状半導体層の各々の上部に、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域と同じ導電型の拡散領域を形成する工程をさらに含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009202415A JP4735876B2 (ja) | 2008-09-02 | 2009-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| WOPCT/JP2008/065718 | 2008-09-02 | ||
| PCT/JP2008/065718 WO2010026620A1 (ja) | 2008-09-02 | 2008-09-02 | 半導体の製造方法 |
| JP2009202415A JP4735876B2 (ja) | 2008-09-02 | 2009-09-02 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2010062565A JP2010062565A (ja) | 2010-03-18 |
| JP2010062565A6 JP2010062565A6 (ja) | 2010-06-10 |
| JP4735876B2 true JP4735876B2 (ja) | 2011-07-27 |
Family
ID=42188971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009202415A Expired - Fee Related JP4735876B2 (ja) | 2008-09-02 | 2009-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4735876B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6504915B2 (ja) * | 2015-05-25 | 2019-04-24 | 株式会社日立ハイテクノロジーズ | プラズマ処理装置およびプラズマ処理方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128094A (ja) * | 2002-09-30 | 2004-04-22 | Toshiba Corp | 半導体装置の製造方法及び半導体製造システム |
| JP2004296491A (ja) * | 2003-03-25 | 2004-10-21 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2006310651A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置の製造方法 |
-
2009
- 2009-09-02 JP JP2009202415A patent/JP4735876B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128094A (ja) * | 2002-09-30 | 2004-04-22 | Toshiba Corp | 半導体装置の製造方法及び半導体製造システム |
| JP2004296491A (ja) * | 2003-03-25 | 2004-10-21 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2006310651A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010062565A (ja) | 2010-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI524397B (zh) | 具有改善的閾値電壓表現的取代金屬閘極的積體電路及其製造方法 | |
| US8211809B2 (en) | Method of producing semiconductor device | |
| US7205617B2 (en) | Semiconductor device including active regions and gate electrodes for field effect transistors, with a trench formed between the active regions | |
| TWI481011B (zh) | 具驅動器的數據胞及其製造方法與操作方法 | |
| TWI727195B (zh) | 用於形成積體電路之方法以及積體電路 | |
| US20090020823A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2008072032A (ja) | 半導体装置の製造方法 | |
| US8026141B2 (en) | Method of producing semiconductor | |
| JP4735876B2 (ja) | 半導体装置の製造方法 | |
| WO2010026620A1 (ja) | 半導体の製造方法 | |
| US6969658B2 (en) | Methods providing oxide layers having reduced thicknesses at central portions thereof | |
| KR100826650B1 (ko) | 변형된 리세스채널 게이트를 갖는 반도체소자 및 그제조방법 | |
| WO2009098778A1 (ja) | 半導体の製造方法 | |
| JP2010062565A6 (ja) | 半導体装置の製造方法 | |
| JP2019046874A (ja) | 半導体装置の製造方法 | |
| JP2010098157A (ja) | 半導体装置の製造方法 | |
| JP5258121B2 (ja) | 半導体の製造方法 | |
| US20050009250A1 (en) | Ultra short channel field effect transistor and method of fabricating the same | |
| RU2698574C1 (ru) | Способ изготовления полупроводниковой структуры, выступающей из монолитного кремниевого тела | |
| JP2006032648A (ja) | パターン形成方法を含む半導体装置の製造方法 | |
| US20050275054A1 (en) | Autonomic thermal monitor and controller for thin film devices | |
| TW201939583A (zh) | 接觸結構 | |
| JP2002252349A (ja) | パターンの形成方法 | |
| JPH11251318A (ja) | 半導体装置及びその製造方法 | |
| TWI384619B (zh) | 半導體裝置及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100722 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20100722 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20100810 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110411 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110412 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4735876 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |