TWI415196B - 半導體裝置及其製造方法 - Google Patents

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Fujio Masuoka
Shintaro Arai
Hiroki Nakamura
Tomohiko Kudo
B Ramana Murthy
Nansheng Shen
Kavitha Devi Buddharaju
Navab Singh
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Unisantis Elect Singapore Pte
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Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置及其製造方法。
半導體積體電路中尤以使用MOS(Metal Oxide Semiconductor；金屬氧化物半導體)電晶體之積體電路已朝高積體化邁進。隨著此高積體化，積體電路中所使用之MOS電晶體，其微細化亦進展至奈米(nano)領域。當MOS電晶體的微細化進展時，洩漏(leak)電流的抑制會變得困難，而會有為了確保所需電流量的要求，無法將電路的佔有面積縮小之問題。為了解決此種問題，乃提出一種將源極、閘極、汲極相對於基板呈垂直方向配置，由閘極包圍柱狀半導體層之構造之環繞式閘極電晶體(Surrounding-Gate Transistor，SGT)(例如專利文獻1)。
[專利文獻1]日本特開平2-71556號公報
在SGT中，係在柱狀半導體層之側面區域形成通道區域以包圍柱狀半導體層。因此，可在較小佔有面積內實現較大閘極寬度。為了使具有此種構造之SGT動作，需使較大導通(on)電流流通於較小佔有面積。然而，當源極、汲極之電阻較高時，由於難以對源極、汲極施加與所希望電流對應之電壓，因此無法流通所希望之電流。因此，需有包含供源極、汲極之低電阻化用之設計之SGT的製造方法。此外，由於使較大導通電流流通於較小佔有面積內，因此亦需接觸窗(contact)之低電阻化。
在SGT中，為了抑制隨著微細化所產生之洩漏(leak)電流的增大，需將柱狀半導體層之直徑縮小。
當將柱狀半導體層之直徑縮小時，柱狀半導體層之直徑即較形成於柱狀半導體層之上部之接觸窗層變小。此時，在形成柱狀半導體層上之接觸窗層之步驟中，當藉由蝕刻形成接觸窗孔時施加過蝕刻(over etch)時，柱狀半導體層上之接觸窗層與形成於柱狀半導體層周圍之閘極電極之短路即易於發生。
本發明之目的係提供一種用以抑制柱狀半導體層上之接觸窗層與形成於柱狀半導體層周圍之閘極電極之短路，而且獲得穩定之低電阻之接觸窗電阻之接觸窗層之構造與製造方法。
為了達成上述目的，本發明之第1觀點之半導體裝置之製造方法之特徵為包含：準備構造體之步驟，該構造體係具備：基板；平面狀半導體層，形成於該基板上方；及柱狀半導體層，形成於該平面狀半導體層上；第1源極或汲極區域形成步驟，在前述柱狀半導體層之下部與前述平面狀半導體層形成第1源極或汲極區域；閘極絕緣膜形成步驟，在前述柱狀半導體層周圍形成閘極絕緣膜；閘極電極形成步驟，在該閘極絕緣膜上形成閘極電極以包圍該柱狀半導體層；第2汲極或源極區域形成步驟，在前述柱狀半導體層之上部形成第2汲極或源極區域；接觸窗擋止(stopper)膜形成步驟，在該第2汲極或源極區域形成步驟之結果物上形成接觸窗擋止膜；接觸窗層間膜形成步驟，在該接觸窗擋止膜上形成接觸窗層間膜以埋入該接觸窗擋止膜形成步驟之結果物；及接觸窗層形成步驟，在前述第2汲極或源極區域上形成第1接觸窗層；前述接觸窗層形成步驟係包含：第1圖案(pattern)形成步驟，在前述接觸窗層間膜上形成與前述第1接觸窗層之形成預定區域對應之第1圖案；接觸窗孔形成步驟，使用前述第1圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第1接觸窗層用之第1接觸窗孔；及接觸窗擋止膜去除步驟，藉由蝕刻將殘存於前述第1接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第1接觸窗孔之底面對於前述基板之投影面，係位於形成於前述柱狀半導體層上面及前述柱狀半導體層之上部側面之前述接觸窗擋止膜對於前述基板之投影形狀之外周內。
較佳為，前述接觸窗層形成步驟復包含：在前述第1源極或汲極區域上形成第2接觸窗層之步驟；形成前述第2接觸窗層之步驟係包含：第2圖案形成步驟，在前述接觸窗層間膜上形成與前述第2接觸窗層之形成預定區域對應之第2圖案；第2接觸窗孔形成步驟，使用該第2圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第2接觸窗層用之第2接觸窗孔；及接觸窗擋止膜去除步驟，藉由蝕刻將殘存於前述第2接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第2接觸窗孔係形成為前述第2接觸窗孔之側面與前述基板大致垂直；前述第1接觸窗孔係形成為前述第1接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大。
較佳為，前述接觸窗層形成步驟復包含：第2接觸窗層形成步驟，在前述第1源極或汲極區域上形成第2接觸窗層；及第3接觸窗層形成步驟，在從前述閘極電極延伸之閘極配線上形成第3接觸窗層；形成前述第2接觸窗層之步驟係包含：第2圖案形成步驟，在前述接觸窗層間膜上形成與前述第2接觸窗層之形成預定區域對應之第2圖案；第2接觸窗孔形成步驟，使用該第2圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第2接觸窗層用之第2接觸窗孔；及接觸窗擋止膜去除步驟，藉由蝕刻將殘存於前述第2接觸窗孔之底部之前述接觸窗擋止膜予以去除；形成前述第3接觸窗層之步驟係包含：第3圖案形成步驟，在前述接觸窗層間膜上形成與前述第3接觸窗層之形成預定區域對應之第3圖案；第3接觸窗孔形成步驟，使用該第3圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成第3接觸窗孔；及接觸窗擋止膜去除步驟，藉由蝕刻將殘存於前述第3接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第2接觸窗孔係形成為前述第2接觸窗孔之側面與前述基板大致垂直；前述第3接觸窗孔係形成為前述第3接觸窗孔之側面與前述基板大致垂直；前述第1接觸窗孔係形成為前述第1接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大。
較佳為，前述接觸窗層形成步驟復包含：第2接觸窗層形成步驟，在前述第1源極或汲極區域上形成第2接觸窗層；及第3接觸窗層形成步驟，在從前述閘極電極延伸之閘極配線上形成第3接觸窗層；形成前述第2接觸窗層之步驟係包含：第2圖案形成步驟，在前述接觸窗層間膜上形成與前述第2接觸窗層之形成預定區域對應之第2圖案；第2接觸窗孔形成步驟，使用前述第2圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第2接觸窗層用之第2接觸窗孔；及接觸窗擋止膜去除步驟，藉由蝕刻將殘存於前述第2接觸窗孔之底部之前述接觸窗擋止膜予以去除；形成前述第3接觸窗層之步驟係包含：第3圖案形成步驟，在前述接觸窗層間膜上形成與前述第3接觸窗層之形成預定區域對應之第3圖案；第3接觸窗孔形成步驟，使用前述第3圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第3接觸窗層用之第3接觸窗孔；及接觸窗擋止膜去除步驟，藉由蝕刻將殘存於前述第3接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第2接觸窗孔係形成為前述第2接觸窗孔之側面與前述基板大致垂直；前述第1接觸窗孔係形成為前述第1接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大；前述第3接觸窗孔係形成為前述第3接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大。
較佳為，前述接觸窗層形成步驟復包含：第2接觸窗層形成步驟，在前述第1源極或汲極區域上形成第2接觸窗層；形成前述第2接觸窗層之步驟係包含：第2圖案形成步驟，在前述接觸窗層間膜上塗佈第2阻劑(resist)，且使用微影(lithography)將該第2阻劑予以圖案化，藉此形成與前述第2接觸窗層之形成預定區域對應之第2圖案；及第2接觸窗孔形成步驟，使用該第2圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第2接觸窗層用之第2接觸窗孔；在前述接觸窗層形成步驟中，復於從前述閘極電極延伸之閘極配線上形成第3接觸窗層；在前述圖案形成步驟中，係在前述接觸窗層間膜上塗佈第1阻劑，且使用微影將該第1阻劑予以圖案化，藉此使前述第1圖案形成為與前述第1接觸窗層之形成預定區域及前述第3接觸窗層之形成預定區域對應；在前述接觸窗孔形成步驟中，係使用前述第1圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第1接觸窗孔及前述第3接觸窗層用之第3接觸窗孔；前述接觸窗擋止膜去除步驟係在形成前述第1接觸窗孔、前述第2接觸窗孔、及前述第3接觸窗孔之後進行；在該接觸窗擋止膜去除步驟中，係藉由蝕刻將分別殘存於前述第1接觸窗孔、前述第2接觸窗孔、及前述第3接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第2接觸窗孔係形成為前述第2接觸窗孔之側面與前述基板大致垂直；前述第1接觸窗孔係形成為前述第1接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大；前述第3接觸窗孔係形成為前述第3接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大。
較佳為，前述接觸窗層形成步驟復包含：第2及第3接觸窗層形成步驟，在前述第1源極或汲極區域上形成第2接觸窗層，而且在從前述閘極電極延伸之閘極配線上形成第3接觸窗層；前述第2及第3接觸窗層形成步驟係包含：第2圖案形成步驟，在前述接觸窗層間膜上塗佈第2阻劑，且使用微影將該第2阻劑予以圖案化，藉此形成與前述第2接觸窗層之形成預定區域及前述第3接觸窗層之形成預定區域對應之第2圖案；及第2接觸窗孔與第3接觸窗孔形成步驟，使用前述第2圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第2接觸窗層用之第2接觸窗孔及前述第3接觸窗層用之第3接觸窗孔；在前述圖案形成步驟中，係在前述接觸窗層間膜上塗佈第1阻劑，且使用微影將該第1阻劑予以圖案化，藉此形成與前述第1接觸窗層之形成預定區域對應之前述第1圖案；前述接觸窗擋止膜去除步驟係在形成前述第1接觸窗孔、前述第2接觸窗孔、及前述第3接觸窗孔之後進行；在該接觸窗擋止膜去除步驟中，係藉由蝕刻將分別殘存於前述第1接觸窗孔、前述第2接觸窗孔、及前述第3接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第2接觸窗孔係形成為前述第2接觸窗孔之側面與前述基板大致垂直；前述第3接觸窗孔係形成為前述第3接觸窗孔之側面與前述基板大致垂直；前述第1接觸窗孔係形成為前述第1接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大；前述第1接觸窗孔係形成為前述第1接觸窗孔之側面之傾斜之平均較前述第3接觸窗孔之側面之傾斜之平均還大。
較佳為復具備：氧化膜形成步驟，在前述柱狀半導體層之上部側面形成氧化膜為側壁(sidewall)狀；在前述接觸窗擋止膜形成步驟中，前述接觸窗擋止膜係形成在前述氧化膜形成步驟的結果物上；該接觸窗擋止膜係為氮化矽膜。
本發明之第2觀點之半導體裝置之特徵為具備：基板；平面狀半導體層，形成於前述基板上；柱狀半導體層，形成於前述平面狀半導體層上；第1源極或汲極區域，形成於前述柱狀半導體層底部；第2汲極或源極區域，形成於前述柱狀半導體層上部；閘極絕緣膜，形成於前述柱狀半導體層周圍；閘極電極，形成於該閘極絕緣膜上以包圍該柱狀半導體層；第1接觸窗層，形成於前述第2汲極或源極區域上；第2接觸窗層，形成於前述第1源極或汲極區域上；及第3接觸窗層，形成於從前述閘極電極延伸之閘極配線上；前述第2接觸窗層之側面係與前述基板大致垂直；前述第1接觸窗層之側面之傾斜之平均係較前述第2接觸窗層之側面之傾斜之平均還大。
較佳為，前述第3接觸窗層之側面之傾斜之平均係較前述第2接觸窗層之側面之傾斜之平均還大。
較佳為，前述第3接觸窗層之側面係與前述基板大致垂直，而且，前述第1接觸窗層之側面之傾斜之平均係較前述第3接觸窗層之側面之傾斜之平均還大。
較佳為復具備形成於前述柱狀半導體層之上部側面之第1絕緣膜側壁；前述第1接觸窗層之底面對於前述基板之投影面，係位於前述第1絕緣膜側壁對於前述基板之投影形狀之外周內。
較佳為復具備形成於前述第1絕緣膜側壁上之接觸窗擋止膜；前述第1絕緣膜側壁係為氧化矽膜；前述接觸窗擋止膜係為氮化矽膜。
在此，所謂基板之「上方」係指基板上或夾有形成於基板上之數層之基板之上方。
依據本發明，即可抑制在縱型電晶體中，形成於柱狀半導體層上之接觸窗層與形成於柱狀半導體層周圍之閘極電極之短路。再者，可獲得穩定之低電阻之接觸窗電阻。
 (第1實施形態)
第43圖係為顯示本發明之第1實施形態之半導體裝置之NMOS SGT圖，(a)係為其平面圖，(b)係為沿著(a)之切割線A-A’之剖面圖。此外，第44圖係為沿著第43圖之(a)之切割線B-B’之剖面圖。以下參照第43圖、第44圖說明本實施形態之半導體裝置之NMOS SGT。
在屬於基板之矽基板110上，形成有屬於平面狀半導體層之平面狀矽層112。在平面狀矽層112上，形成有屬於柱狀半導體層之柱狀矽層113。在柱狀矽層113之下部與平面狀矽層112，係形成有源極擴散層200。在柱狀矽層113之上部，係形成有汲極擴散層201。在源極擴散層200與汲極擴散層201之間，形成有基體(body)309。在柱狀矽層113周圍，形成有閘極絕緣膜124。再者，在閘極絕緣膜124上，形成有閘極電極141a以包圍柱狀矽層113。閘極配線141b係從閘極電極141a延伸。閘極電極141a係具備柱狀矽層113周圍之非晶矽(amorphous silicon)膜141之一部分及金屬與矽之化合物層151之一部分。此外，閘極配線141b係具備非晶矽膜141之其他部分及金屬與矽之化合物層151之其他部分。
此外，在閘極電極141a與源極擴散層200之間，係形成有第1絕緣膜303。第1絕緣膜303係為較閘極絕緣膜124為厚的氧化膜。在從閘極電極141a及從閘極電極141a延伸之閘極配線141b與源極擴散層200之間，形成較閘極絕緣膜124厚之屬於氧化膜之第1絕緣膜303，藉此可降低閘極電極141a及閘極配線141b、與源極擴散層200之間之寄生電容。
在閘極電極141a之上部且於柱狀矽層113之上部側壁，形成有形成為側壁狀之絕緣膜，亦即第1絕緣膜側壁134。在閘極電極141a及閘極配線141b之側壁，形成有形成為側壁狀之屬於絕緣膜之第2絕緣膜側壁133。第1絕緣膜側壁134為氧化膜時，在藉由蝕刻方式形成後述之柱狀矽層113上部之供接觸窗層173用之接觸窗孔之步驟中，使用由氮化膜所形成之接觸窗擋止膜135與由氧化膜所形成之第1絕緣膜側壁134之選擇比較高之蝕刻條件，藉此可抑制接觸窗孔形成時之過蝕刻。
在源極擴散層200之上部表面形成有金屬與矽之化合物層153，在汲極擴散層201之上部表面形成有金屬與矽之化合物層152。
在設於源極擴散層200上部區域之金屬與矽之化合物層153上，係形成有第2接觸窗層174。在設於汲極擴散層201上部區域之金屬與矽之化合物層152，係形成有第1接觸窗層173。在從閘極電極141a延伸之閘極配線141b上，係形成有第3接觸窗層172。在此，關於形成於柱狀矽層113上之第1接觸窗層173之形狀將於後陳述。
將源極擴散層200連接於接地電位(GND電位)、及將汲極擴散層201連接於Vcc電位，而對閘極電極141a供給0至Vcc之電位，藉此使本實施形態之SGT進行電晶體動作。
另外，形成於柱狀矽層113上部之擴散層亦可為源極擴散層，而形成於柱狀矽層113下部之擴散層亦可為汲極擴散層。
以下參照第1圖至第43圖說明用以形成本發明第1實施形態之半導體裝置之SGT之製造方法之一例進行說明。另外，在這些圖式中，係對相同構成要素賦予相同符號。第1圖至第43圖係顯示本發明之SGT之構造例。(a)係為平面圖，(b)係為A-A’之剖面圖。
參照第1圖，在矽基板110上形成襯墊(pad)氧化膜121。
參照第2圖，在襯墊氧化膜121上形成第1氮化膜130，在第1氮化膜130上形成第1非晶矽膜140。另外，第1非晶矽膜亦可為由多晶矽(polysilicon)所形成之膜。
參照第3圖，在第1非晶矽膜140上塗佈阻劑，且將此阻劑使用微影方式予以圖案化，藉此形成與在後步驟中所形成之柱狀矽層113之形成預定區域對應之阻劑圖案301。
參照第4圖，使用阻劑圖案301將第1非晶矽膜140及第1氮化膜130進行蝕刻，以作成第1硬遮罩(hard mask)。接著使用第1硬遮罩將襯墊氧化膜121進行蝕刻。
參照第5圖，將阻劑圖案301去除。
參照第6圖，以屬於第1硬遮罩之第1氮化膜130及第1非晶矽膜140作為遮罩，將矽基板110進行乾蝕刻，藉此形成柱狀矽層113。在進行乾蝕刻時，第1非晶矽膜140亦被蝕刻。當第1非晶矽膜140全被蝕刻時，由於在乾蝕刻裝置中所可檢測之電漿發光強度會變化，因此藉由檢測此電漿發光強度之變化，即可檢測蝕刻之終點。藉此，無論蝕刻率(etching rate)為何，均可穩定地控制柱狀矽層113之高度。
為了使用上述之終點檢測方法，藉由乾蝕刻形成柱狀矽層113之前之非晶矽膜140之膜厚，需形成為較柱狀矽層113之高度還小。
參照第7圖，為了緩和成為通道部之柱狀矽層113之側壁之凹凸、及去除在乾蝕刻中植入有碳(carbon)等之矽表面，乃將柱狀矽層113及矽基板110表面予以犧牲氧化，以形成犧牲氧化膜123。
參照第8圖，在上述步驟之結果物上塗佈阻劑，且使用微影方式將此阻劑予以圖案化，藉此形成與平面狀矽層112之形成預定區域對應之阻劑圖案150。此時，藉由形成於柱狀矽層113及矽基板110上之犧牲氧化膜123，來保護矽表面不受下一步驟之乾蝕刻時所產生之副生成物的污染。
參照第9圖，使用阻劑圖案150，且藉由乾蝕刻將矽基板110進行加工，以形成平面狀矽層112。
參照第10圖，將阻劑圖案150去除。
參照第11圖，將埋入氧化膜120予以沉積且進行平坦化以埋入上述步驟之結果物。
參照第12圖，將經進行平坦化之埋入氧化膜120進行蝕刻，使平面狀矽層112之表面露出。
參照第13圖，在柱狀矽層113側面形成由例如氧化矽等電介質材料所構成之偏移間隔層(offset spacer)307。藉由偏移間隔層307，即可在下一步驟中植入雜質時，抑制雜質從柱狀矽層113之側壁植入於柱狀矽層113。
參照第14圖，在平面狀矽層112植入砷或磷之雜質，且於柱狀矽層113下部與平面狀矽層112形成源極擴散層200。
在本步驟中，係不進行藉由形成於柱狀矽層113上之第1氮化膜130對於柱狀矽層113上部的植入。如上所述分別對於形成於平面狀矽層112之源極擴散層200與形成於柱狀矽層113上部之汲極擴散層201進行植入，即可易於將各個植入條件最佳化。因此，可抑制短通道(short channel)效應而可抑制洩漏電流。
參照第15圖，將偏移間隔層307進行蝕刻予以去除。
參照第16圖，形成氧化膜之絕緣膜303a。在柱狀矽層113之下部、源極擴散層200上、及柱狀矽層113上部形成絕緣膜303a為較厚，且於柱狀矽層113側壁形成絕緣膜303a為較薄。
參照第17圖，藉由蝕刻，將柱狀矽層113之側壁之絕緣膜303a進行蝕刻。蝕刻係以等向性蝕刻為佳。如上所述，在柱狀矽層113底部、源極擴散層200上、及柱狀矽層113上部形成絕緣膜為較厚，且於柱狀矽層113側壁形成絕緣膜為較薄。因此，在將柱狀矽層113之側壁之絕緣膜303a進行蝕刻後，亦於柱狀矽層113之底部區域、源極擴散層200上方及柱狀矽層113上方殘存絕緣膜303a之一部分，而於柱狀矽層113之底部區域及源極擴散層200上方形成絕緣膜303b，及於柱狀矽層113上方形成絕緣膜306。絕緣膜303b係位於之後所形成之閘極電極141a及閘極配線141b與源極擴散層200之間，成為較閘極絕緣膜124厚之第1絕緣膜303。藉由第1絕緣膜303即可降低之後所形成之閘極電極141a及閘極配線141b與源極擴散層200之間之寄生電容。
另外，在之後的步驟中，以位於閘極電極141a及閘極配線141b與平面狀矽層112之間之方式形成之第1絕緣膜303，亦可以埋沒柱狀矽層113之方式形成絕緣膜，並予以平坦化、及進行回蝕來形成。
參照第18圖，在柱狀矽層113之側面形成氧化膜或矽氧氮化膜之閘極絕緣膜124。
參照第19圖，形成屬於閘極導電膜之第2非晶矽膜141，以埋入柱狀矽層113。第2非晶矽膜141亦可為由多晶矽所形成之膜。
參照第20圖，藉由化學機械研磨(Chemical Mechanical Polishing，CMP)將第2非晶矽膜141進行研磨，以將其上面平坦化。在CMP中，係使用屬於第1硬遮罩之氮化膜130作為CMP之擋止層，藉此即可以良好重現性控制由CMP所研磨之非晶矽的量。
參照第21圖，將屬於閘極導電膜之第2非晶矽膜141進行回蝕。藉此，即可決定閘極長度。
參照第22圖，在上述步驟之結果物上沉積第1氧化膜125，且於第1氧化膜125上沉積第2氮化膜131a。由於藉由第1氧化膜125保護閘極電極141a之上面不受後步驟中所進行的濕式處理或乾式處理的影響，因此可控制閘極長度之變動，亦即可控制閘極長度之參差不齊及來自閘極電極141a上面對於閘極絕緣膜124造成之損傷。
參照第23圖，藉由將第2氮化膜131a進行回蝕以形成第3絕緣膜側壁131。此時，第1氧化膜125亦被蝕刻。由於第3絕緣膜側壁131之膜厚成為閘極電極141a之膜厚，因此藉由調整第2氮化膜131a之膜厚及回蝕條件，即可形成所希望之膜厚之閘極電極。
參照第24圖，在第2非晶矽膜(閘極導電膜)141植入磷(P)之類的雜質，之後，將所植入之雜質予以活性化。
參照第25圖，在上述步驟之結果物上形成反射防止膜(BARC)層161，並進一步塗佈阻劑等，且使用微影方式將該阻劑予以圖案化，藉此而形成與在後步驟中所要形成之閘極配線之圖案對應之阻劑圖案160。
參照第26圖，以阻劑圖案160為遮罩，將BARC層161及第2非晶矽膜141進行蝕刻，以形成閘極電極141a及閘極配線141b。
參照第27圖，藉由乾蝕刻或濕蝕刻將絕緣膜303b之一部分去除以使源極擴散層200之表面露出，以形成第1絕緣膜303。
參照第28圖，將阻劑圖案160及BARC層161去除。接著，在閘極電極141a及閘極配線141b露出之表面形成第4氧化膜305。藉由第4氧化膜305，即可在將後步驟中所進行之第1氮化膜130及第3絕緣膜側壁131去除時保護閘極電極141a。
參照第29圖，藉由乾蝕刻或濕蝕刻將柱狀矽層113上部之第1氮化膜130及第3絕緣膜側壁131予以去除。
參照第30圖，藉由乾蝕刻或濕蝕刻將襯墊氧化膜121、第1氧化膜125、及第4氧化膜305予以去除，以使源極擴散層200露出。
參照第31圖，在上述步驟之結果物上形成第3絕緣膜132。
參照第32圖，將第3絕緣膜132進行回蝕，以使源極擴散層200之上面及柱狀矽層113上部之表面露出。此時，在柱狀矽層113之側壁與閘極電極141a及閘極配線141b之側壁，分別殘存第3絕緣膜132成側壁狀，以形成第1絕緣膜側壁134與第2絕緣膜側壁133。藉由第1絕緣膜側壁134，使閘極電極141a及閘極配線141b與之後形成於第1柱狀矽層113上部之汲極擴散層201分離，且藉由第2絕緣膜側壁133使閘極電極141a及閘極配線141b與源極擴散層200分離。因此，可防止之後步驟中所形成之金屬與矽之化合物所造成之閘極電極141a及閘極配線141b、與源極擴散層200及汲極擴散層201的短路。此外，以第1絕緣膜側壁134將柱狀矽層113上部之側壁予以覆蓋，藉此即可控制柱狀矽層113之側壁中之金屬與矽之化合物化。
參照第33圖，藉由雜質植入等在柱狀矽層113之上部導入P或As等之雜質，以形成汲極擴散層201。源極擴散層200與汲極擴散層201之間係成為基體309。
參照第34圖，在上述步驟之結果物上將Ni或Co等之金屬進行濺鍍以形成第1金屬膜，且藉由施加熱處理而在源極擴散層200表面及汲極擴散層201表面形成金屬與矽之化合物，並將未反應之金屬膜予以去除，藉此形成汲極擴散層201上之金屬與矽之化合物層152、及源極擴散層200上之金屬與矽之化合物層153。此時，在包圍柱狀矽層113之閘極電極141a及閘極配線141b上亦形成金屬與矽之化合物層151。
在包圍柱狀矽層113之閘極電極141a上形成金屬與矽之化合物層151，藉以減少閘極電極141a之寄生電容。
參照第35圖，在上述步驟之結果物上形成氮化膜等之接觸窗擋止膜135。
參照第36圖，在形成氧化膜等之接觸窗層間膜126以埋入上述步驟之結果物之後，藉由CMP予以平坦化。
參照第37圖，在接觸窗層間膜126上塗佈第1阻劑，且使用微影方式將第1阻劑予以圖案化，藉此形成與形成於柱狀矽層113上部之接觸窗之形成預定區域對應之第1圖案180。
參照第38圖，使用第1圖案180將接觸窗層間膜126進行蝕刻，以形成柱狀矽層113上之接觸窗層(第1接觸窗層)用之第1接觸窗孔181。關於此時之第1接觸窗孔181之形狀將於後陳述。蝕刻係使用屬於氧化膜之接觸窗層間膜126與屬於氮化膜之接觸窗擋止膜135之選擇比較高之條件，藉此以接觸窗擋止膜135使蝕刻停止。
參照第39圖，在上述步驟之結果物上塗佈第2阻劑，且使用微影方式將第2阻劑予以圖案化，藉此形成與形成於平面狀矽層上之接觸窗層(第2接觸窗層)之形成預定區域及形成於閘極配線141b上之接觸窗層(第3接觸窗層)之形成預定區域對應之第2圖案182。
參照第40圖，使用第2圖案182將接觸窗層間膜126進行蝕刻，以形成平面狀矽層112之源極擴散層200上之接觸窗層(第2接觸窗層)用之第2接觸窗孔183、及閘極配線141b上之接觸窗層(第3接觸窗層)用之第3接觸窗孔184。此時，當以接觸窗孔側面成為與基板110大致垂直之方式形成接觸窗孔183、184時，可使最深之平面狀矽層112之源極擴散層200上之接觸窗層用之第2接觸窗孔183確實開口，且可使所形成之接觸窗層之接觸窗電阻穩定。蝕刻係使用接觸窗層間膜126與接觸窗擋止膜135之選擇比較高之條件，藉此以接觸窗擋止膜135使蝕刻停止。
參照第41圖，藉由蝕刻將殘存於柱狀矽層113上之第1接觸窗孔181、平面狀矽層112之源極擴散層200上之第2接觸窗孔183、及閘極配線141b上之第3接觸窗孔184之底部之接觸窗擋止膜135予以去除。
參照第42圖，在接觸窗孔181、183、184塗佈屬於阻障金屬(barrier metal)之鉭(Ta)或氮化鉭(TaN)等，並於形成阻障金屬層171後，藉由濺鍍或鍍覆方式塗佈銅(Cu)之類的金屬以形成金屬膜170，且藉由CMP以形成閘極配線層141b上之接觸窗層172、柱狀矽層113上之接觸窗層173、平面狀矽層112之源極擴散層200上之接觸窗層174。亦可使用鈦(Ti)或氮化鈦(TiN)作為阻障金屬。此外，亦可使用鎢(W)。此外，亦可使用含銅之合金。
參照第43圖及第44圖，塗佈阻劑(未圖示)，且使用微影方式將此阻劑予以圖案化，藉此形成與第1層配線177、178、179之形成預定區域對應之圖案，且使用此圖案來形成阻障金屬層175及金屬層176。藉由此步驟以形成第1層配線177、178、179。
在上述製造方法中，雖係藉由與平面狀矽層112上之第2接觸窗孔183相同步驟形成閘極配線141b上之第3接觸窗孔184，惟亦可藉由與柱狀矽層112上之第1接觸窗孔181相同步驟來形成閘極配線141b上之接觸窗孔184。
以下詳述本實施形態中柱狀矽層113上之接觸窗層173之形狀與柱狀矽層113上部之形狀之關係。在本實施形態之SGT中，柱狀矽層113之尺寸愈小，愈可抑制短通道效應。因此，柱狀矽層113係以最小尺寸附近之尺寸，藉由微影方式予以圖案化。柱狀矽層113係在之後藉由蝕刻時之尺寸收縮(shrink)或犧牲氧化等來縮小其尺寸。因此，最終的柱狀矽層113之尺寸，係形成為較可圖案化之最小尺寸小。因此，柱狀矽層113上之接觸窗層173之底部之尺寸，大多係形成為較柱狀矽層113上部之尺寸大。
第45A圖及第45B圖係顯示將接觸窗層間膜126進行蝕刻後之柱狀矽層113上部之剖面形狀。另外，第45A圖及第45B圖係顯示相對於本實施形態之半導體裝置及其製造方法之比較例，用以說明第1實施形態之半導體裝置及其製造方法。
如第45A圖所示，第1接觸窗孔181之底部之尺寸較形成於柱狀矽層113上部及側壁之接觸窗擋止膜135之上面之尺寸大之情形下，於後步驟之接觸窗擋止膜135進行蝕刻時，如第45B圖所示，在接觸窗擋止膜135進行蝕刻後，柱狀矽層113上之第1接觸窗孔181即到達閘極配線141b表面，而使第1接觸窗層173與閘極配線141b產生短路。因此，為了要抑制柱狀矽層113上之第1接觸窗層173與閘極配線141b之短路，第1接觸窗層173之底部之尺寸，需形成為較形成於柱狀矽層113上部及柱狀矽層113上部側壁之接觸窗擋止膜135之上面之尺寸小。
第46A圖至第48C圖係為接觸窗層間膜126之蝕刻後之柱狀矽層113附近之放大圖，第46A圖及第47A圖係為其平面示意圖。第46B圖及第46C圖係為第46A圖之切割線A-A’之剖面圖，且為柱狀矽層113之上部附近之放大圖。第47B圖、第47C圖及第48A圖至第48C圖，係第47A圖之切割線A-A’之剖面圖，且為柱狀矽層113之上部附近之放大圖。另外，第46A圖及第47A圖係為平面示意圖，惟為了區分區域，乃將一部分附上陰影線(hatching)。
第46A圖及第46B圖係為第1接觸窗孔181底面之尺寸較形成於柱狀矽層113上部及柱狀矽層113上部側壁之接觸窗擋止膜135上面之尺寸小時之柱狀矽層113上部周邊之圖。亦即，第1接觸窗層173用之第1接觸窗孔181之底面對於基板110之投影面181a，係位於形成於柱狀矽層113上面及柱狀矽層113上部側面之接觸窗擋止膜135對於基板110之投影形狀之外周135a內。此情形下，由於從閘極電極141a表面至第1接觸窗層173用之第1接觸窗孔181之底面之接觸窗擋止膜135之縱方向之膜厚，係較從柱狀矽層113上部表面至第1接觸窗孔181之底面之接觸窗擋止膜135之膜厚為厚，因此即使施加100%左右之過蝕刻，亦不易發生閘極電極141a與第1接觸窗層173之短路。因此，在形成第1接觸窗孔181時，第1接觸窗孔181之底面對於基板110之投影面，係形成為位於形成於柱狀矽層113之上面及柱狀矽層113之上部側面之接觸窗擋止膜135對於基板110之投影形狀之外周內。
第46C圖係顯示本實施形態之變化例。如第46C圖所示，亦可以底面較上面小之方式形成第1接觸窗孔181，藉此而使第1接觸窗孔181之底面對於基板110之投影面，形成為位於形成於柱狀矽層113之上面及側面之接觸窗擋止膜135對於基板110之投影形狀之外周內。
藉由此種構成，即可抑制柱狀矽層113上之接觸窗層173與形成於柱狀矽層113周圍之閘極電極141a之短路。
第47B圖係顯示本實施形態之其他變化例。形成於柱狀矽層113上面及側面之接觸窗擋止膜135，實際上如第47B圖所示，其上面之角部係可呈圓角而非直角。在接觸窗擋止膜135上面角部呈圓角之位置，於採用氮化膜作為接觸窗擋止膜135、及採用氧化膜作為接觸窗層間膜126時，其蝕刻之選擇比較低。因此，將接觸窗層間膜126進行蝕刻時，會有接觸窗擋止膜135更為被蝕刻之情形。因此，如第47A圖及第47B圖所示，第1接觸窗孔181底面之尺寸係形成為較形成於柱狀矽層113上部及柱狀矽層113上部側壁之接觸窗擋止膜135上面之尺寸還小，甚且第1接觸窗孔181之底面形成為較上面小。藉此，第1接觸窗孔181之底面即形成於接觸窗擋止膜135上面之相對較平坦的部分，因此接觸窗層間膜126在蝕刻時之接觸窗層間膜126與接觸窗擋止膜135之選擇比變高，而使接觸窗擋止膜135被蝕刻的量變少。藉由此種構造，即可設計成使第1接觸窗層173與閘極電極141a更難以短路之構造。再者，第1接觸窗孔181之側面之傾斜之平均愈大，愈可抑制短路。尤其柱狀矽層113上之第1接觸窗孔181底面之尺寸較形成於柱狀矽層113之側壁上部之第1絕緣膜側壁134還小時，亦即第1接觸窗孔181之底面對於基板110之投影面181a，位於第1絕緣膜側壁134對於基板110之投影形狀之外周134a內時，由於第1接觸窗孔181之底面係形成於接觸窗擋止膜135上面為平坦之部分，因此第1接觸窗層173與閘極電極141a之短路難以發生。
在此，更嚴格來說，在接觸窗孔之形成中，即使要形成為接觸窗孔之側面與基板110垂直，在蝕刻的性質上，接觸窗孔之底面也會較接觸窗孔之上面稍小，且接觸窗孔之深度愈深，底面就會愈小。因此，相較於接觸窗孔側面以相對於基板大致垂直方式形成之第2接觸窗孔183之側面之傾斜之平均，只要第1接觸窗孔181側面之傾斜之平均形成為較大即可。
(其他實施形態)
第48A圖至第48C圖係顯示本發明之其他實施形態之半導體裝置之第1接觸窗孔181之形狀。在第46A圖至第47B圖中雖已說明了第1接觸窗孔181側面相對於基板110為大致垂直之情形、及第1接觸窗孔181剖面具有斜錐(taper)形狀之情形，惟第1接觸窗孔181之剖面，亦可為第48A圖至第48C圖所示之形狀。此時，如第48A圖、第48B圖、第48C圖所示，連結α與β之線段與相對於基板110之垂直線所構成之角度θ為接觸窗孔側面之傾斜之平均時，相較於接觸窗孔側面以大致垂直方式形成之第2接觸窗孔183之側面之傾斜之平均，只要第1接觸窗孔181之側面之傾斜之平均形成為較大即可。
另外，由於第1接觸窗孔181係較平面狀矽層112上之第2接觸窗孔183為淺，因此難以發生蝕刻在途中停止之問題。此外，亦難以發生接觸窗之電阻值參差不齊之問題。因此，藉由調整蝕刻條件，相對較容易形成第1接觸窗孔181俾使第1接觸窗孔181之側面之傾斜之平均較側面以大致垂直之方式形成之第2接觸窗孔183之側面之傾斜之平均還大。
此外，以另一變化例而言，亦可取代形成第1接觸窗孔181俾使第1接觸窗孔181之側面之傾斜之平均較接觸窗孔側面以相對於基板110大致垂直之方式形成之第2接觸窗孔183之側面之傾斜之平均還大，而藉由將柱狀矽層113上之第1接觸窗孔181形成為其側面與基板110大致垂直，且將其底面形成為較小，亦可獲得相同功效。與上述實施形態相同，尤其柱狀矽層113上之第1接觸窗孔181之底面之尺寸較形成於柱狀矽層113之上部側壁之第1絕緣膜側壁134之外周小時，亦即第1接觸窗層173之底面對於基板110之投影面，位於第1絕緣膜側壁134對於基板110之投影形狀之外周內時，第1接觸窗孔181之底面，係形成於接觸窗擋止膜135上面之中較平坦的部分。因此，第1接觸窗層173與閘極電極141a之短路難以發生。由於柱狀矽層113上之第1接觸窗孔181係較平面狀矽層112之源極擴散層200上之第2接觸窗孔183淺，因此易於將深度較接觸窗小之第1接觸窗孔予以圖案化。此時，將接觸窗層間膜126形成為盡量薄時，可將更小的接觸窗層予以圖案化。
在此，如上所述，由於柱狀矽層113上之第1接觸窗層173係較平面狀矽層112之源極擴散層200上之第2接觸窗層174為淺，因此形成較容易。因此，即使尺寸小，仍可獲得穩定的接觸窗電阻。另一方面，平面狀矽層112之源極擴散層200上之第2接觸窗層174係較柱狀矽層113上之第1接觸窗層173為深。因此，將第2接觸窗層174形成為斜錐形狀時，第2接觸窗層174之底部變小。因此，第2接觸窗層174成為高電阻，易於發生接觸窗電阻之參差不齊變大之缺失。因此，係以將平面狀矽層112上之第2接觸窗孔183，形成為其側面與基板110大致垂直為佳。藉此來維持第2接觸窗孔183底面之面積。另外，再將柱狀矽層113上之第1接觸窗孔181之底面形成為較小。藉由此種構成，即可抑制柱狀矽層113上之第1接觸窗層173與閘極電極141a及閘極配線141b之短路，而且關於平面狀矽層112之源極擴散層200上之第2接觸窗層可獲得穩定的低電阻之接觸窗電阻。
此外，以氧化膜形成第1絕緣膜側壁134時，除可抑制柱狀矽層113上之第1接觸窗層173與閘極電極141a之短路以外，尚可抑制柱狀矽層113側壁之蝕刻。以氮化膜形成第1絕緣膜側壁134時，會有蝕刻從柱狀矽層113上部側壁變大之情形。另一方面，以氧化膜形成第1絕緣膜側壁134時，在屬於氮化膜之接觸窗擋止膜135進行蝕刻時使用氧化膜與選擇比較高之條件，即可藉此而抑制柱狀矽層113上部側壁部之過剩的蝕刻。
在上述實施形態中，雖已例示氧化膜作為接觸窗層間膜126、及氮化膜作為接觸窗擋止膜135，惟接觸窗層間膜126亦可設為Low-k(低介電率)膜等之其他絕緣膜。此時，接觸窗擋止膜135，亦可為相對於構成Low-k膜等之接觸窗擋止膜135之絕縁膜為可選用蝕刻選擇比之其他絕緣膜。
此外，在上述實施形態中，雖於基板110上形成有平面狀矽層112，惟可使用在SOI(絕緣層上覆矽，Silicon on Insulator)基板等基板上形成有絕緣膜之基板，並設計成在設成形成平面狀半導體層於基板上之絕緣膜上之構成等之基板上隔著所形成之數層之基板之上方形成有平面狀半導體層之構成，此應為該行業業者所熟悉者。
在上述實施形態中，構件之材料及形狀等亦可為任意材料及形狀，除此以外，關於具體之細部構造等當然亦可適當變更。
以上是藉由參照一個或一個以上較佳實施形態，說明及例示本申請之本質，只要不脫離在此所揭示之該本質，其較佳實施形態自可在配置及細部作修正，再者，只要不脫離在此所揭示之主題之範圍及旨趣，本案自應解釋為包含該等所有修正及變更。
110．．．矽基板
112．．．平面狀矽層
113．．．柱狀矽層
120．．．埋入氧化膜
121．．．襯墊氧化膜
123．．．犧牲氧化膜
124．．．閘極絕緣膜
125．．．第1氧化膜
126．．．接觸窗層間膜
130．．．第1氮化膜
131a．．．第2氮化膜
131．．．第3絕緣膜側壁
132．．．第3絕緣膜
133．．．第2絕緣膜側壁
134．．．第1絕緣膜側壁(氧化膜)
135．．．接觸窗擋止膜
135a‧‧‧形成於柱狀半導體層上面及側面之接觸窗擋止膜對於基板之投影形狀之外周
140‧‧‧第1非晶矽膜
141‧‧‧第2非晶矽膜(閘極導電膜)
141a‧‧‧閘極電極
141b‧‧‧閘極配線
150、160、301‧‧‧阻劑圖案
151至153‧‧‧金屬與矽之化合物層
161‧‧‧反射防止膜層(BARC層)
170‧‧‧金屬膜
171‧‧‧阻障金屬層
172‧‧‧第3接觸窗層
173‧‧‧第1接觸窗層
174‧‧‧第2接觸窗層
175‧‧‧阻障金屬層
176‧‧‧金屬層
177至179‧‧‧第1層配線
180‧‧‧第1圖案
181‧‧‧柱狀矽層上接觸窗孔(第1接觸窗孔)
181a‧‧‧第1接觸窗之底面對於前述基板之投影面
182‧‧‧第2圖案
183‧‧‧平面狀矽層上接觸窗孔(第2接觸窗孔)
184‧‧‧閘極配線上接觸窗孔(第3接觸窗孔)
200‧‧‧源極擴散層
201‧‧‧汲極擴散層
301‧‧‧阻劑圖案
303‧‧‧第1絕緣膜
303a、303b、306‧‧‧絕緣膜
305‧‧‧第4氧化膜
307‧‧‧偏移間隔層
309‧‧‧基體
第1圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第2圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第3圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第4圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第5圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第6圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第7圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第8圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第9圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第10圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第11圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第12圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第13圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第14圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第15圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第16圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第17圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第18圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第19圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第20圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第21圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第22圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第23圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第24圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第25圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第26圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第27圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第28圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第29圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第30圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第31圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第32圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第33圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第34圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第35圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第36圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第37圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第38圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第39圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第40圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第41圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第42圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第43圖係為用以說明第1實施形態之半導體裝置之製造方法圖，(a)係為平面圖，(b)係為(a)之A-A’剖面圖。
第44圖係為用以說明第1實施形態之半導體裝置之製造方法圖，且為第43圖(a)之B-B’剖面圖。
第45A圖係為顯示比較例之半導體裝置之柱狀矽層上部形狀之剖面圖。
第45B圖係為顯示比較例之半導體裝置之柱狀矽層上部形狀之剖面圖。
第46A圖係為第1實施形態之半導體裝置之柱狀矽層附近之平面圖。
第46B圖係為第1實施形態之半導體裝置之柱狀矽層上部形狀之剖面圖。
第46C圖係為第1實施形態之半導體裝置之變化例之柱狀矽層上部形狀之剖面圖。
第47A圖係為第1實施形態之半導體裝置之變化例之柱狀矽層附近之平面圖。
第47B圖係為顯示第1實施形態之半導體裝置之變化例之柱狀矽層上部區域之形狀之剖面圖。
第48A圖係為顯示本發明之另一實施形態之半導體裝置之柱狀矽層上部區域之形狀之剖面圖。
第48B圖係為顯示其他實施形態之半導體裝置之柱狀矽層上部區域之形狀之剖面圖。
第48C圖係為顯示其他實施形態之半導體裝置之柱狀矽層上部區域之形狀之剖面圖。
110．．．矽基板
112．．．平面狀矽層
113．．．柱狀矽層
120．．．埋入氧化膜
124．．．閘極絕緣膜
126．．．接觸窗層間膜
133．．．第2絕緣膜側壁
134．．．第1絕緣膜側壁(氧化膜)
141．．．第2非晶矽膜(閘極導電膜)
141a．．．閘極電極
141b．．．閘極配線
151至153．．．金屬與矽之化合物層
170．．．金屬膜
171．．．阻障金屬層
172．．．第3接觸窗層
173．．．第1接觸窗層
174．．．第2接觸窗層
175．．．阻障金屬層
176．．．金屬層
177至179．．．第1層配線
200．．．源極擴散層
201．．．汲極擴散層
303．．．第1絕緣膜
309．．．基體

Claims (11)

  1. 一種半導體裝置之製造方法，其特徵為，包含：準備構造體之步驟，該構造體係具備：基板；平面狀半導體層，形成於該基板上方；及柱狀半導體層，形成於該平面狀半導體層上；第1源極或汲極區域形成步驟，在前述柱狀半導體層之下部與前述平面狀半導體層形成第1源極或汲極區域；閘極絕緣膜形成步驟，在前述柱狀半導體層周圍形成閘極絕緣膜；閘極電極形成步驟，在該閘極絕緣膜上形成閘極電極以包圍該柱狀半導體層；第2汲極或源極區域形成步驟，在前述柱狀半導體層之上部形成第2汲極或源極區域；接觸窗擋止膜形成步驟，在該第2汲極或源極區域形成步驟之結果物上形成接觸窗擋止膜；接觸窗層間膜形成步驟，在該接觸窗擋止膜上形成接觸窗層間膜以埋入該接觸窗擋止膜形成步驟之結果物；及接觸窗層形成步驟，在前述第2汲極或源極區域上形成第1接觸窗層；前述接觸窗層形成步驟係包含：圖案形成步驟，在前述接觸窗層間膜上形成與前述第1接觸窗層之形成預定區域對應之第1圖案； 接觸窗孔形成步驟，使用該第1圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第1接觸窗層用之第1接觸窗孔；及接觸窗擋止膜去除步驟，藉由蝕刻將殘存於前述第1接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第1接觸窗孔之底面對於前述基板之投影面，係位於形成於前述柱狀半導體層上面及前述柱狀半導體層之上部側面之前述接觸窗擋止膜對於前述基板之投影形狀之外周內；前述接觸窗層形成步驟復包含：在前述第1源極或汲極區域上形成第2接觸窗層之步驟；形成前述第2接觸窗層之步驟係包含：第2圖案形成步驟，在前述接觸窗層間膜上形成與前述第2接觸窗層之形成預定區域對應之第2圖案；第2接觸窗孔形成步驟，使用該第2圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第2接觸窗層用之第2接觸窗孔；及接觸窗擋止膜去除步驟，藉由蝕刻將殘存於前述第2接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第2接觸窗孔係形成為前述第2接觸窗孔之側面與前述基板大致垂直；前述第1接觸窗孔係形成為前述第1接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，前述接觸窗層形成步驟復包含：第3接觸窗層形成步驟，在從前述閘極電極延伸之閘極配線上形成第3接觸窗層；形成前述第3接觸窗層之步驟係包含：第3圖案形成步驟，在前述接觸窗層間膜上形成與前述第3接觸窗層之形成預定區域對應之第3圖案；第3接觸窗孔形成步驟，使用前述第3圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第3接觸窗層用之第3接觸窗孔；及接觸窗擋止膜去除步驟，藉由蝕刻將殘存於前述第3接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第3接觸窗孔係形成為前述第3接觸窗孔之側面與前述基板大致垂直。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中，前述接觸窗層形成步驟復包含：第3接觸窗層形成步驟，在從前述閘極電極延伸之閘極配線上形成第3接觸窗層；形成前述第3接觸窗層之步驟係包含：第3圖案形成步驟，在前述接觸窗層間膜上形成與前述第3接觸窗層之形成預定區域對應之第3圖案；第3接觸窗孔形成步驟，使用前述第3圖案將前述 接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第3接觸窗層用之第3接觸窗孔；及接觸窗擋止膜去除步驟，藉由蝕刻將殘存於前述第3接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第3接觸窗孔係形成為前述第3接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中，形成前述第2接觸窗層之步驟係包含：第2圖案形成步驟，在前述接觸窗層間膜上塗佈第2阻劑，且使用微影將該第2阻劑予以圖案化，藉此形成與前述第2接觸窗層之形成預定區域對應之第2圖案；及第2接觸窗孔形成步驟，使用該第2圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第2接觸窗層用之第2接觸窗孔；在前述接觸窗層形成步驟中，復於從前述閘極電極延伸之閘極配線上形成第3接觸窗層；在前述圖案形成步驟中，係在前述接觸窗層間膜上塗佈第1阻劑，且使用微影將該第1阻劑予以圖案化，藉此使前述第1圖案形成為與前述第1接觸窗層之形成預定區域及前述第3接觸窗層之形成預定區域對應；在前述接觸窗孔形成步驟中，係使用前述第1圖案 將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第1接觸窗孔及前述第3接觸窗層用之第3接觸窗孔；前述接觸窗擋止膜去除步驟係在形成前述第1接觸窗孔、前述第2接觸窗孔、及前述第3接觸窗孔之後進行；在該接觸窗擋止膜去除步驟中，係藉由蝕刻將分別殘存於前述第1接觸窗孔、前述第2接觸窗孔、及前述第3接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第2接觸窗孔係形成為前述第2接觸窗孔之側面與前述基板大致垂直；前述第1接觸窗孔係形成為前述第1接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大；前述第3接觸窗孔係形成為前述第3接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之平均還大。
  5. 如申請專利範圍第1項之半導體裝置之製造方法，其中，前述接觸窗層形成步驟復包含：第2及第3接觸窗層形成步驟，在前述第1源極或汲極區域上形成第2接觸窗層，而且在從前述閘極電極延伸之閘極配線上形成第3接觸窗層；前述第2及第3接觸窗層形成步驟係包含： 第2圖案形成步驟，在前述接觸窗層間膜上塗佈第2阻劑，且使用微影將該第2阻劑予以圖案化，藉此形成與前述第2接觸窗層之形成預定區域及前述第3接觸窗層之形成預定區域對應之第2圖案；及第3接觸窗孔形成步驟，使用前述第2圖案將前述接觸窗層間膜蝕刻至前述接觸窗擋止膜，藉此形成前述第2接觸窗層用之第2接觸窗孔及前述第3接觸窗層用之第3接觸窗孔；在前述圖案形成步驟中，係在前述接觸窗層間膜上塗佈第1阻劑，且使用微影將該第1阻劑予以圖案化，藉此形成與前述第1接觸窗層之形成預定區域對應之前述第1圖案；前述接觸窗擋止膜去除步驟係在形成前述第1接觸窗孔、前述第2接觸窗孔、及前述第3接觸窗孔之後進行；在該接觸窗擋止膜去除步驟中，係藉由蝕刻將分別殘存於前述第1接觸窗孔、前述第2接觸窗孔、及前述第3接觸窗孔之底部之前述接觸窗擋止膜予以去除；前述第2接觸窗孔係形成為前述第2接觸窗孔之側面與前述基板大致垂直；前述第3接觸窗孔係形成為前述第3接觸窗孔之側面與前述基板大致垂直；前述第1接觸窗孔係形成為前述第1接觸窗孔之側面之傾斜之平均較前述第2接觸窗孔之側面之傾斜之 平均還大；前述第1接觸窗孔係形成為前述第1接觸窗孔之側面之傾斜之平均較前述第3接觸窗孔之側面之傾斜之平均還大。
  6. 如申請專利範圍第1項之半導體裝置之製造方法，其中，復具備：氧化膜形成步驟，在前述柱狀半導體層之上部側面將氧化膜形成為側壁狀；在前述接觸窗擋止膜形成步驟中，前述接觸窗擋止膜係在前述氧化膜形成步驟後形成；該接觸窗擋止膜係為氮化矽膜。
  7. 一種半導體裝置，其特徵為具備：基板；平面狀半導體層，形成於前述基板上；柱狀半導體層，形成於前述平面狀半導體層上；第1源極或汲極區域，形成於前述柱狀半導體層底部；第2汲極或源極區域，形成於前述柱狀半導體層上部；閘極絕緣膜，形成於前述柱狀半導體層周圍；閘極電極，形成於該閘極絕緣膜上以包圍該柱狀半導體層；第1接觸窗層，形成於前述第2汲極或源極區域上；第2接觸窗層，形成於前述第1源極或汲極區域 上；及第3接觸窗層，形成於從前述閘極電極延伸之閘極配線上；前述第2接觸窗層之側面係與前述基板大致垂直；前述第1接觸窗層之側面之傾斜之平均係較前述第2接觸窗層之側面之傾斜之平均還大；前述第1接觸窗層之底面對於前述基板之投影面，係位於形成於前述柱狀半導體層上面及前述柱狀半導體層之上部側面之前述接觸窗擋止膜對於前述基板之投影形狀之外周內。
  8. 如申請專利範圍第7項之半導體裝置，其中，前述第3接觸窗層之側面之傾斜之平均係較前述第2接觸窗層之側面之傾斜之平均還大。
  9. 如申請專利範圍第7項之半導體裝置，其中，前述第3接觸窗層之側面係與前述基板大致垂直，而且，前述第1接觸窗層之側面之傾斜之平均係較前述第3接觸窗層之側面之傾斜之平均還大。
  10. 如申請專利範圍第7項之半導體裝置，其中，復具備形成於前述柱狀半導體層之上部側面之第1絕緣膜側壁；前述第1接觸窗層之底面對於前述基板之投影面，係位於前述第1絕緣膜側壁對於前述基板之投影形狀之外周內。
  11. 如申請專利範圍第10項之半導體裝置，其中，復具備形成於前述第1絕緣膜側壁上之接觸窗擋止膜；前述第1絕緣膜側壁係為氧化矽膜；前述接觸窗擋止膜係為氮化矽膜。
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