KR20110018848A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20110018848A
KR20110018848A KR1020100079574A KR20100079574A KR20110018848A KR 20110018848 A KR20110018848 A KR 20110018848A KR 1020100079574 A KR1020100079574 A KR 1020100079574A KR 20100079574 A KR20100079574 A KR 20100079574A KR 20110018848 A KR20110018848 A KR 20110018848A
Authority
KR
South Korea
Prior art keywords
contact
layer
forming
contact hole
film
Prior art date
Application number
KR1020100079574A
Other languages
English (en)
Other versions
KR101191063B1 (ko
Inventor
후지오 마스오카
신타로 아라이
히로키 나카무라
토모히코 쿠도
비.로마나 무르티
난셍 센
카비타 데비 부드하라주
나바브 싱
Original Assignee
니혼 유니산티스 에렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니혼 유니산티스 에렉트로닉스 가부시키가이샤 filed Critical 니혼 유니산티스 에렉트로닉스 가부시키가이샤
Publication of KR20110018848A publication Critical patent/KR20110018848A/ko
Application granted granted Critical
Publication of KR101191063B1 publication Critical patent/KR101191063B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치의 제조 방법에 있어서, 기판과 평판형 반도체층과 주상 반도체층을 구비하는 구조체를 준비하고, 주상 반도체층의 상부에 제 2 드레인/소스 영역을 형성하고, 콘택트 스톱퍼막을 형성하고, 콘택트층간막을 형성하고, 제 2 드레인/소스 영역 상에 콘택트층을 형성한다. 콘택트층의 형성은, 콘택트층의 패턴을 형성하고, 콘택트층의 패턴을 이용하여 콘택트층간막을 콘택트 스톱퍼막까지 에칭하는 것에 의해, 콘택트층용 콘택트홀을 형성하고, 콘택트층용 콘택트홀의 저부에 잔존하는 콘택트 스톱퍼막을 에칭에 의해 제거하는 것을 포함하고, 콘택트용 콘택트홀 저면의 기판에 대한 투영면은, 주상 반도체층의 상면 및 측면에 형성된 콘택트 스톱퍼막의 기판에 대한 투영형상의 외주 내에 위치한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적회로, 그 중에서도 MOS 트랜지스터를 이용한 집적회로는, 고집적화의 일로를 찾고 있다. 이 고집적화로 따라, 그 중에 사용되고 있는 MOS 트랜지스터는 나노 영역까지 미세화가 진행되고 있다. MOS 트랜지스터의 미세화가 진행되면, 누설 전류의 억제가 곤란하고, 필요한 전류량 확보 요청 때문에 회로의 점유 면적을 좀처럼 작게 할 수 없는 문제가 있었다. 이와 같은 문제를 해결하기 위하여, 기판에 대해 소스, 게이트, 드레인이 수직방향으로 배치되고, 게이트가 주상 반도체층(columnar semiconductor layer)을 둘러싸는 구조의 Surrounding Gate Transistor(SGT)가 제안되었다(예를 들면, 특허문헌 1).
[특허문헌 1] 일본국 공개특허 h2-71556호 공보
SGT에서는, 주상 반도체층의 측면영역에 주상 반도체층을 둘러싸도록 채널 영역이 형성된다. 따라서, 큰 게이트 폭을 작은 점유 면적 내에 실현할 수 있다. 이러한 구조를 갖는 SGT가 동작하기 위해서는, 작은 점유 면적에 큰 온(on) 전류를 흘려보낼 필요가 있다. 하지만, 소스, 드레인의 저항이 높으면, 소스, 드레인에 원하는 전류에 상응한 전압을 인가하기 어렵기 때문에, 원하는 전류를 흘려보낼 수 없다. 따라서, 소스, 드레인의 저저항화를 위한 설계를 포함하는 SGT의 제조 방법이 필요하다. 또한, 작은 점유 면적 내에 큰 온 전류를 흘려보내기 때문에, 콘택트의 저저항화도 필요하다.
SGT에 있어서, 미세화에 따라 발생하는 누설 전류의 증대를 억제하기 위하여, 주상 반도체층의 지름을 작게 하는 것이 필요하다.
주상 반도체층의 지름을 작게 하면, 주상 반도체층의 상부에 형성되는 콘택트층에 비해 주상 반도체층의 지름이 작아진다. 이 경우, 주상 반도체층 상의 콘택트층을 형성하는 공정에 있어서, 에칭에 의해 콘택트홀을 형성할 때에 오버에칭(over etching)이 가해지면, 주상 반도체층 상의 콘택트층과 주상 반도체층 주위에 형성되어 있는 게이트 전극의 합선이 발생하기 쉽다.
본 발명은, 주상 반도체층 상의 콘택트층과 주상 반도체층 주위에 형성되는 게이트 전극의 합선을 억제함과 함께, 안정되고 저저항인 콘택트 저항을 얻기 위한 콘택트층의 구조와 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 관점에 따른 반도체 장치의 제조 방법은, 기판과 당해 기판의 상방에 형성된 평판형 반도체층(planar semiconductor layer)과, 당해 평판형 반도체층 상에 형성된 주상 반도체층을 구비하는 구조체를 준비하는 공정과; 상기 주상 반도체층의 하부와 상기 평판형 반도체층에 제 1 소스/드레인 영역을 형성하는 공정과; 상기 주상 반도체층 주위에 게이트 절연막을 형성하는 공정과; 당해 게이트 절연막 상에 상기 주상 반도체층을 둘러싸도록 게이트 전극을 형성하는 공정과; 상기 주상 반도체층의 상부에 제 2 드레인/소스 영역을 형성하는 제 2 드레인/소스 영역 형성공정과; 당해 제 2 드레인/소스 영역 형성공정의 결과물 상에 콘택트 스톱퍼막을 형성하는 콘택트 스톱퍼막 형성공정과; 당해 콘택트 스톱퍼막 형성공정의 결과물을 메우도록, 당해 콘택트 스톱퍼막 상에 콘택트층간막을 형성하는 공정과; 상기 제 2 드레인/소스 영역 상에 제 1 콘택트층을 형성하는 콘택트층 형성공정; 을 포함하고, 상기 콘택트층 형성공정은, 상기 콘택트층간막 상에 상기 제 1 콘택트층의 형성 예정 영역에 대응하는 제 1 패턴을 형성하는 공정과; 상기 제 1 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 1 콘택트층용 제 1 콘택트홀을 형성하는 공정과; 상기 제 1 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 콘택트 스톱퍼막 제거공정; 을 포함하고, 상기 제 1 콘택트홀 저면의 상기 기판에 대한 투영면은, 상기 주상 반도체층의 상면 및 상기 주상 반도체층의 상부측면에 형성된 상기 콘택트 스톱퍼막의 상기 기판에 대한 투영형상의 외주 내에 위치하는 것을 특징으로 한다.
바람직하게는, 상기 콘택트층 형성공정은, 상기 제 1 소스/드레인 영역 상에 제 2 콘택트층을 형성하는 공정을 더 포함하고, 당해 제 2 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 상기 제 2 콘택트층의 형성 예정 영역에 대응하는 제 2 패턴을 형성하는 공정과; 당해 제 2 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 2 콘택트층용 제 2 콘택트홀을 형성하는 공정과; 당해 제 2 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 공정; 을 포함하고, 상기 제 2 콘택트홀은, 상기 제 2 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고, 상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성된다.
바람직하게는, 상기 콘택트층 형성공정은, 상기 제 1 소스/드레인 영역 상에 제 2 콘택트층을 형성하는 공정과; 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 제 3 콘택트층을 형성하는 공정; 을 더 포함하고, 상기 제 2 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 상기 제 2 콘택트층의 형성 예정 영역에 대응하는 제 2 패턴을 형성하는 공정과; 당해 제 2 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 2 콘택트층용 제 2 콘택트홀을 형성하는 공정과; 상기 제 2 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 공정; 을 포함하고, 상기 제 3 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 상기 제 3 콘택트층의 형성 예정 영역에 대응하는 제 3 패턴을 형성하는 공정과; 당해 제 3 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 제 3 콘택트홀을 형성하는 공정과; 당해 제 3 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 공정; 을 포함하고, 상기 제 2 콘택트홀은, 당해 제 2 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고, 상기 제 3 콘택트홀은, 당해 제 3 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고, 상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성된다.
바람직하게는, 상기 콘택트층 형성공정은, 상기 제 1 소스/드레인 영역 상에 제 2 콘택트층을 형성하는 공정과; 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 제 3 콘택트층을 형성하는 공정; 을 더 포함하고, 상기 제 2 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 상기 제 2 콘택트층의 형성 예정 영역에 대응하는 제 2 패턴을 형성하는 공정과; 당해 제 2 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 2 콘택트층용 제 2 콘택트홀을 형성하는 공정과; 당해 제 2 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 공정; 을 포함하고, 상기 제 3 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 상기 제 3 콘택트의 형성 예정 영역에 대응하는 제 3 패턴을 형성하는 공정과; 당해 제 3 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 3 콘택트층용 제 3 콘택트홀을 형성하는 공정과; 당해 제 3 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 공정; 을 포함하고, 상기 제 2 콘택트홀은, 상기 제 2 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고, 상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성되고, 상기 제 3 콘택트홀은, 상기 제 3 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성된다.
바람직하게는, 상기 콘택트층 형성공정은, 상기 제 1 소스/드레인 영역 상에 제 2 콘택트층을 형성하는 공정을 더 포함하고, 상기 제 2 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 제 2 레지스트를 도포하고, 리소그래피를 이용하여 당해 제 2 레지스트를 패터닝하는 것에 의해, 상기 제 2 콘택트층의 형성 예정 영역에 대응하는 제 2 패턴을 형성하는 공정과; 당해 제 2 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 2 콘택트용 제 2 콘택트홀을 형성하는 공정; 을 포함하고, 상기 콘택트층 형성공정에서는, 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 제 3 콘택트층이 더 형성되고, 상기 패턴 형성공정에서는, 상기 콘택트층간막 상에 제 1 레지스트를 도포하고, 리소그래피를 이용하여 당해 제 1 레지스트를 패터닝하는 것에 의해, 상기 제 1 패턴이, 상기 제 1 콘택트층의 형성 예정 영역 및 상기 제 3 콘택트층의 형성 예정 영역에 대응되도록 형성되고, 상기 콘택트홀 형성공정에서는, 상기 제 1 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 1 콘택트홀 및 상기 제 3 콘택트층용 제 3 콘택트홀이 형성되고, 상기 콘택트 스톱퍼막 제거공정은, 상기 제 1 콘택트홀과 상기 제 2 콘택트홀과 상기 제 3 콘택트홀이 형성된 후에 진행되고, 당해 콘택트 스톱퍼막 제거공정에서는, 상기 제 1 콘택트홀과 상기 제 2 콘택트홀과 상기 제 3 콘택트홀의 저부에 각각 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하고, 상기 제 2 콘택트홀은, 상기 제 2 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고, 상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트용 콘택트홀의 측면 경사의 평균보다 커지도록 형성되고, 상기 제 3 콘택트홀은, 상기 제 3 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성된다.
바람직하게는, 상기 콘택트층 형성공정은, 상기 제 1 소스/드레인 영역 상에 제 2 콘택트층을 형성함과 함께, 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 제 3 콘택트층을 형성하는 제 2 및 제 3 콘택트층 형성공정을 더 포함하고, 제 2 및 제 3 콘택트층 형성공정은, 상기 콘택트층간막 상에 제 2 레지스트를 도포하고, 리소그래피를 이용하여 당해 제 2 레지스트를 패터닝하는 것에 의해, 상기 제 2 콘택트층의 형성 예정 영역 및 상기 제 3 콘택트층의 형성 예정 영역에 대응하는 제 2 패턴을 형성하는 공정과; 상기 제 2 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 2 콘택트층용 제 2 콘택트홀 및 상기 제 3 콘택트층용 제 3 콘택트홀을 형성하는 공정; 을 포함하고, 상기 패턴 형성공정에서는, 상기 콘택트층간막 상에 제 1 레지스트를 도포하고, 리소그래피를 이용하여 당해 제 1 레지스트를 패터닝하는 것에 의해, 상기 제 1 콘택트층의 형성 예정 영역에 대응하는 상기 제 1 패턴을 형성하고, 상기 콘택트 스톱퍼막 제거공정은, 상기 제 1 콘택트홀과 상기 제 2 콘택트홀과 상기 제 3 콘택트홀이 형성된 후에 진행되고, 당해 콘택트 스톱퍼막 제거공정에서는, 상기 제 1 콘택트홀과 상기 제 2 콘택트홀과 상기 제 3 콘택트홀의 저부에 각각 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하고, 상기 제 2 콘택트홀은, 상기 제 2 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고, 상기 제 3 콘택트홀은, 상기 제 3 콘택트홀이 상기 기판에 거의 수직 되도록 형성되고, 상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성되고, 상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 3 콘택트홀의 측면 경사의 평균보다 커지도록 형성된다.
바람직하게는, 상기 주상 반도체층의 상부측면에 사이드월(side wall)형상으로 산화막을 형성하는 산화막 형성공정을 더 포함하고, 상기 콘택트 스톱퍼막 형성공정에서는, 상기 콘택트 스톱퍼막이 상기 산화막 형성공정의 결과물 상에 형성되고, 당해 콘택트 스톱퍼막은 실리콘 질화막이다.
본 발명의 제 2 관점에 따른 반도체 장치는, 기판과; 상기 기판 상에 형성된 평판형 반도체층과; 상기 평판형 반도체층 상에 형성된 주상 반도체층과; 상기 주상 반도체층의 저부에 형성된 제 1 소스/드레인 영역과; 상기 주상 반도체층의 상부에 형성된 제 2 드레인/소스 영역과; 상기 주상 반도체층 주위에 형성된 게이트 절연막과; 당해 게이트 절연막 상에 상기 주상 반도체층을 둘러싸도록 형성된 게이트 전극과; 상기 제 2 드레인/소스 영역 상에 형성된 제 1 콘택트층과; 상기 제 1 소스/드레인 영역 상에 형성된 제 2 콘택트층과; 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 형성된 제 3 콘택트층; 을 구비하고, 상기 제 2 콘택트층의 측면이 상기 기판에 거의 수직 되고, 상기 제 1 콘택트층의 측면 경사의 평균이 상기 제 2 콘택트층의 측면 경사의 평균보다 큰 것을 특징으로 한다.
바람직하게는, 상기 제 3 콘택트층의 측면 경사의 평균이 상기 제 2 콘택트층의 측면 경사의 평균보다 크다.
바람직하게는, 상기 제 3 콘택트층의 측면이 상기 기판에 거의 수직됨과 함께, 상기 제 1 콘택트층의 측면 경사의 평균이 상기 제 3 콘택트층의 측면 경사보다 크다.
본 발명의 제 3 관점에 따른 반도체 장치는, 기판과; 상기 기판의 상방에 형성된 주상 반도체층과; 상기 주상 반도체층의 저부에 형성된 제 1 소스/드레인 영역과; 상기 주상 반도체층의 상부에 형성된 제 2 드레인/소스 영역과; 상기 주상 반도체층 주위에 형성된 게이트 절연막과; 당해 게이트 절연막 상에 상기 주상 반도체층을 둘러싸도록 형성된 게이트 전극과; 상기 제 2 드레인/소스 영역 상에 형성된 제 1 콘택트층과; 상기 제 1 소스/드레인 영역 상에 형성된 제 2 콘택트층과; 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 형성된 제 3 콘택트층과; 상기 주상 반도체층의 상부측면에 형성된 제 1 절연막 사이드월; 을 구비하고, 상기 제 1 콘택트층 저면의 상기 기판에 대한 투영면이, 상기 제 1 절연막 사이드월의 상기 기판에 대한 투영형상의 외주 내에 위치하고 있는 것을 특징으로 한다.
바람직하게는, 상기 제 1 절연막 사이드월 상에 형성된 콘택트 스톱퍼막을 더 포함하고, 상기 제 1 절연막 사이드월은 실리콘 산화막이고, 상기 콘택트 스톱퍼막은 실리콘 질화막이다.
여기서, 기판의 "상방"이란, 기판 상 또는 기판 상에 형성된 다른 층을 개재한 기판의 상방을 말한다.
본 발명에 의하면, 종형 트랜지스터에 있어서, 주상 반도체층 상의 콘택트층과 주상 반도체층 주위에 형성되는 게이트 전극의 합선을 억제할 수 있다. 나아가, 안정되고 저저항인 콘택트 저항을 얻을 수 있다.
도 1은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 2는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 3은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 4는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 5는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 6은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 7은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 8은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 9는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 10은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 11은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 12는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 13은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 14는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 15는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 16은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 17은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 18은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 19는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 20은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 21은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 22는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 23은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 24는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 25는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 26은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 27은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 28은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 29는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 30은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 31은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 32는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 33은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 34는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 35는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 36은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 37은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 38은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 39는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 40은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 41은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 42는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 43은 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, (a)는 평면도이고, (b)는 (a)의 A-A＇단면도.
도 44는 제 1 실시형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 도 43(a)의 B-B＇단면도.
도 45a는 비교예에 따른 반도체 장치의 주상 실리콘층의 상부형상을 나타내는 단면도.
도 45b는 비교예에 따른 반도체 장치의 주상 실리콘층의 상부형상을 나타내는 단면도.
도 46a는 제 1 실시형태에 따른 반도체 장치의 주상 실리콘층 근방의 평면도.
도 46b는 제 1 실시형태에 따른 반도체 장치의 주상 실리콘층의 상부형상의 단면도.
도 46c는 제 1 실시형태에 있어서, 반도체 장치의 변형예에 따른 주상 실리콘층의 상부형상의 단면도.
도 47a는 제 1 실시형태에 있어서, 반도체 장치의 변형예에 따른 주상 실리콘층 근방의 평면도.
도 47b는 제 1 실시형태에 있어서, 반도체 장치의 변형예에 따른 주상 실리콘층의 상부영역의 형상을 나타내는 단면도.
도 48a는 본 발명의 다른 실시형태에 따른 반도체 장치의 주상 실리콘층의 상부영역의 형상을 나타내는 단면도.
도 48b는 본 발명의 다른 실시형태에 따른 반도체 장치의 주상 실리콘층의 상부영역의 형상을 나타내는 단면도.
도 48c는 본 발명의 다른 실시형태에 따른 반도체 장치의 주상 실리콘층의 상부영역의 형상을 나타내는 단면도.
(제 1 실시형태) 도 43은 본 발명의 제 1 실시형태에 따른 반도체 장치의 NMOS SGT를 나타내는 도면으로서, (a)는 그 평면도이고, (b)는 (a)의 A-A＇단면도이다. 또한, 도 44는 도 43(a)의 B-B＇단면도이다. 이하, 도 43, 도 44를 참조하여 본 실시형태에 따른 반도체 장치의 NMOS SGT에 대해 설명한다.
기판인 실리콘 기판(110) 상에 평판형 반도체층인 평판형 실리콘층(112)이 형성되어 있다. 평판형 실리콘층(112) 상에 주상 반도체층인 주상 실리콘층(113)이 형성되어 있다. 주상 실리콘층(113)의 하부와 평판형 실리콘층(112)에는 소스 확산층(200)이 형성되어 있다. 주상 실리콘층(113)의 상부에는 드레인 확산층(201)이 형성되어 있다. 소스 확산층(200)과 드레인 확산층(201) 사이에 보디(309)가 형성되어 있다. 주상 실리콘층(113) 주위에 게이트 절연막(124)이 형성되어 있다. 또한, 게이트 절연막(124) 상에 주상 실리콘층(113)을 둘러싸도록 게이트 전극(141a)이 형성되어 있다. 게이트 배선(141b)은 게이트 전극(141a)으로부터 연장되어 있다. 게이트 전극(141a)은 주상 실리콘층(113) 주위의 비정질 실리콘막(amorphous silicon film)(141)의 일부와, 금속과 실리콘 화합물층(151)의 일부를 포함한다. 또한, 게이트 배선(141b)은 비정질 실리콘막(141)의 다른 부분과, 금속과 실리콘 화합물층(151)의 다른 부분을 포함한다.
또한, 게이트 전극(141a)과 소스 확산층(200) 사이에는 제 1 절연막(303)이 형성되어 있다. 제 1 절연막(303)은 게이트 절연막(124)보다 두꺼운 산화막이다. 게이트 전극(141a) 및 게이트 전극(141a)으로부터 연장되는 게이트 배선(141b)과 소스 확산층(200) 사이에 게이트 절연막(124)보다 두꺼운 산화막인 제 1 절연막(303)을 형성하는 것에 의해, 게이트 전극(141a) 및 게이트 배선(141b)과, 소스 확산층(200) 사이의 기생 용량을 줄일 수 있다.
게이트 전극(141a)의 상부 및 주상 실리콘층(113)의 상부측벽에 사이드월형상으로 형성된 절연막, 즉 제 1 절연막 사이드월(134)이 형성되어 있다. 게이트 전극(141a) 및 게이트 배선(141b)의 측벽에 사이드월형상으로 형성된 절연막인 제 2 절연막 사이드월(133)이 형성되어 있다. 제 1 절연막 사이드월(134)이 산화막인 경우, 후술하는 주상 실리콘층(113) 상부의 콘택트층(173)을 위한 콘택트홀을 에칭에 의해 형성하는 공정에 있어서, 질화막으로 형성되는 콘택트 스톱퍼막(135)과 산화막으로 형성되는 제 1 절연막 사이드월(134)의 선택비(selectivity ratio)가 높은 에칭 조건을 사용하는 것에 의해, 콘택트홀 형성시의 오버에칭을 억제할 수 있다.
소스 확산층(200)의 상부표면에 금속과 실리콘 화합물층(153)이 형성되고, 드레인 확산층(201)의 상부표면에 금속과 실리콘 화합물층(152)이 형성되어 있다.
소스 확산층(200) 상부영역에 마련된 금속과 실리콘 화합물층(153) 상에는 제 2 콘택트층(174)이 형성되어 있다. 드레인 확산층(201) 상부영역에 마련된 금속과 실리콘 화합물층(152)에는 제 1 콘택트층(173)이 형성되어 있다. 게이트 전극(141a)으로부터 연장되는 게이트 배선(141b) 상에는 제 3 콘택트층(172)이 형성되어 있다. 그리고, 주상 실리콘층(113) 상에 형성되는 제 1 콘택트층(173)의 형상에 대해서는 후술한다.
소스 확산층(200)을 접지 전위(GND 전위)에 접속하고, 드레인 확산층(201)을 Vcc 전위에 접속하고, 게이트 전극(141a)에 0∼Vcc의 전위를 부여하는 것에 의해, 본 실시형태의 SGT는 트랜지스터로서 동작한다.
또한, 주상 실리콘층(113)의 상부에 형성되는 확산층이 소스 확산층이고, 주상 실리콘층(113)하부에 형성되는 확산층이 드레인 확산층이어도 좋다.
이하, 본 발명의 제 1 실시형태에 따른 반도체 장치인 SGT를 형성하기 위한 제조 방법의 일례를, 도 1∼도 43을 참조하여 설명한다. 이들의 도면에서는, 동일한 구성 요소에 대해서는 동일한 부호가 첨부된다. 도 1∼도 43은 본 발명에 따른 SGT의 제조예를 나타내고 있다. 도 1∼도 43의 각각에 있어서 (a)는 평면도를 나타내고, (b)는 (a)의 A-A＇단면도를 나타낸다.
도 1에 나타내는 바와 같이, 실리콘 기판(110) 상에 패드 산화막(121)을 형성한다.
도 2에 나타내는 바와 같이, 패드 산화막(121) 상에 제 1 질화막(130)을 형성하고, 제 1 질화막(130) 상에 제 1 비정질 실리콘막(140)을 형성한다. 여기서, 제 1 비정질 실리콘막은 폴리 실리콘으로 형성되는 막이어도 좋다.
도 3에 나타내는 바와 같이, 제 1 비정질 실리콘막(140) 상에 레지스트를 도포하고, 이 레지스트를, 리소그래피를 이용하여 패터닝하는 것에 의해, 후공정에서 형성되는 주상 실리콘층(113)의 형성 예정 영역에 대응하는 레지스트 패턴(301)을 형성한다.
도 4에 나타내는 바와 같이, 레지스트 패턴(301)을 이용하여 제 1 비정질 실리콘막(140), 및 제 1 질화막(130)을 에칭하여 제 1 하드 마스크를 작성한다. 다음으로, 제 1 하드 마스크를 이용하여 패드 산화막(121)을 에칭한다.
도 5에 나타내는 바와 같이, 레지스트 패턴(301)을 제거한다.
도 6에 나타내는 바와 같이, 제 1 하드 마스크인 제 1 질화막(130) 및 제 1 비정질 실리콘막(140)을 마스크로 하여, 실리콘 기판(110)을 건식 에칭하는 것에 의해, 주상 실리콘층(113)을 형성한다. 건식 에칭 때에는 제 1 비정질 실리콘막(140)도 에칭된다. 제 1 비정질 실리콘막(140)이 모두 에칭되면, 건식 에칭장치에 의해 검출 가능한 플라즈마의 발광 강도가 변화하기 때문에, 이 플라즈마의 발광 강도의 변화를 검출하는 것에 의해, 에칭의 종점검출이 가능하게 된다. 따라서, 에칭 레이트에 의존하지 않고 안정적으로 주상 실리콘층(113)의 높이를 제어할 수 있다.
상기 종점검출방법을 이용하기 위해서는, 주상 실리콘층(113)을 건식 에칭에 의해 형성하기 전의 비정질 실리콘막(140)의 두께가, 주상 실리콘층(113)의 높이보다 작게 형성되어야 한다.
도 7에 나타내는 바와 같이, 채널부가 되는 주상 실리콘층(113)의 측벽 요철의 완화나, 건식 에칭중에 카본 등이 박힌 실리콘 표면을 제거하기 위해, 주상 실리콘층(113) 및 실리콘 기판(110) 표면을 희생 산화하여 희생 산화막(123)을 형성한다.
도 8에 나타내는 바와 같이, 상기 공정의 결과물 상에 레지스트를 도포하고, 이 레지스트를, 리소그래피를 이용하여 패터닝하는 것에 의해, 평판형 실리콘층(112)의 형성 예정 영역에 대응하는 레지스트 패턴(150)을 형성한다. 이때, 주상 실리콘층(113) 및 실리콘 기판(110) 상에 형성된 희생 산화막(123)에 의해, 다음 공정의 건식 에칭 때에 발생하는 부생성물 등의 오염으로부터 실리콘 표면이 보호된다.
도 9에 나타내는 바와 같이, 레지스트 패턴(150)을 이용하여, 실리콘 기판(110)을 건식 에칭에 의해 가공하여 평판형 실리콘층(112)을 형성한다.
도 10에 나타내는 바와 같이, 레지스트 패턴(150)을 제거한다.
도 11에 나타내는 바와 같이, 상기 공정의 결과물을 메우도록 충전 산화막(120)을 증착하고, 평탄화시킨다.
도 12에 나타내는 바와 같이, 평탄화시킨 충전 산화막(120)을 에칭하여 평판형 실리콘층(112)의 표면을 노출시킨다.
도 13에 나타내는 바와 같이, 주상 실리콘층(113)의 측면에, 예를 들면 산화 실리콘 등의 유전체 재료로 구성되는 오프셋 스페이서(307)를 형성한다. 오프셋 스페이서(307)에 의해, 다음 공정에 있어서 불순물 주입시에, 주상 실리콘층(113)의 측벽으로부터 주상 실리콘층(113)에 불순물이 침투되는 것을 억제할 수 있다.
도 14에 나타내는 바와 같이, 평판형 실리콘층(112)에 비소나 인(phosphorus) 등의 불순물을 주입하고, 주상 실리콘층(113) 하부와 평판형 실리콘층(112)에 소스 확산층(200)을 형성한다.
본 공정에 있어서는, 주상 실리콘층(113) 상에 형성되어 있는 제 1 질화막(130)에 의해, 주상 실리콘층(113)의 상부에 대한 주입은 방지된다. 상기한 바와 같이, 평판형 실리콘층(112)에 형성되는 소스 확산층(200)과 주상 실리콘층(113) 상부에 형성되는 드레인 확산층(201)에 대한 주입을 따로 행하는 것에 의해, 각각의 주입 조건을 쉽게 최적화할 수 있다. 이 때문에, 단채널 효과(short channel effect) 및 누설 전류를 억제할 수 있다.
도 15에 나타내는 바와 같이, 오프셋 스페이서(307)를 에칭하여 제거한다.
도 16에 나타내는 바와 같이, 산화막 등의 절연막(303a)을 형성한다. 주상 실리콘층(113)의 하부, 소스 확산층(200) 상부, 주상 실리콘층(113) 상부에 두껍게 절연막(303a)을 형성하고, 주상 실리콘층(113)의 측벽에 얇게 절연막(303a)을 형성한다.
도 17에 나타내는 바와 같이, 에칭에 의해, 주상 실리콘층(113) 측벽의 절연막(303a)을 에칭한다. 에칭은 등방성 에칭이 바람직하다. 상술한 바와 같이, 주상 실리콘층(113)의 저부, 소스 확산층(200) 상부, 주상 실리콘층(113) 상부에 두껍게 절연막을 형성하고, 주상 실리콘층(113)의 측벽에 얇게 절연막을 형성하고 있다. 따라서, 주상 실리콘층(113)의 측벽의 절연막(303a)을 에칭한 후에도, 주상 실리콘층(113)의 저부영역, 소스 확산층(200) 상방 및 주상 실리콘층(113)의 상방에 절연막(303a)의 일부가 잔존하여, 주상 실리콘층(113)의 저부영역 및 소스 확산층(200)상방에 절연막(303b)을 형성하고, 주상 실리콘층(113)의 상방에 절연막(306)을 형성한다. 절연막(303b)은, 나중에 형성되는 게이트 전극(141a) 및 게이트 배선(141b)과 소스 확산층(200) 사이에 위치되고, 게이트 절연막(124)보다 두꺼운 제 1 절연막(303)이 된다. 제 1 절연막(303)에 의해, 나중에 형성되는 게이트 전극(141a) 및 게이트 배선(141b)과 소스 확산층(200) 사이의 기생 용량을 줄일 수 있다.
또한, 후공정에 있어서, 게이트 전극(141a) 및 게이트 배선(141b)과 평판형 실리콘층(112) 사이에 위치하도록 형성되는 제 1 절연막(303)은, 주상 실리콘층(113)이 매몰되도록 절연막을 형성하고, 평탄화시키고, 에치백을 실시하는 것에 의해 형성해도 좋다.
도 18에 나타내는 바와 같이, 주상 실리콘층(113)의 측면에 산화막이나 실리콘 산질화막 등의 게이트 절연막(124)을 형성한다. 도 19에 나타내는 바와 같이, 게이트 도전막인 제 2 비정질 실리콘막(141)을, 주상 실리콘층(113)을 메우도록 형성한다. 제 2 비정질 실리콘막(141)은 폴리 실리콘으로 형성되는 막이어도 좋다.
도 20에 나타내는 바와 같이, 화학기계연마(CMP)에 의해 제 2 비정질 실리콘막(141)을 연마하고, 그 상면을 평탄화시킨다. CMP에 있어서, 제 1 하드 마스크인 질화막(130)을 CMP의 스톱퍼로 사용하는 것에 의해, CMP에 의해 연마되는 비정질 실리콘의 양을 양호한 재현성으로 제어할 수 있다.
도 21에 나타내는 바와 같이, 게이트 도전막인 제 2 비정질 실리콘막(141)을 에치백시킨다. 이에 의해, 게이트 길이를 결정할 수 있다.
도 22에 나타내는 바와 같이, 상기의 공정의 결과물 상에 제 1 산화막(125)을 증착하고, 제 1 산화막(125) 상에 제 2 질화막(131a)을 증착한다. 제 1 산화막(125)에 의해, 후공정에서 행하여지는 습식(wet) 또는 건식(dry) 처리로부터 게이트 전극(141a)의 상면이 보호되기 때문에, 게이트 길이의 변동, 즉 게이트 길이의 불균형이나, 게이트 전극(141a) 상면으로부터의 게이트 절연막(124)에 대한 손상을 억제할 수 있다.
도 23에 나타내는 바와 같이, 제 2 질화막(131a)을 에치백시키는 것에 의해, 제 3 절연막 사이드월(131)을 형성한다. 이때, 제 1 산화막(125)도 에칭된다. 제 3 절연막 사이드월(131)의 두께가 게이트 전극(141a)의 두께가 되기 때문에, 제 2 질화막(131a)의 두께 및 에치백 조건을 조정함으로써, 원하는 두께의 게이트 전극을 형성할 수 있다.
도 24에 나타내는 바와 같이, 제 2 비정질 실리콘막(게이트 도전막)(141)에 인(phosphorus) 등의 불순물을 주입한 후, 주입된 불순물을 활성화시킨다.
도 25에 나타내는 바와 같이, 상기 공정의 결과물 상에 반사 방지막(BARC)(161)을 형성하고, 나아가 레지스트 등을 도포하고, 리소그래피를 이용하여 이 레지스트를 패터닝하는 것에 의해, 후공정에서 형성되는 게이트 배선의 패턴에 대응하는 레지스트 패턴(160)을 형성한다.
도 26에 나타내는 바와 같이, 레지스트 패턴(160)을 마스크로 하여, 반사 방지막(161) 및 제 2 비정질 실리콘막(141)을 에칭하여 게이트 전극(141a) 및 게이트 배선(141b)을 형성한다.
도 27에 나타내는 바와 같이, 절연막(303b)의 일부를, 소스 확산층(200)의 표면이 노출되도록, 건식 또는 습식 에칭에 의해 제거하여 제 1 절연막(303)을 형성한다.
도 28에 나타내는 바와 같이, 레지스트 패턴(160) 및 반사 방지막(161)을 제거한다. 그 다음, 게이트 전극(141a) 및 게이트 배선(141b)의 노출된 표면에 제 4 산화막(305)을 형성한다. 제 4 산화막(3050에 의해, 후공정에 있어서의 제 1 질화막(130) 및 제 3 절연막 사이드월(131)의 제거시에 게이트 전극(141a)을 보호할 수 있다.
도 29에 나타내는 바와 같이, 주상 실리콘층(113) 상부의 제 1 질화막(130) 및 제 3 절연막 사이드월(131)을 건식 또는 습식 에칭에 의해 제거한다.
도 30에 나타내는 바와 같이, 건식 또는 습식 에칭에 의해 패드 산화막(121), 제 1 산화막(125), 및 제 4 산화막(305)을 제거하고, 소스 확산층(200)을 노출시킨다.
도 31에 나타내는 바와 같이, 상기 공정의 결과물 상에 제 3 절연막(132)을 형성한다.
도 32에 나타내는 바와 같이, 제 3 절연막(132)을 에치백시켜 소스 확산층(200)의 상면 및 주상 실리콘층(113) 상부의 표면을 노출시킨다. 이때, 주상 실리콘층(113)의 측벽과 게이트 전극(141a) 및 게이트 배선(141b)의 측벽에 각각 제 3 절연막(132)이 사이드월형상으로 잔존하여, 제 1 절연막 사이드월(134)과 제 2 절연막 사이드월(133)을 형성한다. 제 1 절연막 사이드월(134)에 의해 게이트 전극(141a) 및 게이트 배선(141b)과 제 1 주상 실리콘층(113) 상부에 나중에 형성되는 드레인 확산층(201)이 분리되고, 제 2 절연막 사이드월(133)에 의해 게이트 전극(141a) 및 게이트 배선(141b)과 소스 확산층(200)이 분리된다. 따라서, 후공정에서 형성되는 금속과 실리콘 화합물에 의한 게이트 전극(141a) 및 게이트 배선(141b)과, 소스 확산층(200) 및 드레인 확산층(201)의 합선을 방지할 수 있다. 또한, 주상 실리콘층(113) 상부의 측벽을 제 1 절연막 사이드월(134)로 커버하는 것에 의해, 주상 실리콘층(113) 측벽에 있어서의 금속과 실리콘의 화합물화를 제어할 수 있다.
도 33에 나타내는 바와 같이, 불순물주입 등에 의해 주상 실리콘층(113)의 상부에 P나 As 등의 불순물을 도입하여 드레인 확산층(201)을 형성한다. 소스 확산층(200)과 드레인 확산층(201) 사이는 보디(309)가 된다.
도 34에 나타내는 바와 같이, 상기 공정의 결과물 상에 Ni 또는 Co 등의 금속을 스퍼터링하여 제 1 금속막을 형성하고, 열처리를 가하는 것에 의해, 소스 확산층(200) 표면 및 드레인 확산층(201) 표면에 금속과 실리콘 화합물을 형성하고, 미반응 금속막을 제거함으로써 드레인 확산층(201) 상의 금속과 실리콘 화합물층(152), 및 소스 확산층(200) 상의 금속과 실리콘의 화합물층(153)을 형성한다. 이때, 주상 실리콘층(113)을 둘러싸는 게이트 전극(141a) 및 게이트 배선(141b) 상에도 금속과 실리콘 화합물층(151)이 형성된다.
주상 실리콘층(113)을 둘러싸는 게이트 전극(141a) 상에 금속과 실리콘 화합물층(151)이 형성되는 것에 의해, 게이트 전극(141a)의 기생 저항이 감소한다.
도 35에 나타내는 바와 같이, 상기 공정의 결과물 상에 질화막 등의 콘택트 스톱퍼막(135)을 형성한다.
도 36에 나타내는 바와 같이, 상기 공정의 결과물을 메우도록 산화막 등의 콘택트층간막(126)을 형성한 후, CMP에 의해 평탄화시킨다.
도 37에 나타내는 바와 같이, 콘택트층간막(126) 상에 제 1 레지스트를 도포하고, 리소그래피를 이용하여 제 1 레지스트를 패터닝하는 것에 의해, 주상 실리콘층(113)의 상부에 형성되는 콘택트의 형성 예정 영역에 대응하는 제 1 패턴(180)을 형성한다.
도 38에 나타내는 바와 같이, 제 1 패턴(180)을 이용하여 콘택트층간막(126)을 에칭하고, 주상 실리콘층(113) 상의 콘택트층(제 1 콘택트층)용 제 1 콘택트홀(181)을 형성한다. 이때의 제 1 콘택트홀(181)의 형상에 대해서는 후술한다. 에칭에는 산화막인 콘택트층간막(126)과 질화막인 콘택트 스톱퍼막(135)의 선택비가 높은 조건을 이용하는 것에 의해, 콘택트 스톱퍼막(135)에서 에칭을 정지시킨다.
도 39에 나타내는 바와 같이, 상기 공정의 결과물 상에 제 2 레지스트를 도포하고, 리소그래피를 이용하여 제 2 레지스트를 패터닝하는 것에 의해, 평판형 실리콘층 상에 형성되는 콘택트층(제 2 콘택트층)의 형성 예정 영역, 및 게이트 배선(141b) 상에 형성되는 콘택트층(제 3 콘택트층)의 형성 예정 영역에 대응하는 제 2 패턴(182)을 형성한다.
도 40에 나타내는 바와 같이, 제 2 패턴(182)을 이용하여 콘택트층간막(126)을 에칭하고, 평판형 실리콘층(112)의 소스 확산층(200) 상의 콘택트층(제 2 콘택트층)용 제 2 콘택트홀(183), 및 게이트 배선층(141b) 상의 콘택트층(제 3 콘택트층)용 제 3 콘택트홀(184)을 형성한다. 이때, 콘택트홀의 측면이 기판(110)에 거의 수직 되도록 콘택트홀(183, 184)을 형성하면, 가장 깊은 평판형 실리콘층(112)의 소스 확산층(200) 상의 콘택트층용 제 2 콘택트홀(183)을 확실하게 개구시킬 수 있고, 형성되는 콘택트층의 콘택트 저항을 안정되도록 할 수 있다. 에칭에는 콘택트층간막(126)과 콘택트 스톱퍼막(135)의 선택비가 높은 조건을 이용하는 것에 의해, 콘택트 스톱퍼막(135)에서 에칭을 정지시킨다.
도 41에 나타내는 바와 같이, 주상 실리콘층(113) 상의 제 1 콘택트홀(181), 평판형 실리콘층(112)의 소스 확산층(200) 상의 제 2 콘택트홀(183), 및 게이트 배선층(141b) 상의 제 3 콘택트홀(184)의 저부에 잔존하는 콘택트 스톱퍼막(135)을 에칭에 의해 제거한다.
도 42에 나타내는 바와 같이, 콘택트홀(181, 183, 184)에 배리어 메탈(barrier metal)인 탄탈륨(Ta)이나 질화 탄탈륨(TaN) 등을 도포하여, 배리어 메탈층(171)을 형성한 후, 구리(Cu) 등의 금속을 스퍼터링이나 도금에 의해 도포하여 금속막(170)을 형성하고, CMP에 의해 게이트 배선층(141b) 상의 콘택트층(172), 주상 실리콘층(113) 상의 콘택트층(173), 평판형 실리콘층(112)의 소스 확산층(200) 상의 콘택트층(174)을 형성한다. 배리어 메탈로서 티타늄(Ti)이나 질화 티타늄(TiN)을 이용해도 좋다. 또한, 텅스텐(W)을 이용해도 좋다. 또한, 구리를 포함하는 합금을 이용해도 좋다.
도 43 및 도 44에 나타내는 바와 같이, 레지스트(미도시)를 도포하고, 리소그래피를 이용하여 이 레지스트를 패터닝하는 것에 의해, 제 1층 배선(177, 178, 179)의 형성 예정 영역에 대응하는 패턴을 형성하고, 이 패턴을 이용하여 배리어 메탈층(175) 및 금속층(176)을 형성한다. 이 공정에 의해 제 1층 배선(177, 178, 179)이 형성된다.
상기 제조 방법에서는, 게이트 배선(141b) 상의 제 3 콘택트홀(184)을 평판형 실리콘(112) 상의 제 2 콘택트홀(183)과 동일공정으로 형성하고 있지만, 게이트 배선(141b) 상의 콘택트홀(184)을 주상 실리콘층(112) 상의 제 1 콘택트홀(181)과 동일공정으로 형성해도 좋다.
이하, 본 실시형태에 있어서의 주상 실리콘층(113) 상의 콘택트층(173) 형상과 주상 실리콘층(113)의 상부 형상의 관계에 대해 상세하게 설명한다. 본 실시형태의 SGT에 있어서는, 주상 실리콘층(113)의 치수가 작을수록 단채널 효과가 억제된다. 따라서, 주상 실리콘층(113)은 최소 치수 부근의 치수로 리소그래피에 의해 패터닝된다. 주상 실리콘층(113)은, 그 후, 에칭에 따른 치수의 슈링크(Shrink)나 희생 산화 등에 의해 그 치수가 축소된다. 따라서, 최종적인 주상 실리콘층(113)의 치수는, 패터닝 가능한 최소 치수보다 작게 형성된다. 따라서, 주상 실리콘층(113) 상부의 치수보다 주상 실리콘층(113) 상의 콘택트층(173) 저부의 치수가 크게 형성되는 경우가 많다.
도 45a 및 도 45b는 콘택트층간막(126)을 에칭한 후의 주상 실리콘층(113) 상부의 단면형상을 나타내고 있다. 또한, 도 45a 및 도 45b는 제 1 실시형태에 따른 반도체 장치 및 그 제조 방법을 설명하기 위하여, 본 실시형태의 반도체 장치 및 그 제조 방법에 대한 비교예를 나타낸다.
도 45a에 나타내는 바와 같이, 제 1 콘택트홀(181) 저부의 치수가 주상 실리콘층(113) 상부 및 측벽에 형성되는 콘택트 스톱퍼막(135) 상면의 치수보다 큰 경우, 후공정의 콘택트 스톱퍼막(135)의 에칭시 도 45b에 나타내는 바와 같이, 콘택트 스톱퍼막(135)을 에칭한 후 주상 실리콘층(113) 상의 제 1 콘택트홀(181)은 게이트 배선(141b)의 표면까지 도달하여, 제 1 콘택트층(173)과 게이트 배선(141b)은 합선되어 버린다. 따라서, 주상 실리콘층(113) 상의 제 1 콘택트층(173)과 게이트 배선층(141b)의 합선을 억제하기 위해서는, 제 1 콘택트층(173) 저부의 치수는 주상 실리콘층(113) 상부 및 주상 실리콘층(113) 상부측벽에 형성되는 콘택트 스톱퍼막(135)의 상면 치수보다 작게 형성되어야 한다.
도 46a∼도 48c는 콘택트층간막(126)을 에칭한 후의 주상 실리콘층(113) 근방의 확대도면으로서, 도 46a 및 도 47a는 그 평면모식도이다. 도 46b 및 도 46c는 도 46a의 A-A＇단면도이고, 주상 실리콘층(113)의 상부 근방의 확대도이다. 도 47b, 도 47c 및 도 48a∼도 48c는 도 47a의 A-A＇단면도로서, 주상 실리콘층(113)의 상부 근방의 확대도이다. 또한, 도 46a 및 도 47a는 평면모식도이지만, 영역 구별을 위하여, 일부에 해칭(hatching)을 넣는다.
도 46a 및 도 46b는 제 1 콘택트홀(181) 저면의 치수가 주상 실리콘층(113) 상부 및 주상 실리콘층(113) 상부측벽에 형성되는 콘택트 스톱퍼막(135) 상면의 치수보다 작은 경우의 주상 실리콘층(113)의 상부 주변을 나타내는 도면이다. 즉 제 1 콘택트층(173)용 제 1 콘택트홀(181) 저면의 기판(110)에 대한 투영면(181a)이, 주상 반도체층(113)의 상면 및 주상 실리콘층(113) 상부측면에 형성된 콘택트 스톱퍼막(135)의 기판(110)에 대한 투영형상의 외주(135a) 내에 위치한다. 이 경우, 게이트 전극(141a) 표면에서 제 1 콘택트층(173)용 제 1 콘택트홀(181) 저면까지의 콘택트 스톱퍼막(135)의 종방향 두께가, 주상 실리콘층(113) 상부표면에서 제 1 콘택트홀(181) 저면까지의 콘택트 스톱퍼막(135)의 두께보다 두껍기 때문에, 100% 정도의 오버에칭이 가해져도, 게이트 전극(141a)과 제 1 콘택트층(173)의 합선은 쉽게 발생하지 않는다. 따라서, 제 1 콘택트홀(181)의 형성에 있어서는, 제 1 콘택트홀(181) 저면의 기판(110)에 대한 투영면이, 주상 반도체층(113)의 상면 및 주상 반도체층(113)의 상부측면에 형성된 콘택트 스톱퍼막(135)의 기판(110)에 대한 투영형상의 외주 내에 위치하도록 형성한다. 도 46c에 본 실시형태의 변형예를 나타낸다. 도 46c에 나타내는 바와 같이, 상면보다 저면이 작아지도록 제 1 콘택트홀(181)을 형성하는 것에 의해, 제 1 콘택트홀(181) 저면의 기판(110)에 대한 투영면이, 주상 반도체층(113)의 상면 및 측면에 형성된 콘택트 스톱퍼막(135)의 기판(110)에 대한 투영형상의 외주 내에 위치하도록 형성할 수도 있다. 이와 같은 구성에 의해, 주상 반도체층(113) 상의 콘택트층(173)과 주상 반도체층(113) 주위에 형성되는 게이트 전극(141a)의 합선을 억제할 수 있다.
도 47b에 본 실시형태의 다른 변형예를 나타낸다. 주상 실리콘층(113)의 상면 및 측면에 형성된 콘택트 스톱퍼막(135)은, 실제로는 도 47b에 나타내는 바와 같이, 그 상면의 모서리부는 직각이 아니고 둥글게 될 수 있다. 콘택트 스톱퍼막(135)의 상면 모서리부가 둥글게 되어 있는 개소에 있어서는, 콘택트 스톱퍼막(135)으로서 질화막, 콘택트층간막(126)으로서 산화막을 채용한 경우, 그 에칭의 선택비가 낮다. 따라서, 콘택트층간막(126)을 에칭할 때 콘택트 스톱퍼막(135)이 과잉 에칭되는 경우가 있다. 이 때문에, 도 47a 및 도 47b와 같이, 제 1 콘택트홀(181) 저면의 치수가 주상 실리콘층(113) 상부 및 주상 실리콘층(113) 상부측벽에 형성되는 콘택트 스톱퍼막(135) 상면의 치수보다 작고, 또한 제 1 콘택트홀(181) 저면이 상면보다 작아지도록 형성한다. 이에 의해, 제 1 콘택트홀(181)의 저면은 콘택트 스톱퍼막(135) 상면의 비교적 평탄한 부분에 형성되기 때문에, 콘택트층간막(126) 에칭시의 콘택트층간막(126)과 콘택트 스톱퍼막(135)의 선택비가 높고, 콘택트 스톱퍼막(135)이 에칭되는 양이 적어진다. 이러한 구조에 의해, 제 1 콘택트층(173)과 게이트 전극(141a)이 더욱 합선되기 어려운 구조로 구성할 수 있다. 그리고, 제 1 콘택트홀(181)의 측면 경사의 평균이 더 클수록 합선을 억제할 수 있다. 특히, 주상 실리콘층(113) 상의 제 1 콘택트홀(181) 저면의 치수가 주상 실리콘층(113)의 측벽상부에 형성되는 제 1 절연막 사이드월(134)보다 작은 경우, 즉 제 1 콘택트홀(181) 저면의 기판(110)에 대한 투영면(181a)이, 제 1 절연막 사이드월(134)의 기판(110)에 대한 투영형상의 외주(134a) 내에 위치하는 경우에는, 제 1 콘택트홀(181)의 저면은 콘택트 스톱퍼막(135) 상면의 평탄한 부분에 형성되기 때문에, 제 1 콘택트층(173)과 게이트 전극(141a)의 합선은 억제된다.
여기서, 더욱 엄밀하게는, 콘택트홀의 형성에 있어서, 콘택트홀의 측면이 기판(110)에 수직 되도록 형성하고자 해도, 에칭의 성질상 콘택트홀의 상면보다 저면이 약간 작아지기 때문에, 콘택트홀의 깊이가 깊을수록 저면은 작아질 수 있다. 따라서, 콘택트홀의 측면이 기판에 대해 거의 수직으로 형성하는 제 2 콘택트홀(183)의 측면 경사의 평균보다 제 1 콘택트홀(181)의 측면 경사의 평균이 커지도록 형성하면 된다.
(다른 실시형태) 도 48a∼도 48c에, 본 발명의 다른 실시형태에 따른 반도체 장치의 제 1 콘택트홀(181)의 형상을 나타낸다. 도 46a∼도 47b에는, 제 1 콘택트홀(181)의 측면이 기판(110)에 대해 거의 수직인 경우, 및 제 1 콘택트홀(181)의 단면이 테이퍼 형상을 갖는 경우에 대해 설명했지만, 제 1 콘택트홀(181)의 단면은, 도 48a∼도 48c에 나타내는 형상이어도 좋다. 이 경우, 도 48a, 도 48b, 도 48c에 나타내는 바와 같이 α와 β를 잇는 선분과 기판(110)에 대한 수선이 이루는 각도 θ가 콘택트홀의 측면 경사의 평균인 것으로부터, 콘택트홀의 측면이 거의 수직으로 형성하는 제 2 콘택트홀(183)의 측면 경사의 평균보다 제 1 콘택트홀(181)의 측면 경사의 평균이 커지도록 형성하면 된다.
또한, 제 1 콘택트홀(181)은 평판형 실리콘층(112) 상의 제 2 콘택트홀(183)보다 얕기 때문에, 에칭이 도중에 정지되는 문제가 억제된다. 또한, 콘택트의 저항치가 불균일한 문제도 억제된다. 따라서, 에칭 조건을 조정하는 것에 의해, 측면이 거의 수직 되도록 형성하는 제 2 콘택트홀(183)의 측면 경사의 평균보다 제 1 콘택트홀(181)의 측면 경사의 평균이 커지도록 제 1 콘택트홀(181)을 형성하는 것은 비교적 쉽다.
또 다른 변형예로서, 콘택트홀의 측면이 기판(110)에 거의 수직 되도록 형성하는 제 2 콘택트홀(183)의 측면 경사의 평균보다 제 1 콘택트홀(181)의 측면 경사의 평균이 커지도록 제 1 콘택트홀(181)을 형성하는 대신, 주상 실리콘층(113) 상의 제 1 콘택트홀(181)을 그 측면이 기판(110)에 거의 수직 되게 형성하고, 그 저면을 작게 형성하는 것에 의해, 동일한 효과를 얻을 수 있다. 상기 실시형태와 마찬가지로, 특히, 주상 실리콘층(113) 상의 제 1 콘택트홀(181) 저면의 치수가 주상 실리콘층(113)의 상부측벽에 형성되는 제 1 절연막 사이드월(134)의 외주보다 작은 경우, 즉 제 1 콘택트층(173) 저면의 기판(110)에 대한 투영면이, 제 1 절연막 사이드월(134)의 기판(110)에 대한 투영형상의 외주 내에 위치하는 경우에는, 제 1 콘택트홀(181)의 저면은 콘택트 스톱퍼막(135)의 상면 중 평탄한 부분에 형성된다. 따라서, 제 1 콘택트층(173)과 게이트 전극(141a)의 합선은 억제된다. 주상 실리콘층(113) 상의 제 1 콘택트홀(181)은 평판형 실리콘층(112)의 소스 확산층(200) 상의 제 2 콘택트홀(183)보다 얕기 때문에, 깊은 콘택트에 비해 작은 제 1 콘택트홀을 패터닝하는 것은 쉽다. 이때, 콘택트층간막(126)을 가능한 얇게 형성하면 더욱 작은 콘택트층을 패터닝할 수 있다.
여기서, 상술한 바와 같이, 주상 실리콘층(113) 상의 제 1 콘택트층(173)은 평판형 실리콘층(112)의 소스 확산층(200) 상의 제 2 콘택트층(174)에 비해 얕기 때문에 형성이 쉽다. 따라서, 치수가 작아도 안정된 콘택트 저항을 얻을 수 있다. 한편, 평판형 실리콘층(112)의 소스 확산층(200) 상의 제 2 콘택트층(174)은 주상 실리콘층(113) 상의 제 1 콘택트층(173)보다 깊다. 따라서, 제 2 콘택트층(174)을 테이퍼 형상으로 형성한 경우에는, 제 2 콘택트층(174)의 저부가 작아진다. 따라서, 제 2 콘택트층(174)은 고저항이 되고, 콘택트 저항의 편차가 커지는 문제가 발생하기 쉽다. 따라서, 평판형 실리콘층(112) 상의 제 2 콘택트홀(183)을 그 측면이 기판(110)에 거의 수직 되도록 형성하는 것이 바람직하다. 이에 의해, 제 2 콘택트홀(183) 저면의 면적이 유지된다. 나아가, 주상 실리콘층(113) 상의 제 1 콘택트홀(181)의 저면을 작게 형성한다. 이와 같은 구성에 의해, 주상 실리콘층(113) 상의 제 1 콘택트층(173)과 게이트 배선(141a) 및 게이트 배선(141b)의 합선을 억제함과 함께, 평판형 실리콘층(112)의 소스 확산층(200) 상의 제 2 콘택트층에 대해 안정되고 저저항인 콘택트 저항을 얻을 수 있다.
또한, 제 1 절연막 사이드월(134)이 산화막으로 형성된 경우에는, 주상 실리콘층(113) 상의 제 1 콘택트층(173)과 게이트 전극(141a)의 합선뿐만 아니라, 주상 실리콘층(113) 측벽의 에칭을 억제할 수 있다. 제 1 절연막 사이드월(134)이 질화막으로 형성된 경우에는, 주상 실리콘층(113) 상부측벽으로부터의 에칭이 커지는 경우가 있다. 한편, 제 1 절연막 사이드월(134)이 산화막으로 형성된 경우에는, 질화막인 콘택트 스톱퍼막(135)의 에칭 때 산화막과 선택비가 높은 조건을 이용하는 것에 의해, 주상 실리콘층(113) 상부측벽부에 있어서의 과잉 에칭을 억제할 수 있다.
상기 실시형태에 있어서는, 콘택트층간막(126)으로서 산화막, 콘택트 스톱퍼막(135)으로서 질화막을 예로 제시하였지만, 콘택트층간막(126)은 Low-k막 등의 다른 절연막으로 구성해도 좋다. 그 경우, 콘택트 스톱퍼막(135)은 Low-k막 등의 콘택트 스톱퍼막(135)을 구성하는 절연막에 대해 에칭의 선택비를 확보할 수 있는 기타 절연막이어도 좋다.
또한, 상기 실시형태에 있어서는, 기판(110) 상에 평판형 반도체층(112)이 형성되어 있었지만, SOI 기판 등의 기판 상에 절연막이 형성된 기판을 이용하여, 기판 상의 절연막 상에 평판형 반도체층이 형성되는 구성으로 하는 등의 기판 상에 형성된 다른 층을 개재한 기판의 상방에, 평판형 반도체층이 형성되는 구성으로 할 수 있음은, 당업자에게 있어서 자명하다.
상기 실시형태에 있어서는, 부재의 재료 및 형상 등도 임의이고, 기타의 구체적인 세부구조 등에 대해서도 적절히 변경 가능하다.
하나 또는 그 이상의 바람직한 실시형태를 참조하여, 본 출원의 본질을 설명 및 예시하였으나, 여기에 개시된 본질을 벗어나지 않고, 상기 바람직한 실시형태는 배치 및 세부에 있어서 수정 가능한 것은 명백하다. 또한, 여기에 개시된 주제의 범위 및 사상을 벗어나지 않고, 본원은 그러한 수정 및 변경을 모두를 포함하는 것으로서 해석되어야 하는 것은, 당업자에게 있어서 자명하다.
110 실리콘 기판
112 평판형 실리콘층(planar silicon layer)
113 주상 실리콘층(columnar silicon layer)
120 충전 산화막(filler oxide film)
121 패드 산화막
123 희생 산화막
124 게이트 절연막
125 제 1 산화막
126 콘택트층간막
130 제 1 질화막
131a 제 2 질화막
131 제 3 절연막 사이드월
132 제 3 절연막
133 제 2 절연막 사이드월
134 제 1 절연막 사이드월(산화막)
135 콘택트 스톱퍼막
135a 주상 반도체층의 상면 및 측면에 형성된 콘택트 스톱퍼막의 기판에 대한 투영형상의 외주
140 제 1 비정질 실리콘막
141 제 2 비정질 실리콘막(게이트 도전막)
141a 게이트 전극
141b 게이트 배선
150, 160, 301 레지스트 패턴
151∼153 금속과 실리콘 화합물층
161 반사 방지막(BARC)
170 금속막
171 배리어 메탈층
172 제 3 콘택트층
173 제 1 콘택트층
174 제 2 콘택트층
175 배리어 메탈층
176 금속층
177∼179 제 1층 배선
180 제 1 패턴
181 주상 실리콘층상 콘택트홀(제 1 콘택트홀)
181a 제 1 콘택트 저면의 상기 기판에 대한 투영면
182 제 2 패턴
183 평판형 실리콘층 상의 콘택트홀(제 2 콘택트홀)
184 게이트 배선 상의 콘택트홀(제 3 콘택트홀)
200 소스 확산층
201 드레인 확산층
303 제 1 절연막
303a, 303b, 306 절연막
305 제 4 산화막
307 오프셋 스페이서
309 보디

Claims (12)

  1. 기판과 당해 기판의 상방에 형성된 평판형 반도체층과, 당해 평판형 반도체층 상에 형성된 주상 반도체층을 구비하는 구조체를 준비하는 공정과,
    상기 주상 반도체층의 하부와 상기 평판형 반도체층에 제 1 소스/드레인 영역을 형성하는 공정과,
    상기 주상 반도체층 주위에 게이트 절연막을 형성하는 공정과,
    당해 게이트 절연막 상에 당해 주상 반도체층을 둘러싸도록 게이트 전극을 형성하는 공정과,
    상기 주상 반도체층의 상부에 제 2 드레인/소스 영역을 형성하는 제 2 드레인/소스 영역 형성공정과,
    당해 제 2 드레인/소스 영역 형성공정의 결과물 상에 콘택트 스톱퍼막을 형성하는 콘택트 스톱퍼막 형성공정과,
    당해 콘택트 스톱퍼막 형성공정의 결과물을 메우도록, 당해 콘택트 스톱퍼막 상에 콘택트층간막을 형성하는 공정과,
    상기 제 2 드레인/소스 영역 상에 제 1 콘택트층을 형성하는 콘택트층 형성공정을 포함하고,
    상기 콘택트층 형성공정은,
    상기 콘택트층간막 상에 상기 제 1 콘택트층의 형성 예정 영역에 대응하는 제 1 패턴을 형성하는 패턴 형성공정과,
    당해 제 1 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 1 콘택트층용 제 1 콘택트홀을 형성하는 콘택트홀 형성공정과,
    상기 제 1 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 콘택트 스톱퍼막 제거공정을 포함하고,
    상기 제 1 콘택트홀 저면의 상기 기판에 대한 투영면은, 상기 주상 반도체층의 상면 및 상기 주상 반도체층의 상부측면에 형성된 상기 콘택트 스톱퍼막의 상기 기판에 대한 투영형상의 외주 내에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 콘택트층 형성공정은, 상기 제 1 소스/드레인 영역 상에 제 2 콘택트층을 형성하는 공정을 더 포함하고,
    상기 제 2 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 상기 제 2 콘택트층의 형성 예정 영역에 대응하는 제 2 패턴을 형성하는 공정과, 당해 제 2 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 2 콘택트층용 제 2 콘택트홀을 형성하는 공정과, 상기 제 2 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 공정을 포함하고,
    상기 제 2 콘택트홀은, 상기 제 2 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고,
    상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 콘택트층 형성공정은, 상기 제 1 소스/드레인 영역 상에 제 2 콘택트층을 형성하는 공정과, 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 제 3 콘택트층을 형성하는 공정을 더 포함하고,
    상기 제 2 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 상기 제 2 콘택트층의 형성 예정 영역에 대응하는 제 2 패턴을 형성하는 공정과, 상기 제 2 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 2 콘택트층용 제 2 콘택트홀을 형성하는 공정과, 상기 제 2 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 공정을 포함하고,
    상기 제 3 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 상기 제 3 콘택트층의 형성 예정 영역에 대응하는 제 3 패턴을 형성하는 공정과, 상기 제 3 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 3 콘택트층용 제 3 콘택트홀을 형성하는 공정과, 상기 제 3 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 공정을 포함하고,
    상기 제 2 콘택트홀은, 상기 제 2 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고,
    상기 제 3 콘택트홀은, 상기 제 3 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고,
    상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성되는 것을 특징으로 하는 반도체제조 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 콘택트층 형성공정은, 상기 제 1 소스/드레인 영역 상에 제 2 콘택트층을 형성하는 공정과, 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 제 3 콘택트층을 형성하는 공정을 더 포함하고,
    상기 제 2 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 상기 제 2 콘택트층의 형성 예정 영역에 대응하는 제 2 패턴을 형성하는 공정과, 상기 제 2 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 2 콘택트층용 제 2 콘택트홀을 형성하는 공정과, 상기 제 2 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 공정을 포함하고,
    상기 제 3 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 상기 제 3 콘택트층의 형성 예정 영역에 대응하는 제 3 패턴을 형성하는 공정과, 상기 제 3 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 3 콘택트층용 제 3 콘택트홀을 형성하는 공정과, 상기 제 3 콘택트홀의 저부에 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하는 공정을 포함하고,
    상기 제 2 콘택트홀은, 상기 제 2 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고,
    상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성되고,
    상기 제 3 콘택트홀은, 상기 제 3 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성되는 것을 특징으로 하는 반도체제조 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 콘택트층 형성공정은, 상기 제 1 소스/드레인 영역 상에 제 2 콘택트층을 형성하는 공정을 더 포함하고,
    상기 제 2 콘택트층을 형성하는 공정은, 상기 콘택트층간막 상에 제 2 레지스트를 도포하고, 리소그래피를 이용하여 당해 제 2 레지스트를 패터닝하는 것에 의해, 상기 제 2 콘택트층의 형성 예정 영역에 대응하는 제 2 패턴을 형성하는 공정과, 당해 제 2 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 2 콘택트층용 제 2 콘택트홀을 형성하는 공정을 포함하고,
    상기 콘택트층 형성공정에서는, 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 제 3 콘택트층이 더 형성되고,
    상기 패턴 형성공정에서는, 상기 콘택트층간막 상에 제 1 레지스트를 도포하고, 리소그래피를 이용하여 당해 제 1 레지스트를 패터닝하는 것에 의해, 상기 제 1 패턴이, 상기 제 1 콘택트층의 형성 예정 영역 및 상기 제 3 콘택트층의 형성 예정 영역에 대응되도록 형성되고,
    상기 콘택트홀 형성공정에서는, 상기 제 1 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 1 콘택트홀 및 상기 제 3 콘택트층용 제 3 콘택트홀이 형성되고,
    상기 콘택트 스톱퍼막 제거공정은, 상기 제 1 콘택트홀과 상기 제 2 콘택트홀과 상기 제 3 콘택트홀이 형성된 후에 진행되고,
    당해 콘택트 스톱퍼막 제거공정에서는, 상기 제 1 콘택트홀과 상기 제 2 콘택트홀과 상기 제 3 콘택트홀의 저부에 각각 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하고,
    상기 제 2 콘택트홀은, 상기 제 2 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고,
    상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성되고,
    상기 제 3 콘택트홀은, 상기 제 3 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성되는 것을 특징으로 하는 반도체제조 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 콘택트층 형성공정은, 상기 제 1 소스/드레인 영역 상에 제 2 콘택트층을 형성함과 함께, 상기 게이트 전극으로부터 연장되는 게이트 배선 상에 제 3 콘택트층을 형성하는 제 2 및 제 3 콘택트층 형성공정을 더 포함하고,
    상기 제 2 및 제 3 콘택트층 형성공정은, 상기 콘택트층간막 상에 제 2 레지스트를 도포하고, 리소그래피를 이용하여 당해 제 2 레지스트를 패터닝하는 것에 의해, 상기 제 2 콘택트층의 형성 예정 영역 및 상기 제 3 콘택트층의 형성 예정 영역에 대응하는 제 2 패턴을 형성하는 공정과, 상기 제 2 패턴을 이용하여 상기 콘택트층간막을 상기 콘택트 스톱퍼막까지 에칭하는 것에 의해, 상기 제 2 콘택트층용 제 2 콘택트홀 및 상기 제 3 콘택트층용 제 3 콘택트홀을 형성하는 공정을 포함하고,
    상기 패턴 형성공정에서는, 상기 콘택트층간막 상에 제 1 레지스트를 도포하고, 리소그래피를 이용하여 당해 제 1 레지스트를 패터닝하는 것에 의해, 상기 제 1 콘택트층의 형성 예정 영역에 대응하는 상기 제 1 패턴을 형성하고,
    상기 콘택트 스톱퍼막 제거공정은, 상기 제 1 콘택트홀과 상기 제 2 콘택트홀과 상기 제 3 콘택트홀이 형성된 후에 진행되고,
    당해 콘택트 스톱퍼막 제거공정에서는, 상기 제 1 콘택트홀과 상기 제 2 콘택트홀과 상기 제 3 콘택트홀의 저부에 각각 잔존하는 상기 콘택트 스톱퍼막을 에칭에 의해 제거하고,
    상기 제 2 콘택트홀은, 상기 제 2 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고,
    상기 제 3 콘택트홀은, 상기 제 3 콘택트홀의 측면이 상기 기판에 거의 수직 되도록 형성되고,
    상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 2 콘택트홀의 측면 경사의 평균보다 커지도록 형성되고,
    상기 제 1 콘택트홀은, 상기 제 1 콘택트홀의 측면 경사의 평균이, 상기 제 3 콘택트홀의 측면 경사의 평균보다 커지도록 형성되는 것을 특징으로 하는 반도체제조 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 주상 반도체층의 상부측면에 사이드월형상으로 산화막을 형성하는 산화막 형성공정을 더 포함하고,
    상기 콘택트 스톱퍼막 형성공정에서는, 상기 콘택트 스톱퍼막이 상기 산화막 형성공정 후에 형성되고,
    당해 콘택트 스톱퍼막이 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 기판과,
    상기 기판 상에 형성된 평판형 반도체층과,
    상기 평판형 반도체층 상에 형성된 주상 반도체층과,
    상기 주상 반도체층의 저부에 형성된 제 1 소스/드레인 영역과,
    상기 주상 반도체층의 상부에 형성된 제 2 드레인/소스 영역과,
    상기 주상 반도체층 주위에 형성된 게이트 절연막과,
    당해 게이트 절연막 상에 당해 주상 반도체층을 둘러싸도록 형성된 게이트 전극과,
    상기 제 2 드레인/소스 영역 상에 형성된 제 1 콘택트층과,
    상기 제 1 소스/드레인 영역 상에 형성된 제 2 콘택트층과,
    상기 게이트 전극으로부터 연장되는 게이트 배선 상에 형성된 제 3 콘택트층을 구비하고,
    상기 제 2 콘택트층의 측면이 상기 기판에 거의 수직 되고,
    상기 제 1 콘택트층의 측면 경사의 평균이, 상기 제 2 콘택트층의 측면 경사의 평균보다 큰 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제 3 콘택트층의 측면 경사의 평균이, 상기 제 2 콘택트층의 측면 경사의 평균보다 큰 것을 특징으로 하는 반도체 장치.
  10. 제 8항에 있어서,
    상기 제 3 콘택트층의 측면이 상기 기판에 거의 수직임과 함께,
    상기 제 1 콘택트층의 측면 경사의 평균이, 상기 제 3 콘택트층의 측면 경사의 평균보다 큰 것을 특징으로 하는 반도체 장치.
  11. 기판과,
    상기 기판의 상방에 형성된 주상 반도체층과,
    상기 주상 반도체층의 저부에 형성된 제 1 소스/드레인 영역과,
    상기 주상 반도체층의 상부에 형성된 제 2 드레인/소스 영역과,
    상기 주상 반도체층 주위에 형성된 게이트 절연막과,
    당해 게이트 절연막 상에 당해 주상 반도체층을 둘러싸도록 형성된 게이트 전극과,
    상기 제 2 드레인/소스 영역 상에 형성된 제 1 콘택트층과,
    상기 제 1 소스/드레인 영역 상에 형성된 제 2 콘택트층과,
    상기 게이트 전극으로부터 연장되는 게이트 배선 상에 형성된 제 3 콘택트층과,
    상기 주상 반도체층의 상부측면에 형성된 제 1 절연막 사이드월을 구비하고,
    상기 제 1 콘택트층 저면의 상기 기판에 대한 투영면이, 상기 제 1 절연막 사이드월의 상기 기판에 대한 투영형상의 외주 내에 위치하고 있는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제 1 절연막 사이드월 상에 형성된 콘택트 스톱퍼막을 더 포함하고,
    상기 제 1 절연막 사이드월은 실리콘 산화막이고,
    상기 콘택트 스톱퍼막이 실리콘 질화막인 것을 특징으로 하는 반도체 장치.
KR1020100079574A 2009-08-18 2010-08-18 반도체 장치 및 그 제조 방법 KR101191063B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-189262 2009-08-18
JP2009189262A JP5323610B2 (ja) 2009-08-18 2009-08-18 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
KR20110018848A true KR20110018848A (ko) 2011-02-24
KR101191063B1 KR101191063B1 (ko) 2012-10-16

Family

ID=42985451

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100079574A KR101191063B1 (ko) 2009-08-18 2010-08-18 반도체 장치 및 그 제조 방법

Country Status (7)

Country Link
US (2) US8466512B2 (ko)
EP (1) EP2287895A1 (ko)
JP (1) JP5323610B2 (ko)
KR (1) KR101191063B1 (ko)
CN (1) CN101996942B (ko)
SG (2) SG188153A1 (ko)
TW (1) TWI415196B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190016639A (ko) * 2017-08-08 2019-02-19 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 디스플레이 장치 및 이의 제조 방법

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8664063B2 (en) * 2011-12-13 2014-03-04 Unisantis Electronics Singapore Pte. Ltd. Method of producing a semiconductor device and semiconductor device
WO2013088520A1 (ja) * 2011-12-13 2013-06-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US8697511B2 (en) * 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8877578B2 (en) * 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
JP6185062B2 (ja) * 2012-07-25 2017-08-23 パワー・インテグレーションズ・インコーポレーテッド テーパ付けされた酸化物の堆積／エッチング
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8802565B2 (en) 2012-09-10 2014-08-12 International Business Machines Corporation Semiconductor plural gate lengths
US8829619B2 (en) 2012-10-09 2014-09-09 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
JP5604019B2 (ja) * 2012-10-09 2014-10-08 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2014073103A1 (ja) * 2012-11-12 2014-05-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2014073104A1 (ja) * 2012-11-12 2014-05-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US9000513B2 (en) 2012-11-12 2015-04-07 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device and semiconductor device with surrounding gate transistor
US9190484B2 (en) * 2013-01-18 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9041095B2 (en) * 2013-01-24 2015-05-26 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
JP5646116B1 (ja) * 2013-01-24 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5740535B1 (ja) * 2013-07-19 2015-06-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5779739B1 (ja) 2014-02-18 2015-09-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
WO2015125205A1 (ja) * 2014-02-18 2015-08-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5819570B1 (ja) 2014-03-03 2015-11-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5838529B1 (ja) 2014-03-05 2016-01-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5838530B1 (ja) * 2014-03-05 2016-01-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
FR3022071A1 (fr) * 2014-06-05 2015-12-11 St Microelectronics Crolles 2 Procede de realisation de contacts de tailles differentes dans un circuit integre et circuit integre correspondant
US9318447B2 (en) * 2014-07-18 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of forming vertical structure
JP5903139B2 (ja) * 2014-08-22 2016-04-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9853163B2 (en) 2015-09-30 2017-12-26 Stmicroelectronics, Inc. Gate all around vacuum channel transistor
JP6114425B2 (ja) * 2016-03-11 2017-04-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
KR102472673B1 (ko) * 2016-03-21 2022-11-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9793395B1 (en) * 2016-10-06 2017-10-17 International Business Machines Corporation Vertical vacuum channel transistor
US9991267B1 (en) * 2017-01-25 2018-06-05 International Business Machines Corporation Forming eDRAM unit cell with VFET and via capacitance
US10297507B2 (en) 2017-10-17 2019-05-21 International Business Machines Corporation Self-aligned vertical field-effect transistor with epitaxially grown bottom and top source drain regions
JP6405026B2 (ja) * 2017-11-07 2018-10-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US10586864B2 (en) 2018-08-05 2020-03-10 International Business Machines Corporation Vertical transistor with one-dimensional edge contacts
US10593798B2 (en) * 2018-08-05 2020-03-17 International Business Machines Corporation Vertical transistor with one atomic layer gate length
US11688775B2 (en) * 2018-08-13 2023-06-27 International Business Machines Corporation Method of forming first and second contacts self-aligned top source/drain region of a vertical field-effect transistor
US11742400B2 (en) * 2018-08-14 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with deep contact structure
KR20210085573A (ko) * 2019-12-30 2021-07-08 에스케이하이닉스 주식회사 저항 변화층을 구비하는 3차원 구조의 비휘발성 메모리 장치

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3057661B2 (ja) 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
US5258635A (en) * 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
US5087581A (en) * 1990-10-31 1992-02-11 Texas Instruments Incorporated Method of forming vertical FET device with low gate to source overlap capacitance
JP3371708B2 (ja) * 1996-08-22 2003-01-27 ソニー株式会社 縦型電界効果トランジスタの製造方法
DE19746901C2 (de) * 1997-10-23 1999-08-12 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
JP4074014B2 (ja) * 1998-10-27 2008-04-09 株式会社東芝 半導体装置及びその製造方法
JP4807894B2 (ja) * 1999-05-31 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
KR100401130B1 (ko) * 2001-03-28 2003-10-10 한국전자통신연구원 수직형 채널을 가지는 초미세 ｍｏｓ 트랜지스터 제조방법
US6461900B1 (en) * 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
JP2004349291A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置およびその製造方法
US7223693B2 (en) 2003-12-12 2007-05-29 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same
KR100537103B1 (ko) 2003-12-27 2005-12-16 동부아남반도체 주식회사 수직형 트랜지스터의 제조방법
US7348243B2 (en) 2003-12-27 2008-03-25 Dongbu Electronics Co., Ltd. Semiconductor device and method for fabricating the same
JP5017795B2 (ja) * 2005-04-13 2012-09-05 日本電気株式会社 電界効果トランジスタの製造方法
JP5217157B2 (ja) 2006-12-04 2013-06-19 日本電気株式会社 電界効果トランジスタおよびその製造方法
JP5130596B2 (ja) * 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
JP2008300623A (ja) * 2007-05-31 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法、並びに、データ処理システム
JP2009065024A (ja) * 2007-09-07 2009-03-26 Elpida Memory Inc 半導体装置及びその製造方法
JP2009081163A (ja) * 2007-09-25 2009-04-16 Elpida Memory Inc 半導体装置およびその製造方法
JP5614915B2 (ja) * 2007-09-27 2014-10-29 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、半導体装置の製造方法並びにデータ処理システム
JP2009088134A (ja) * 2007-09-28 2009-04-23 Elpida Memory Inc 半導体装置、半導体装置の製造方法並びにデータ処理システム
MY162269A (en) * 2007-11-22 2017-05-31 Mimos Berhad Contact etch for ams products
JP2009164589A (ja) * 2007-12-12 2009-07-23 Elpida Memory Inc 半導体装置及びその製造方法
JP4316659B2 (ja) * 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2009095997A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
JP2010245196A (ja) * 2009-04-02 2010-10-28 Elpida Memory Inc 半導体装置およびその製造方法
JP2010272679A (ja) * 2009-05-21 2010-12-02 Elpida Memory Inc 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190016639A (ko) * 2017-08-08 2019-02-19 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 디스플레이 장치 및 이의 제조 방법
US11152400B2 (en) 2017-08-08 2021-10-19 Samsung Display Co., Ltd. Thin film transistor array substrate, display apparatus, and method of manufacturing thin film transistor array substrate

Also Published As

Publication number Publication date
US20130095625A1 (en) 2013-04-18
JP2011040682A (ja) 2011-02-24
US8563379B2 (en) 2013-10-22
SG188153A1 (en) 2013-03-28
TW201108331A (en) 2011-03-01
TWI415196B (zh) 2013-11-11
US20110042740A1 (en) 2011-02-24
KR101191063B1 (ko) 2012-10-16
JP5323610B2 (ja) 2013-10-23
CN101996942A (zh) 2011-03-30
EP2287895A1 (en) 2011-02-23
SG169292A1 (en) 2011-03-30
CN101996942B (zh) 2013-05-22
US8466512B2 (en) 2013-06-18

Similar Documents

Publication Publication Date Title
KR101191063B1 (ko) 반도체 장치 및 그 제조 방법
JP4577592B2 (ja) 半導体装置の製造方法
JP6002310B2 (ja) 半導体装置の製造方法
JP5622335B2 (ja) 半導体装置の製造方法
WO2009102062A1 (ja) 半導体装置及びその製造方法
JP6014726B2 (ja) 半導体装置及びその製造方法
WO2009102060A1 (ja) 半導体装置とその製造方法
CN116153782A (zh) 半导体器件及其制造方法
JP2014013922A (ja) 半導体装置及びその製造方法
JP5945873B2 (ja) 半導体装置とその製造方法
JP5704580B2 (ja) 半導体装置とその製造方法
JP5779702B2 (ja) 半導体装置及びその製造方法
JP5356260B2 (ja) 半導体装置及びその製造方法
US20130234288A1 (en) Trench Structure for an MIM Capacitor and Method for Manufacturing the Same
JP5340180B2 (ja) 半導体装置とその製造方法
JP5356258B2 (ja) 半導体装置の製造方法
KR20090001210A (ko) 반도체 소자의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151002

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 7