CN116153782A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，应用于半导体领域。本发明提供了一种在现有技术的基础上且无需添加额外的工艺的双SOI衬底上，形成DSOI器件结构的方法，具体的，其通过将现有技术中形成背栅开口的步骤调整到形成栅极结构的步骤之前，然后，再利用在形成栅极结构过程中沉积的栅极材料层会同时填满已形成的背栅开口，从而在经过后续刻蚀步骤和导电插塞填充步骤之后，使通过背栅开口形成的导电插塞中不仅包含导电材料，其还包含栅极材料，从而在沉积层间介质层之后，并在CT刻蚀工艺形成导电插塞时，避免了DSOI结构中因双SOI衬底厚度较厚而导致的极端台阶差引发的工艺风险。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
绝缘体上硅(SOI,Silicon on Insulator)材料在顶层硅膜和衬底之间有一层绝缘层(通常为二氧化硅)作为隔离。采用该材料的集成电路工艺将MOS(金属氧化物半导体场效应管)等器件做在顶层硅膜上，是一种全介质隔离技术。该技术彻底消除了传统体硅工艺的闩锁效应；具有寄生电容小、速度快、功耗低、集成度高等优点。但是由于电中性体区的存在和全介质隔离结构影响，当MOS器件处于体悬浮状态工作时，载流子碰撞电离产生的电子空穴对，空穴会流向体区并积累在体区，使体区电位升高。由此带来一系列的寄生效应，如“Kink”效应(翘曲效应)、单管闩锁效应及记忆效应等，影响MOS管的特性和集成电路性能。为了解决体悬浮效应，通常要把体区引出接源区或接地，形成体区电荷的卸放通路。
而Double Silicon On Insulator(DSOI)是在Silicon On Insulator(SOI)基础上增加二氧化硅层(SiO2)和单晶硅层(Si)而形成,既具备了SOI结构优秀的抗单粒子效应能力，又增加了利用中间硅层引出背栅端，对不同的器件施加不同的背偏电压调制的优点。DSOI结构在抗辐射,抑制电路-传感器串扰以及节省芯片面积方面均较普通体硅工艺和SOI工艺有较大的改进，工业界已经有较多应用。
图1为典型的DSOI结构背栅调制器件的示意图，其中BW1和BW2为不同背栅开口，由开口引出到背栅，外加不同电位对器件进行分别调制。由示意图可以看出，此工艺存在的一个重大风险点在于，在接触孔蚀刻时，最高处与最低处的台阶差接近
Figure BDA0003364710810000011
(栅极结构350顶面上的导电插塞270的底部到BW2中形成的导电插塞270底部的距离差)，而在层间介质层(ILD)260中刻蚀接触孔CT的时候，通常最深可在层间介质层(ILD)260中形成深度为
Figure BDA0003364710810000012
的CT，因此，在DSOI衬底上形成器件的多个CT时，就需要如图1所示的既要确保最深处BW2中的接触孔CT蚀刻干净，又要保证最浅处栅极结构350顶面上的接触孔CT不会过蚀刻，即，CT蚀刻之容错空间非常小，工艺存在重大隐患。
针对问题，业界目前并无较好解决方案，通常是人为调大接触孔CT的尺寸CD并对接触孔CT的刻蚀工艺进行极限化调试，以尽量满足需求，但实际来看，效果并不好。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，以提出一种在现有技术的基础上且无需添加额外的工艺双SOI衬底上，形成DSOI器件结构的方法，以解决DSOI器件结构中因双SOI衬底而导致形成的接触孔的蚀刻容错空间小的问题。
为解决上述技术问题，本发明提供一种半导体器件的制造方法，所述制造方法包括：
提供一具有栅极区域和背栅区域的双SOI衬底，所述双SOI衬底具有自下至上依次堆叠的底部半导体层、第一绝缘埋层、中部半导体层、第二绝缘埋层和顶部半导体层；
对所述双SOI衬底中的顶部半导体层和中部半导体层进行刻蚀和填充，以在所述栅极区域和所述背栅区域的剩余的双SOI衬底中分别形成一浅沟槽隔离结构；
对所述背栅区域对应的双SOI衬底进行刻蚀工艺，以在所述背栅区域的双SOI衬底中形成一底部暴露出剩余部分的中部半导体层的第一背栅开口和一底部暴露出剩余部分的底部半导体层的第二背栅开口；
形成栅极材料层，所述栅极材料层覆盖在栅极区域的剩余的顶部半导体层的表面上和背栅区域的剩余的浅沟槽隔离结构的表面上，并同时至少填满背栅区域中形成的所述第一背栅开口和所述第二背栅开口；
对所述栅极材料层进行刻蚀工艺，以在所述栅极区域中形成栅极堆叠结构，同时选择性的去除填充在所述第一背栅开口和所述第二背栅开口中的部分厚度的栅极材料层；
在所述栅极堆叠结构的表面上以及所述第一背栅开口和第二背栅开口中剩余的栅极材料层的表面上形成导电插塞。
进一步的，所述底部半导体层、中部半导体层和顶部半导体层的材料可以包括硅，所述第一绝缘埋层和所述第二绝缘埋层的材料可以包括二氧化硅。
进一步的，对所述双SOI衬底中的顶部半导体层和中部半导体层进行刻蚀和填充，以在所述栅极区域和所述背栅区域的剩余的双SOI衬底中分别形成一浅沟槽隔离结构的步骤，可以包括：
在所述双SOI衬底的表面上依次形成垫氧化层、氮化硅层和第一光刻胶层；
以所述第一光刻胶层为掩模，对所述氮化硅层、垫氧化层和顶部半导体层进行第一次刻蚀，以保留覆盖在所述栅极区域中的部分顶部半导体层，同时去除覆盖在所述背栅区域中的所有顶部半导体层；
对所述第二绝缘埋层和中部半导体层进行第二次刻蚀，以在所述栅极区域和所述背栅区域的剩余的双SOI衬底中分别形成一底部暴露出部分所述第一绝缘埋层的浅沟槽；
在所述浅沟槽中填充绝缘隔离介质层，以形成所述浅沟槽隔离结构，且所述绝缘隔离介质层延伸覆盖在第一次刻蚀后暴露出的第二绝缘埋层的表面上。
进一步的，对所述背栅区域对应的双SOI衬底进行刻蚀工艺，以在所述背栅区域的双SOI衬底中形成一底部暴露出剩余部分的中部半导体层的第一背栅开口和一底部暴露出剩余部分的底部半导体层的第二背栅开口的步骤，可以包括：
在所述浅沟槽隔离结构的表面上和第一次刻蚀后覆盖在所述栅极区域中的部分顶部半导体层的表面上形成第二光刻胶层；
以所述第二光刻胶层为掩模，对所述背栅区域中的所述绝缘隔离介质层以及位于其下的第二绝缘埋层进行刻蚀，以形成所述第一背栅开口；
在所述形成有所述第一背栅开口的双SOI衬底的表面上形成第三光刻胶层，并以所述第三光刻胶层为掩模，对所述背栅区域中形成的浅沟槽隔离结构和第一绝缘埋层进行刻蚀，以形成所述第二背栅开口。
进一步的，在所述栅极区域中形成栅极堆叠结构的刻蚀工艺可以为干法刻蚀或可以为湿法刻蚀。
进一步的，所述栅极材料层可以包括掺杂后的多晶硅材料，所述多晶硅材料的掺杂离子类型可以为N型离子。
进一步的，在形成所述栅极堆叠结构之后，且在形成所述导电插塞之前，所述方法还可以包括：
在所述栅极区域的双SOI衬底的表面上沉积侧墙材料层，并对所述侧墙材料层进行刻蚀工艺，以在所述栅极堆叠结构的侧壁上形成侧墙。
进一步的，在所述栅极堆叠结构的表面上以及所述第一背栅开口和第二背栅开口中剩余的栅极材料层的表面上形成导电插塞的步骤，可以包括：
在形成有所述栅极堆叠结构的双SOI衬底上沉积层间介质层，并对所述层间介质层进行刻蚀工艺，以在所述栅极堆叠结构的表面上以及所述第一背栅开口和第二背栅开口中剩余的栅极材料层的表面分别形成接触孔，所述接触孔的底部暴露出所述栅极堆叠结构的顶面、所述第一背栅开口中第二绝缘埋层的表面或者所述第二背栅开口中底部半导体层的表面；
在所述接触孔中填充导电材料，以在所述接触孔中形成导电插塞。
进一步的，在所述接触孔中形成导电插塞之前，所述半导体结构的制备方法还可以包括：
在所述接触孔中暴露出的底部表面上形成金属层；
对形成有所述金属层的双SOI衬底执行硅化工艺，以在所述接触孔中的底部形成金硅化物层。
基于如上所说的半导体器件的制造方法，本发明还提供了一种由所述制造方法制造的半导体器件。
与现有技术相比，本发明的技术方案至少具有以下有益效果之一：
本发明提供了一种在现有技术的基础上且无需添加额外的工艺的双SOI衬底上，形成DSOI器件结构的方法，具体的，其通过将现有技术中形成背栅开口的步骤调整到形成栅极结构的步骤之前，然后，再利用在形成栅极结构过程中沉积的栅极材料层会同时填满已形成的背栅开口，从而在经过后续刻蚀步骤和导电插塞填充步骤之后，使通过背栅开口形成的导电插塞中不仅包含导电材料，其还包含栅极材料，从而在沉积层间介质层之后，并在CT刻蚀工艺形成导电插塞时，避免了DSOI结构中因双SOI衬底厚度较厚而导致的极端台阶差引发的工艺风险。
附图说明
图1是现有技术中典型的DSOI结构背栅调制器件的结构示意图；
图2是本发明提供的一种半导体器件的制造方法流程图；
图3a～图3g是本发明一实施例中的一种半导体器件在制造过程中的结构示意图；
其中，附图标记如下：
100-双SOI衬底； 101-底部半导体层；
102-第一绝缘埋层； 103/103’/203’-中部半导体层；
104/104’-第二绝缘埋层； 105/105’/205’-顶部半导体层；
201-浅沟槽隔离结构； 110-垫氧化层；
120-氮化硅层； 130-第一光刻胶层；
140-第二光刻胶层； 150/150’-栅极材料层；
BW1-第一背栅开口； BW2-第二背栅开口；
250/350-栅极堆叠结构； 251-侧墙；
160-层间介质层； 170/270-导电插塞。
具体实施方式
承如背景技术所述，如图1所示，图1为典型的DSOI结构背栅调制器件的示意图，其中BW1和BW2为不同背栅开口，由开口引出到背栅，外加不同电位对器件进行分别调制。由示意图可以看出，此工艺存在的一个重大风险点在于，在接触孔蚀刻时，最高处与最低处的台阶差接近
Figure BDA0003364710810000051
(栅极结构350顶面上的导电插塞270的底部到BW2中形成的导电插塞270底部的距离差)，而在层间介质层(ILD)260中刻蚀接触孔CT的时候，通常最深可在层间介质层(ILD)260中形成深度为/>
Figure BDA0003364710810000052
的CT，因此，在DSOI衬底上形成器件的多个CT时，就需要如图1所示的既要确保最深处BW2中的接触孔CT蚀刻干净，又要保证最浅处栅极结构350顶面上的接触孔CT不会过蚀刻，即，CT蚀刻之容错空间非常小，工艺存在重大隐患。
针对问题，业界目前并无较好解决方案，通常是人为调大接触孔CT的尺寸CD并对接触孔CT的刻蚀工艺进行极限化调试，以尽量满足需求，但实际来看，效果并不好。
为此，本发明提供了一种半导体器件及其制造方法，以提出一种在现有技术的基础上且无需添加额外的工艺双SOI衬底上，形成DSOI器件结构的方法，以解决DSOI器件结构中因双SOI衬底而导致形成的接触孔的蚀刻容错空间小的问题。
参考图2，图2为本发明实施例提供的一种半导体器件的制造方法流程图。具体的，所述半导体器件的制造方法包括以下步骤：
步骤S100，提供一具有栅极区域和背栅区域的双SOI衬底，所述双SOI衬底具有自下至上依次堆叠的底部半导体层、第一绝缘埋层、中部半导体层、第二绝缘埋层和顶部半导体层。
步骤S200，对所述双SOI衬底中的顶部半导体层和中部半导体层进行刻蚀和填充，以在所述栅极区域和所述背栅区域的剩余的双SOI衬底中分别形成一浅沟槽隔离结构。
步骤S300，对所述背栅区域对应的双SOI衬底进行刻蚀工艺，以在所述背栅区域的双SOI衬底中形成一底部暴露出剩余部分的中部半导体层的第一背栅开口和一底部暴露出剩余部分的底部半导体层的第二背栅开口。
步骤S400，形成栅极材料层，所述栅极材料层覆盖在栅极区域的剩余的顶部半导体层的表面上和背栅区域的剩余的浅沟槽隔离结构的表面上，并同时至少填满背栅区域中形成的所述第一背栅开口和所述第二背栅开口。
步骤S500，对所述栅极材料层进行刻蚀工艺，以在所述栅极区域中形成栅极堆叠结构，同时选择性的去除填充在所述第一背栅开口和所述第二背栅开口中的部分厚度的栅极材料层。
步骤S600，在所述栅极堆叠结构的表面上以及所述第一背栅开口和第二背栅开口中剩余的栅极材料层的表面上形成导电插塞。
即，本发明提供了一种在现有技术的基础上且无需添加额外的工艺的双SOI衬底上，形成DSOI器件结构的方法，具体的，其通过将现有技术中形成背栅开口的步骤调整到形成栅极结构的步骤之前，然后，再利用在形成栅极结构过程中沉积的栅极材料层会同时填满已形成的背栅开口，从而在经过后续刻蚀步骤和导电插塞填充步骤之后，使通过背栅开口形成的导电插塞中不仅包含导电材料，其还包含栅极材料，从而在沉积层间介质层之后，并在CT刻蚀工艺形成导电插塞时，避免了DSOI结构中因双SOI衬底厚度较厚而导致的极端台阶差引发的工艺风险。
以下结合附图和具体实施例对本发明提出的半导体器件的制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3a～图3g为本发明一实施例中的一种半导体器件在制造过程中的结构示意图。
在步骤S100中，具体参考图3a所示，提供一具有栅极区域A和背栅区域B的双SOI衬底100，所述双SOI衬底100具有自下至上依次堆叠的底部半导体层101、第一绝缘埋层102、中部半导体层103、第二绝缘埋层104和顶部半导体层105。其中，所述双SOI衬底100用于为后续工艺生成高精度像素传感器(例如，CMOS图像传感器)提供操作的平台。示例性的，所述双SOI衬底100是由绝缘体上硅衬底SOI叠加一层绝缘埋层和一层硅层形成。并且，所述底部半导体层101、所述中部半导体层103和所述顶部半导体层105的材料均可以包括硅，而所述第一绝缘埋层102和所述第二绝缘埋层104的材料均可以包括二氧化硅。
在本实施例中，由于用于形成高精度像素传感器的0.18um 1.8V/5V DSOI工艺的衬底材料为双SOI衬底，而双SOI衬底的厚度叠加效应，导致在该双SOI衬底材料上形成器件结构的导电插塞时，其最高处(栅极结构上之接触孔)与最低处(第二背栅开口之接触孔)的台阶差接近
Figure BDA0003364710810000071
而接触孔的CT蚀刻之层间介质层ILD一般厚度仅/>
Figure BDA0003364710810000072
因此，在现有技术中，接触孔的CT蚀刻会出现最深处孔蚀刻不干净，活在最浅处孔存在过蚀刻而损伤栅极结构的问题。
在步骤S200中，参考图3b和图3c所示，对所述双SOI衬底100中的顶部半导体层105和中部半导体层103进行刻蚀和填充，以在所述栅极区域A和所述背栅区域B的剩余的双SOI衬底中分别形成一浅沟槽隔离结构201。
具体的，在本发明实施例中，其具体提供了一种对所述双SOI衬底100中的顶部半导体层105和中部半导体层103进行刻蚀和填充，以在所述栅极区域A和所述背栅区域B的剩余的双SOI衬底中分别形成一浅沟槽隔离结构201的具体实现方式，包括如下步骤：
步骤S201，具体参考图3b所示，在所述双SOI衬底100的表面上依次形成垫氧化层110、氮化硅层120和第一光刻胶层130。
步骤S202，继续参考图3b所示，以所述第一光刻胶层130为掩模，对所述氮化硅层120、垫氧化层110和顶部半导体层105进行第一次刻蚀，以保留覆盖在所述栅极区域A中的部分顶部半导体层105’，同时去除覆盖在所述背栅区域B中的所有顶部半导体层。
步骤S203，具体参考图3c所示，对所述第二绝缘埋层104和所述中部半导体层103进行第二次刻蚀，以在所述栅极区域A和所述背栅区域B的剩余的双SOI衬底100中分别形成一底部暴露出部分所述第一绝缘埋层102的浅沟槽。
步骤S204，继续参考图3c所示，在所述浅沟槽中填充绝缘隔离介质层，以形成所述浅沟槽隔离结构201，且所述绝缘隔离介质层延伸覆盖在第一次刻蚀后暴露出的第二绝缘埋层104’的表面上。
在本实施例中，可以在上述步骤S100提供的双SOI衬底100的顶面上依次形成垫氧化层110、氮化硅层120和第一光刻胶层130，然后在垫氧化层110和氮化硅层120的保护下，对所述双SOI衬底100中的顶部半导体层105进行干法或湿法刻蚀工艺，从而去除部分所述栅极区域A中的顶部半导体层以及所述背栅区域B的全部顶部半导体层，从而得到图3b所示部分顶部半导体层105’。之后，再在进行完该工艺之后的双SOI衬底100上形成再次形成光刻胶层(未图示)，以用于对所述双SOI衬底100中的第二绝缘埋层104和中部半导体层103进行刻蚀，形成如图3c所示的第二绝缘埋层104’和中部半导体层103’；最后在对形成第二绝缘埋层104’和中部半导体层103’之后的双SOI衬底100暴露出的两个浅沟槽进行绝缘隔离介质层的填充，从而形成如图3c所示的两个浅沟槽隔离结构201。
在步骤S300中，具体参考图3d所示，对所述背栅区域B对应的双SOI衬底进行刻蚀工艺，以在所述背栅区域B的双SOI衬底中形成一底部暴露出剩余部分的中部半导体层103’的第一背栅开口BW1和一底部暴露出剩余部分的底部半导体层101的第二背栅开口BW2。
在本实施例中，可以在步骤S200形成如图3c所示的结构之后，可以先在该结构的表面形成一层一定厚度的光刻胶层140，从而将栅极区域A以及未形成背栅开口的其他背栅区域保护起来，之后，再利用光刻和/或刻蚀工艺对形成有光刻胶层140的结构进行两次刻蚀工艺，从而形成所述第一背栅开口BW1和所述第二背栅开口BW2。
具体的，本发明提供了一种对所述背栅区域B对应的双SOI衬底进行刻蚀工艺，以在所述背栅区域B的双SOI衬底中形成一底部暴露出剩余部分的中部半导体层103’的第一背栅开口BW1和一底部暴露出剩余部分的底部半导体层101的第二背栅开口BW2的具体实现方式，可以包括如下步骤：
步骤S301，在所述浅沟槽隔离结构201的表面上和第一次刻蚀后覆盖在所述栅极区域A中的部分顶部半导体层105’的表面上形成第二光刻胶层(未图示)。
步骤S302，以所述第二光刻胶层140为掩模，对所述背栅区域B中的所述绝缘隔离介质层以及位于其下的第二绝缘埋层104’进行刻蚀，以形成所述第一背栅开口BW1。
步骤S303，在所述形成有所述第一背栅开口BW1的双SOI衬底的表面上形成第三光刻胶层(未图示)，并以所述第三光刻胶层为掩模，对所述背栅区域B中形成的浅沟槽隔离结构201和第一绝缘埋层BW1进行刻蚀，以形成所述第二背栅开口BW2。
可以理解的是，在本实施例中提供的附图3d中，为了简化图形，只画出了一层光刻胶层140，其实质上所述第一背栅开口BW1和所述第二背栅开口BW2是采用不同的光刻胶层进行曝光显影的，这其中包含多层膜层的沉积和去除，而该内容为现有技术，因此，本发明对此不再做具体限定。
在步骤S500中，具体参考图3e所示，形成栅极材料层150，所述栅极材料层150覆盖在栅极区域A的剩余的顶部半导体层105’的表面上和背栅区域B的剩余的浅沟槽隔离结构201的表面上，并同时至少填满背栅区域B中形成的所述第一背栅开口BW1和所述第二背栅开口BW2。其中，所述栅极材料层150包括掺杂后的多晶硅材料，所述多晶硅材料的掺杂离子类型为N型离子。
在本实施例中，通过将现有技术中形成背栅开口的步骤调整到形成栅极结构的步骤之前，然后，再利用在形成栅极结构过程中沉积的栅极材料层会同时填满已形成的背栅开口，从而在经过后续刻蚀步骤和导电插塞填充步骤之后，使通过背栅开口形成的导电插塞中不仅包含导电材料，其还包含栅极材料，从而在沉积层间介质层之后，并在CT刻蚀工艺形成导电插塞时，避免了DSOI结构中因双SOI衬底厚度较厚而导致的极端台阶差引发的工艺风险。
在步骤S600中，具体参考图3f所示，对所述栅极材料层150进行刻蚀工艺，以在所述栅极区域A中形成栅极堆叠结构250，同时选择性的去除填充在所述第一背栅开口BW1和所述第二背栅开口BW2中的部分厚度的栅极材料层150。
在本实施例中，可以利用干法刻蚀或湿法刻蚀对所述栅极材料层150进行刻蚀，从而形成栅极堆叠结构250。由于在对所述栅极材料层150进行刻蚀的时候，可以采用终点侦测方式，即，通过控制刻蚀工艺的刻蚀工艺参数，确定刻蚀去除量，然后，由于在本实施例中，第一背栅开口BW1和第二背栅开口BW2的深度较深，从而在采用终点侦测方式对栅极材料层150进行刻蚀的时候，大部分区域覆盖的栅极材料层150均被刻蚀掉了，而第一背栅开口BW1和第二背栅开口BW2的栅极材料层由于厚度较厚而被剩余下来，从而形成如图3f所示的结构。
进一步的，在形成所述栅极堆叠结构250之后，且在如下步骤S600形成所述导电插塞之前，本发明提供的半导体器件的制造方法还可以包括如下步骤：
步骤S501，在所述栅极区域A的双SOI衬底的表面上沉积侧墙材料层(未图示)，并对所述侧墙材料层进行刻蚀工艺，以在所述栅极堆叠结构250的侧壁上形成侧墙251。
在步骤S600中，参考参考图3g所示，在所述栅极堆叠结构250的表面上以及所述第一背栅开口BW1和第二背栅开口BW2中剩余的栅极材料层150’的表面上形成导电插塞170。
在本实施例中，在步骤S500形成如图3f所示的结构之后，可以在该结构的表面上沉积层间介质层160和图案化的光刻胶层(未图示)，然后，在栅极堆叠结构250、第一背栅开口BW1和第二背栅开口BW2的部分进行光刻和/或刻蚀工艺，已形成相应的接触孔，然后，在对该接触孔中填充导电材料，从而形成所述导电插塞170。由于本发明在第一背栅开口BW1和第二背栅开口BW2中形成的导电插塞170并不是直接从该开口的底部形成，而其是先沉积了一定厚度的栅极材料层150’，从而避免了DSOI结构中因双SOI衬底厚度较厚而导致的极端台阶差引发的工艺风险。
具体的，本发明还提供了一种在所述栅极堆叠结构250的表面上以及所述第一背栅开口BW1和第二背栅开口BW2中剩余的栅极材料层150’的表面上形成导电插塞170的具体实现方式，包括如下步骤：
步骤S601，在形成有所述栅极堆叠结构250的双SOI衬底上沉积层间介质层160，并对所述层间介质层160进行刻蚀工艺，以在所述栅极堆叠结构250的表面上以及所述第一背栅开口BW1和第二背栅开口BW2中剩余的栅极材料层150’的表面分别形成接触孔，所述接触孔的底部暴露出所述栅极堆叠结构250的顶面、所述第一背栅开口BW1中的中部半导体层103’的表面或者所述第二背栅开口BW2中底部半导体层101的表面。
步骤S602，在所述接触孔中填充导电材料，以在所述接触孔中形成导电插塞170。
此外，在所述接触孔中形成导电插塞170之前，本发明提供的半导体结构的制备方法还可以包括如下步骤：
步骤S601.1，在所述接触孔中暴露出的底部表面上形成金属层(未图示)。
步骤S601.2，对形成有所述金属层的双SOI衬底执行硅化工艺，以在所述接触孔中的底部形成金硅化物层(未图示)。
此外，基于如上所述半导体器件的制造方法，本发明还提供了一种半导体器件。具体形成方法参考如上所述的半导体器件的制造方法，对此不再累述。
综上所述，本发明提供了一种在现有技术的基础上且无需添加额外的工艺的双SOI衬底上，形成DSOI器件结构的方法，具体的，其通过将现有技术中形成背栅开口的步骤调整到形成栅极结构的步骤之前，然后，再利用在形成栅极结构过程中沉积的栅极材料层会同时填满已形成的背栅开口，从而在经过后续刻蚀步骤和导电插塞填充步骤之后，使通过背栅开口形成的导电插塞中不仅包含导电材料，其还包含栅极材料，从而在沉积层间介质层之后，并在CT刻蚀工艺形成导电插塞时，避免了DSOI结构中因双SOI衬底厚度较厚而导致的极端台阶差引发的工艺风险。
上述描述仅是对本发明较佳实施例的描述，并非对本发明保护范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明的保护范围。
此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离根据本发明的示例性实施例的教导的情况下，以下所讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。
为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、“下面的”、“在……上方”、“上面的”、“上层”和“下层”等，用来描述如在图中所示的一个元件或特征与其他元件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他元件或特征下方”或“在其他元件或特征之下”的元件之后将被定位为“在其他元件或特征上方”或“在其他元件或特征之上”。因而，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。
这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一具有栅极区域和背栅区域的双SOI衬底，所述双SOI衬底具有自下至上依次堆叠的底部半导体层、第一绝缘埋层、中部半导体层、第二绝缘埋层和顶部半导体层；
对所述双SOI衬底中的顶部半导体层和中部半导体层进行刻蚀和填充，以在所述栅极区域和所述背栅区域的剩余的双SOI衬底中分别形成一浅沟槽隔离结构；
对所述背栅区域对应的双SOI衬底进行刻蚀工艺，以在所述背栅区域的双SOI衬底中形成一底部暴露出剩余部分的中部半导体层的第一背栅开口和一底部暴露出剩余部分的底部半导体层的第二背栅开口；
形成栅极材料层，所述栅极材料层覆盖在栅极区域的剩余的顶部半导体层的表面上和背栅区域的剩余的浅沟槽隔离结构的表面上，并同时至少填满背栅区域中形成的所述第一背栅开口和所述第二背栅开口；
对所述栅极材料层进行刻蚀工艺，以在所述栅极区域中形成栅极堆叠结构，同时选择性的去除填充在所述第一背栅开口和所述第二背栅开口中的部分厚度的栅极材料层；
在所述栅极堆叠结构的表面上以及所述第一背栅开口和第二背栅开口中剩余的栅极材料层的表面上形成导电插塞。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述底部半导体层、中部半导体层和顶部半导体层的材料包括硅，所述第一绝缘埋层和所述第二绝缘埋层的材料包括二氧化硅。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，对所述双SOI衬底中的顶部半导体层和中部半导体层进行刻蚀和填充，以在所述栅极区域和所述背栅区域的剩余的双SOI衬底中分别形成一浅沟槽隔离结构的步骤，包括：
在所述双SOI衬底的表面上依次形成垫氧化层、氮化硅层和第一光刻胶层；
以所述第一光刻胶层为掩模，对所述氮化硅层、垫氧化层和顶部半导体层进行第一次刻蚀，以保留覆盖在所述栅极区域中的部分顶部半导体层，同时去除覆盖在所述背栅区域中的所有顶部半导体层；
对所述第二绝缘埋层和中部半导体层进行第二次刻蚀，以在所述栅极区域和所述背栅区域的剩余的双SOI衬底中分别形成一底部暴露出部分所述第一绝缘埋层的浅沟槽；
在所述浅沟槽中填充绝缘隔离介质层，以形成所述浅沟槽隔离结构，且所述绝缘隔离介质层延伸覆盖在第一次刻蚀后暴露出的第二绝缘埋层的表面上。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，对所述背栅区域对应的双SOI衬底进行刻蚀工艺，以在所述背栅区域的双SOI衬底中形成一底部暴露出剩余部分的中部半导体层的第一背栅开口和一底部暴露出剩余部分的底部半导体层的第二背栅开口的步骤，包括：
在所述浅沟槽隔离结构的表面上和第一次刻蚀后覆盖在所述栅极区域中的部分顶部半导体层的表面上形成第二光刻胶层；
以所述第二光刻胶层为掩模，对所述背栅区域中的所述绝缘隔离介质层以及位于其下的第二绝缘埋层进行刻蚀，以形成所述第一背栅开口；
在所述形成有所述第一背栅开口的双SOI衬底的表面上形成第三光刻胶层，并以所述第三光刻胶层为掩模，对所述背栅区域中形成的浅沟槽隔离结构和第一绝缘埋层进行刻蚀，以形成所述第二背栅开口。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述栅极区域中形成栅极堆叠结构的刻蚀工艺为干法刻蚀或湿法刻蚀。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述栅极材料层包括掺杂后的多晶硅材料，所述多晶硅材料的掺杂离子类型为N型离子。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述栅极堆叠结构之后，且在形成所述导电插塞之前，所述方法还包括：
在所述栅极区域的双SOI衬底的表面上沉积侧墙材料层，并对所述侧墙材料层进行刻蚀工艺，以在所述栅极堆叠结构的侧壁上形成侧墙。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述栅极堆叠结构的表面上以及所述第一背栅开口和第二背栅开口中剩余的栅极材料层的表面上形成导电插塞的步骤包括：
在形成有所述栅极堆叠结构的双SOI衬底上沉积层间介质层，并对所述层间介质层进行刻蚀工艺，以在所述栅极堆叠结构的表面上以及所述第一背栅开口和第二背栅开口中剩余的栅极材料层的表面分别形成接触孔，所述接触孔的底部暴露出所述栅极堆叠结构的顶面、所述第一背栅开口中第二绝缘埋层的表面或者所述第二背栅开口中底部半导体层的表面；
在所述接触孔中填充导电材料，以在所述接触孔中形成导电插塞。
9.如权利要求8所述的半导体结构的制备方法，其特征在于，在所述接触孔中形成导电插塞之前，所述半导体结构的制备方法还包括：
在所述接触孔中暴露出的底部表面上形成金属层；
对形成有所述金属层的双SOI衬底执行硅化工艺，以在所述接触孔中的底部形成金硅化物层。
10.一种半导体器件，其特征在于，采用权利要求1至9中任一项所述的制造方法制造而成。
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