JP6585978B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
同一の半導体基板に、センサが形成された半導体層と周辺回路が形成された半導体層とが絶縁膜を介して積層された半導体装置が知られている。
例えば、特許文献１には、ｎ型の第２の半導体層と、第２の半導体層の一主面に設けられたｐ型の半導体領域と、を備えるフォトダイオードと、第２の半導体層１５上に設けられ、トランジスタが形成された第１の半導体層と、第１の半導体層と第２の半導体層との間に設けられ、グランド電位が与えられるｐ型の第３の半導体層と、第１の半導体層と第３の半導体層との間に設けられた第１の絶縁層と、第２の半導体層と第３の半導体層との間に設けられた第２の絶縁層と、を備えた半導体装置が記載されている。
特許文献１には、ｐ型の第３の半導体層をグランド電位に固定することにより、第２の半導体層を空乏化するために第２の半導体層に高電圧を印加した場合でも、第１の半導体層には第２の半導体層に印加した高電圧は伝達しないことが記載されている。
特開２０１４−１３５４５４号公報
特許文献１に記載の半導体装置においては、エッチングやＣＶＤ等のプラズマを用いた製造工程で第３の半導体層がプラズマに曝されると、第３の半導体層と第１の絶縁層との界面付近および第３の半導体層と第２の絶縁層との界面付近にチャージされた静電荷が滞留する。これにより、第３の半導体層内部の第１の絶縁層側および第２の絶縁層側にそれぞれ反転層が形成される。ｐ型半導体で構成される第３の半導体層にｎ型の反転層が形成されると、第３の半導体層に所望の電位を印加しても、第３の半導体層の全体を当該電位に固定することができず、第３の半導体層は、電気的にフローティング状態となる。このように、特許文献１に記載の半導体装置においては、第３の半導体層の周囲にチャージされた正電荷に起因して第３の半導体層の内部に生じる反転層によって、第３の半導体層を所望の電位に固定することができないという問題がある。フローティング状態の第３の半導体層と、高電圧が印加された第２の半導体層とが容量結合を生じると、第３の半導体層には、第２の半導体層に印加された高電圧に対応する意図しない電位が与えられ、この影響により第１の半導体層に形成されたトランジスタが誤動作するおそれがある。
本発明は、上記の点に鑑みてなされたものであり、回路素子が形成された半導体層とセンサが形成された半導体層との間に絶縁体層に挟まれた中間半導体層を有する半導体装置において、該中間半導体層の周囲に正電荷がチャージされた場合でも、該中間半導体層を所望の電位に固定することができる半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様に係る半導体装置は、第１の領域および前記第１の領域に隣接する第２の領域を有するｎ型の導電型を有する第１の半導体層と、前記第１の半導体層の上に設けられた第１の絶縁体層と、前記第１の半導体層の前記第１の領域上であり且つ前記第１の絶縁体層の上に設けられたｎ型の導電型を有する中間半導体層と、前記中間半導体層の上に設けられた第２の絶縁体層と、前記第１の半導体層の前記第１の領域上であり且つ前記第２の絶縁体層の上に設けられたｐ型の導電型を有する第２の半導体層と、前記第１の半導体層の前記第２の領域に形成されたセンサと、前記中間半導体層に接続されたコンタクト電極と、前記第２の半導体層に形成された回路素子と、を含む。
本発明の第２の態様に係る半導体装置は、第１の領域および前記第１の領域に隣接する第２の領域を有する第１の半導体層と、前記第１の半導体層の上に設けられた第１の絶縁体層と、前記第１の半導体層の前記第１の領域上であり且つ前記第１の絶縁体層の上に設けられたｐ型の導電型を有する中間半導体層と、前記中間半導体層の上に設けられた第２の絶縁体層と、前記第１の半導体層の前記第１の領域上であり且つ前記第２の絶縁体層の上に設けられた第２の半導体層と、前記第１の半導体層の前記第２の領域に形成されたセンサと、前記中間半導体層に接続されたコンタクト電極と、前記第２の半導体層に形成された回路素子と、を含み、前記中間半導体層は、前記中間半導体層と前記第１の絶縁体層との界面付近に滞留する正電荷によって前記中間半導体層の前記第１の絶縁体層側に形成される第１の反転層と、前記中間半導体層と前記第２の絶縁体層との界面付近に滞留する正電荷によって前記中間半導体層の前記第２の絶縁体層側に形成され、前記第１の絶縁体層から前記第２の絶縁体層に向かう第１方向において前記第１の反転層と離隔した第２の反転層と、が形成されている。
本発明の第３の態様に係る半導体装置は、第１の領域および第１の領域に隣接する第２の領域を有する第１の半導体層と、前記第１の半導体層の上に設けられた第１の絶縁体層と、前記第１の半導体層の前記第１の領域上であり且つ前記第１の絶縁体層の上に設けられた中間半導体層と、前記中間半導体層の上に設けられた第２の絶縁体層と、前記第１の半導体層の前記第１の領域上であり且つ前記第２の絶縁体層の上に設けられた第２の半導体層と、前記第１の半導体層の前記第２の領域に形成されたセンサと、前記中間半導体層に形成されたｐ型の導電型を有する第１のコンタクト領域、および前記第１のコンタクト領域に電気的に接続されたｎ型の導電型を有する第２のコンタクト領域と、前記第１のコンタクト領域および前記第２のコンタクト領域に接続されたコンタクト電極と、前記第２の半導体層に形成された回路素子と、を含む。
本発明の第４の態様に係る半導体装置の製造方法は、第１の領域および前記第１の領域に隣接する第２の領域を有する第１の半導体層、前記第１の半導体層の上に設けられた第１の絶縁体層、前記第１の半導体層の前記第１の領域上であり且つ前記第１の絶縁体層の上に設けられた中間半導体層、前記中間半導体層の上に設けられた第２の絶縁体層および前記第１の半導体層の前記第１の領域上であり且つ前記第２の絶縁体層の上に設けられた第２の半導体層を含む半導体基板を用意する工程と、前記第２の半導体層に回路素子を形成する工程と、前記第１の半導体層の前記第２の領域にセンサを形成する工程と、前記中間半導体層にｐ型の導電型を有する第１のコンタクト領域およびｎ型の導電型を有する第２のコンタクト領域を形成する工程と、前記第１のコンタクト領域と前記第２のコンタクト領域とを電気的に接続する電極を形成する工程と、を含む。
本発明によれば、回路素子が形成された半導体層およびセンサが形成された半導体層の間に絶縁体層に挟まれた中間半導体層を有する半導体装置において、該中間半導体層の近傍に正電荷がチャージされた場合でも、該中間半導体層を所望の電位に固定することができる構造および製造方法が提供される。
本発明の実施形態に係る半導体装置の構成を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 中間半導体層をｐ型半導体で構成した場合の中間半導体層の内部の状態を示す断面図である 本発明の他の実施形態に係る半導体装置の構成を示す断面図である。 本発明の他の実施形態に係る中間半導体層の内部の状態を示す断面図である。 中間半導体層の厚さおよび中間半導体層に印加する電圧を変化させたときの中間半導体層を流れる電流の値をプロットしたグラフである。 本発明の他の実施形態に係る半導体装置の主要部を示す平面図である。 図９Ａにおける９Ｂ−９Ｂ線に沿った断面図である。 図９Ａにおける９Ｃ−９Ｃ線に沿った断面図である。 図９Ａにおける９Ｄ−９Ｄ線に沿った断面図である。
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
［第１の実施形態］
図１は、本発明の実施形態に係る半導体装置１００の構成を示す断面図である。半導体装置１００は、ｎ型半導体で構成される第１の半導体層１０、第１の絶縁体層２０、ｎ型半導体で構成される中間半導体層３０、第２の絶縁体層４０およびｐ型半導体で構成される第２の半導体層５０を、この順序で積層したDouble−SOI（Double-Silicon On Insulator)基板に形成された、Ｘ線センサを構成するフォトダイオード１１および周辺回路を構成する回路素子としてのトランジスタ５１を含んで構成されている。
フォトダイオード１１は、低濃度のｎ型シリコンで構成される第１の半導体層１０の表面に互いに離間して配置された、高濃度のｐ型半導体で構成されるアノード１２および高濃度のｎ型半導体で構成されるカソード１３を含んでいる。また、フォトダイオード１１は、アノード１２に接続されたアノード電極７４、カソード１３に接続されたカソード電極７５および第１の半導体層１０の裏面に形成された裏面電極１４を含んでいる。
トランジスタ５１を含む回路素子は、第２の半導体層５０の、フォトダイオード１１とは重ならない位置に配置されている。すなわち、第１の半導体層１０は、第１の領域および第１の領域に隣接する第２の領域を含み、フォトダイオード１１は、第１の半導体層１０の第２の領域に設けられ、トランジスタ５１を含む回路素子は、第１の半導体層１０の第１の領域上に設けられている。トランジスタ５１は、チャネル領域５３、チャネル領域５３上に設けられたゲート電極５５、チャネル領域５３を挟む位置に設けられた高濃度のｎ型半導体で構成されるソース・ドレイン領域５２、ソース・ドレイン領域５２に接続されたソース・ドレイン電極７２を含んで構成されている。第２の半導体層５０の表面は、ＳｉＯ２等の絶縁体で構成される第３の絶縁体層６０で覆われている。
ｎ型半導体で構成される中間半導体層３０は、フォトダイオード１１が形成された第１の半導体層１０とトランジスタ５１等の回路素子が形成された第２の半導体層５０との間に設けられている。中間半導体層３０と第１の半導体層１０との間には、ＳｉＯ２等の絶縁体で構成される第１の絶縁体層２０が設けられ、中間半導体層３０と第２の半導体層５０との間には、ＳｉＯ２等の絶縁体で構成される第２の絶縁体層４０が設けられている。中間半導体層３０の内部には、中間半導体層３０よりも高濃度のｎ型半導体で構成されるコンタクト領域３１が設けられている。コンタクト領域３１には、コンタクト電極７１が接続されている。
以下に、半導体装置１００の製造方法について説明する。図２Ａ〜図２Ｃ、図３Ａ〜３Ｃおよび図４Ａ〜図４Ｃは、半導体装置１００の製造方法を示す断面図である。
はじめに、ｎ型半導体で構成される第１の半導体層１０、第１の絶縁体層２０、ｎ型半導体で構成される中間半導体層３０、第２の絶縁体層４０およびｐ型半導体で構成される第２の半導体層５０を、この順序で積層したDouble−SOI(Double-Silicon On Insulator)基板を用意する（図２Ａ）。
次に、LOCOS(Local of Silicon)法により、第２の半導体層５０にフィールド酸化膜９０を形成する。第２の半導体層５０のフィールド酸化膜９０以外の部分が、トランジスタ等の回路素子が形成されるアクティブ領域５０Ａとなる（図２Ｂ）。
次に、第２の半導体層５０のアクティブ領域５０Ａ上にゲート酸化膜５４およびポリシリコン膜を堆積する。その後、フォトリソグラフィ技術を用いてポリシリコン膜をパターニングすることにより、ゲート電極５５を形成する（図２Ｃ）。
次に、ゲート電極５５の側面にサイドウォール５６を形成する。その後、イオン注入法を用いて第２の半導体層５０のアクティブ領域５０Ａにリンまたはヒ素などのＶ族元素を含むドーパントを注入することにより、ゲート電極５５を挟む位置に高濃度のｎ型半導体で構成されるソース・ドレイン領域５２を形成する。これにより、トランジスタ５１が形成される（図３Ａ）。
次に、ドライエッチングにより第２の半導体層５０（フィールド酸化膜９０）および第２の絶縁体層４０を貫通し、中間半導体層３０に達する開口部８１を形成する。また、ドライエッチングにより第２の半導体層５０（フィールド酸化膜９０）、第２の絶縁体層４０、中間半導体層３０および第１の絶縁体層２０を貫通し、第１の半導体層１０に達する開口部８２および８３を形成する（図３Ｂ）。
次に、イオン注入法を用いて、第１の半導体層１０の、開口部８３において露出した部分にリンまたはヒ素などのＶ族元素を含むドーパントを注入することにより、第１の半導体層１０の表面に高濃度のｎ型半導体で構成されるカソード１３を形成する。また、イオン注入法を用いて、第１の半導体層１０の、開口部８２において露出した部分にボロンなどIII族元素含むドーパントを注入することにより、第１の半導体層１０の表面に高濃度のｐ型半導体で構成されるアノード１２を形成する。更に、イオン注入法を用いて、中間半導体層３０の、開口部８１において露出した部分にリンまたはヒ素などのＶ族元素を含むドーパントを注入することにより、中間半導体層３０に高濃度のｎ型半導体で構成されるコンタクト領域３１を形成する（図３Ｃ）。
次に、CVD(Chemical Vapor Deposition)法を用いて、トランジスタ５１を含む回路素子が形成された第２の半導体層５０を覆うようにＳｉＯ２等の絶縁体で構成される第３の絶縁体層６０を形成する。先の工程で形成された開口部８１、８２および８３は、第３の絶縁体層６０によって埋められる（図４Ａ）。
次に、ドライエッチングにより、第３の絶縁体層６０、第２の半導体層５０および第２の絶縁体層４０を貫通し、中間半導体層３０に形成されたコンタクト領域３１に達する開口部８４を形成する。また、ドライエッチングにより、第３の絶縁体層６０、第１の半導体層５０、第２の絶縁体層４０、中間半導体層３０および第１の絶縁体層２０を貫通し、第１の半導体層１０に形成されたアノード１２およびカソード１３にそれぞれ達する開口部８７および８８を形成する（図４Ｂ）。
次に、スパッタ法を用いて、第３の絶縁体層６０の表面にアルミニウム等の金属を堆積させる。この金属によって、開口部８４、８５、８６、８７および８８が埋められる。その後、この金属に所望のパターニングを施す。これにより、コンタクト領域３１に接続されたコンタクト電極７１、ソース・ドレイン領域５２に接続されたソース・ドレイン電極７２、アノード１２に接続されたアノード電極７４、カソード１３に接続されたカソード電極７５が形成される。続いて、スパッタ法を用いて、第１の半導体層１０の裏面に裏面電極１４を形成する（図４Ｃ）。
図１には、半導体装置１００の使用時におけるバイアス方法の一例が示されている。半導体装置１００においてＸ線を検出する場合、フォトダイオード１１に逆バイアス電圧を印加することにより、第１の半導体層１０を空乏化させる。すなわち、半導体装置１００においてＸ線を検出する場合、裏面電極１４およびカソード電極７５を電源２００の陽極に接続し、アノード電極７４をグランド電位に接続された電源２００の陰極に接続する。フォトダイオード１１に印加される逆バイアス電圧は、例えば、数百ボルトである。
また、第１の半導体層１０に印加される高電圧によって、第２の半導体層５０に形成されたトランジスタ５１を含む回路素子が意図しない動作（誤動作）を起こさないように、第１の半導体層１０と第２の半導体層５０との間に介在するｎ型半導体で構成された中間半導体層３０を、電源２００の陰極の電位（グランド電位）に固定する。すなわち、半導体装置１００においてＸ線を検出する場合、中間半導体層３０に接続されたコンタクト電極７１をグランド電位に接続された電源２００の陰極に接続する。
ここで、中間半導体層３０を、仮に、特許文献１に記載のように、ｐ型半導体で構成した場合について考える。図５は、中間半導体層３０を、ｐ型半導体で構成した場合の中間半導体層３０の内部の状態を模式的に示す断面図である。半導体装置１００の製造時に生じる正電荷は、中間半導体層３０と第１の絶縁体層２０との界面付近および中間半導体層３０と第２の絶縁体層４０との界面付近に滞留する。これにより、少数キャリアである自由電子が、中間半導体層３０内部の第１の絶縁体層２０側に引き寄せられ、中間半導体層３０内部の第１の絶縁体層２０側に中間半導体層３０の導電型（ｐ型）が反転したｎ型の反転層３２が形成される。同様に、少数キャリアである自由電子が、中間半導体層３０内部の第２の絶縁体層４０側にも引き寄せられ、中間半導体層３０内部の第２の絶縁体層４０側にもｎ型の反転層３３が形成される。反転層３２および３３が繋がると、コンタクト電極７１を介して、中間半導体層３０にグランド電位を印加しても、中間半導体層３０の電位はグランド電位に固定されず、フローティングとなる。フローティング状態の中間半導体層３０と、高電圧が印加された第１の半導体層１０とが容量結合を生じると、中間半導体層３０には、第１の半導体層１０に印加された高電圧に対応する意図しない電位が与えられ、この影響により第２の半導体層５０に形成されたトランジスタ５１を含む回路素子が誤動作するおそれがある。
一方、本発明の実施形態に係る半導体装置１００において、中間半導体層３０はｎ型半導体で構成されている。従って、半導体装置１００の製造時に生じる正電荷が、中間半導体層３０と第１の絶縁体層２０との界面付近および中間半導体層３０と第２の絶縁体層４０との界面付近に滞留した場合でも、中間半導体層３０内部に反転層が生じることはない。従って、コンタクト電極７１を介して、中間半導体層３０にグランド電位を印加することにより、中間半導体層３０の電位を確実にグランド電位に固定することが可能となる。これにより、第１の半導体層１０に印加された高電圧が第１の半導体層５０に形成されたトランジスタ５１を含む回路素子の動作に与える影響を抑制することができる。
なお、本実施形態では、中間半導体層３０が、フォトダイオード１１の形成領域上（すなわち、上記した第１の半導体層１０の第２の領域上）にも延在している形態を例示したが、中間半導体層３０は、少なくとも第１の半導体層１０に形成されたトランジスタ５１を含む回路素子の下（上記した第１の半導体層１０の第１の領域上）に延在していれば、第１の半導体層１０に印加された高電圧が回路素子の動作に与える影響を抑制する効果を得ることができるので、中間半導体層３０の、フォトダイオード１１の形成領域上（第１の半導体層１０の第２の領域上）に延在している部分を除去してもよい。
［第２の実施形態］
図６は、本発明の第２の実施形態に係る半導体装置１０１の構成を示す断面図である。図７は、半導体装置１０１の中間半導体層３０Ａの内部の状態を示す断面図である。
半導体装置１０１において、中間半導体層３０Ａは、ｐ型半導体で構成されている。また、中間半導体層３０Ａは、図７に示すように、中間半導体層３０Ａと第１の絶縁体層２０との界面付近に滞留する正電荷によって中間半導体層の第１の絶縁体層２０側に形成される反転層３２と、中間半導体層３０Ａと第２の絶縁体層４０との界面付近に滞留する正電荷によって中間半導体層３０Ａの第２の絶縁体層４０側に形成される反転層３３とが繋がらない厚さで形成されている。第２の実施形態に係る半導体装置１０１において、中間半導体層３０Ａ以外の構成部分は、第１の実施形態に係る半導体装置１００と同様である。
ここで、図８は、図７に示すように、中間半導体層３０Ａの内部に反転層３２および３３が形成される状況において、中間半導体層３０Ａの厚さＤおよび中間半導体層３０Ａに印加する電圧を変化させたときの中間半導体層３０Ａを流れる電流の値をプロットしたグラフである。
図７に示すように、中間半導体層３０Ａの厚さＤを厚くするほど、中間半導体層３０Ａを流れる電流の値は大きくなる。これは、中間半導体層３０Ａの厚さＤを厚くする程、反転層３２と反転層３３との間隔が大きくなり、電流経路の幅が広くなるためである。従って、中間半導体層３０Ａの厚さＤを反転層３２と反転層３３とが繋がらない厚さとすることで、コンタクト電極７１に所望の電位を印加することによって、ｐ型半導体で構成される中間半導体層３０Ａを所望の電位に固定することが可能となる。
また、図７に示すように、中間半導体層３０Ａの厚さＤを１５０ｎｍ以上とすることにより電流値が飽和している。これは、中間半導体層３０Ａの厚さＤを１５０ｎｍ以上とすることにより、反転層３２および３３による電流狭窄作用がほぼなくなることを示している。すなわち、中間半導体層３０Ａの厚さＤを１５０ｎｍ以上とすることにより、半導体装置１０１の製造時に生じる正電荷の影響が略なくなり、コンタクト電極７１に所望の電位を印加することによって中間半導体層３０Ａを所望の電位に固定することが可能となる。
［第３の実施形態］
図９Ａは、本発明の第３の実施形態に係る半導体装置１０２の主要部を示す平面図、図９Ｂは、図９Ａにおける９Ｂ−９Ｂ線に沿った断面図、図９Ｃは、図９Ａにおける９Ｃ−９Ｃ線に沿った断面図、図９Ｄは、図９Ａにおける９Ｄ−９Ｄ線に沿った断面図である。
半導体装置１０２において、中間半導体層３０Ｂは、ｐ型半導体で構成されている。中間半導体層３０Ｂには、ｐ型半導体で構成されたコンタクト領域３１Ｐおよびｎ型半導体で構成されたコンタクト領域３１Ｎが設けられている。図９Ａおよび図９Ｄに示すように、コンタクト領域３１Ｐとコンタクト領域３１Ｎとは、互いに隣接して配置されている。コンタクト領域３１Ｐおよび３１Ｎの表面は、共通の接続電極３４で覆われている。すなわち、中間半導体層３０Ｂには、互いに導電型の異なるコンタクト領域３１Ｐとコンタクト領域３１Ｎとが、接続電極３４を介して電気的に接続された所謂バッティングコンタクト構造が形成されている。接続電極３４には、コンタクト電極７１が接続されている。第３の実施形態に係る半導体装置１０２において、中間半導体層３０Ｂ以外の構成部分は、第１の実施形態に係る半導体装置１００と同様である。
以下に、半導体装置１０２の製造方法の一例について説明する。第１の実施形態に係る半導体装置１００の製造工程と同様の工程により、Double−SOI基板の第２の半導体層５０にトランジスタ５１を含む回路素子を形成する。その後、第２の半導体層５０（フィールド酸化膜９０）および第２の絶縁体層４０を貫通して中間半導体層３０Ｂに達する、コンタクト領域３１Ｐおよび３２Ｐを形成するための２つの開口部（図示せず）を形成する。次に、イオン注入法を用いて、上記の開口部を介してｎ型半導体を形成するためのドーパントおよびｐ型半導体を形成するためのドーパントを順次中間半導体層３０Ｂに注入することにより、中間半導体層３０Ｂにコンタクト領域３１Ｎおよび３１Ｐを順次形成する。次に、サリサイドプロセスを用いてコンタクト領域３１Ｎおよび３１Ｐの表面にこれらを電気的に接続する合金化層（シリサイド層）で構成される接続電極３４を形成する。その後、第１の実施形態に係る半導体装置１００の製造工程と同様の工程により、第１の半導体層１０にアノード１２およびカソード１３を形成した後、コンタクト電極７１、ソース・ドレイン電極７２、アノード電極７４、カソード電極７５および裏面電極１４を形成する。
なお、ｎ型半導体で構成されるコンタクト領域３１Ｎおよびカソード１３を同一のイオン注入プロセスで同時に形成し、ｐ型半導体で構成されるコンタクト領域３１Ｐおよびアノード１２を同一のイオン注入プロセスで同時に形成してもよい。また、本実施形態では、コンタクト領域３１Ｎおよび３１Ｐを接続する接続電極３４を、サリサイドプロセスを用いて形成される合金層（シリサイド層）で構成する場合を例示したが、接続電極３４は、アルミニウム等の金属であってもよい。
本実施形態に係る半導体装置１０２によれば、図９Ｂに示すように、中間半導体層３０Ｂと第１の絶縁体層２０との界面付近および中間半導体層３０Ｂと第２の絶縁体層４０との界面付近に滞留する正電荷によって、中間半導体層３０Ｂに形成された反転層３２と反転層３３とが繋がって中間半導体層３０Ｂの略全体がｎ型となった場合には、コンタクト電極７１に所望の電位を印加することで、ｎ型半導体で構成されるコンタクト領域３１Ｎを介して中間半導体層３０Ｂの電位を固定することが可能である。一方、図９Ｃに示すように、反転層３２と反転層３３とが繋がらず、反転層３２と反転層３３との間にｐ型半導体が介在する場合には、コンタクト電極７１に所望の電位を印加することで、ｐ型半導体で構成されるコンタクト領域３１Ｐを介して中間半導体層３０Ｂの電位を固定することが可能である。例えば、半導体装置１０２の内部にチャージされる正電荷の電荷量が少ない場合、中間半導体層３０Ｂの厚さが厚い場合、中間半導体層３０Ｂの不純物濃度が比較的高い場合には、反転層３２と反転層３３とが繋がらないことが想定される。また、中間半導体層３０Ｂに反転層が形成されない場合には、ｐ型半導体で構成されるコンタクト領域３１Ｐを介して中間半導体層３０Ｂの電位を固定することが可能である。
このように、本実施形態に係る半導体装置１０２によれば、中間半導体層３０Ｂの内部に、ｐ型半導体で構成されるコンタクト領域３１Ｐおよびｎ型半導体で構成されるコンタクト領域３１Ｎが設けられているので、中間半導体層３０Ｂの内部に形成される反転層３２および３３の状態にかかわらず、コンタクト電極７１に所望の電位を印加することで、中間半導体層３０Ｂを所望の電位に固定することが可能である。また、本実施形態に係る半導体装置１０２によれば、反転層３２および３３の状態にかかわらず中間半導体層３０Ｂを所望の電位に固定することができるため、中間半導体層３０Ｂの厚さを第２の実施形態に係る半導体装置１０１のように、反転層３２および３３が繋がらない厚さで形成することを要しない。
上記の説明では、中間半導体層３０Ｂをｐ型半導体で構成する場合を例示したが、中間半導体層３０Ｂをｎ型半導体で構成することも可能である。すなわち、中間半導体層３０Ｂがｎ型半導体で構成される場合には、中間半導体層３０Ｂと第１の絶縁体層２０との界面付近および中間半導体層３０Ｂと第２の絶縁体層４０との界面付近に滞留する負電荷によって、中間半導体層３０Ｂに形成された反転層が繋がって中間半導体層３０Ｂの略全体がｐ型となった場合には、コンタクト電極７１に所望の電位を印加することで、ｐ型半導体で構成されるコンタクト領域３１Ｐを介して中間半導体層３０Ｂの電位を固定することが可能である。一方、反転層同士が繋がらず、上下の反転層の間にｎ型半導体が介在する場合には、コンタクト電極７１に所望の電位を印加することで、ｎ型半導体で構成されるコンタクト領域３１Ｎを介して中間半導体層３０Ｂの電位を固定することが可能である。また、ｎ型半導体で構成される中間半導体層３０Ｂに反転層が形成されない場合には、ｎ型半導体で構成されるコンタクト領域３１Ｎを介して中間半導体層３０Ｂの電位を固定することが可能である。このように、本実施形態に係る半導体装置１０２によれば、中間半導体層３０Ｂの導電型および厚さにかかわらず、中間半導体層３０Ｂを所望の電位に固定することが可能である。
１０ 第１の半導体層
１１ フォトダイオード
１２ アノード
１３ カソード
１４ 裏面電極
２０ 第１の絶縁体層
３０、３０Ａ、３０Ｂ 中間半導体層
３１ コンタクト領域
４０ 第２の絶縁体層
５０ 第２の半導体層
５１ トランジスタ
７１ コンタクト電極
７４ アノード電極
７５ カソード電極
１００、１０１、１０２ 半導体装置

Claims (8)

  1. 第１の領域および前記第１の領域に隣接する第２の領域を有するｎ型の導電型を有する第１の半導体層と、
    前記第１の半導体層の上に設けられた第１の絶縁体層と、
    前記第１の半導体層の前記第１の領域上であり且つ前記第１の絶縁体層の上に設けられたｎ型の導電型を有する中間半導体層と、
    前記中間半導体層の上に設けられた第２の絶縁体層と、
    前記第１の半導体層の前記第１の領域上であり且つ前記第２の絶縁体層の上に設けられたｐ型の導電型を有する第２の半導体層と、
    前記第１の半導体層の前記第２の領域に形成されたセンサと、
    前記中間半導体層に接続されたコンタクト電極と、
    前記第２の半導体層に形成された回路素子と、
    を含む半導体装置。
  2. 第１の領域および前記第１の領域に隣接する第２の領域を有する第１の半導体層と、
    前記第１の半導体層の上に設けられた第１の絶縁体層と、
    前記第１の半導体層の前記第１の領域上であり且つ前記第１の絶縁体層の上に設けられたｐ型の導電型を有する中間半導体層と、
    前記中間半導体層の上に設けられた第２の絶縁体層と、
    前記第１の半導体層の前記第１の領域上であり且つ前記第２の絶縁体層の上に設けられた第２の半導体層と、
    前記第１の半導体層の前記第２の領域に形成されたセンサと、
    前記中間半導体層に接続されたコンタクト電極と、
    前記第２の半導体層に形成された回路素子と、
    を含み、
    前記中間半導体層は、前記中間半導体層と前記第１の絶縁体層との界面付近に滞留する正電荷によって前記中間半導体層の前記第１の絶縁体層側に形成される第１の反転層と、前記中間半導体層と前記第２の絶縁体層との界面付近に滞留する正電荷によって前記中間半導体層の前記第２の絶縁体層側に形成され、前記第１の絶縁体層から前記第２の絶縁体層に向かう第１方向において前記第１の反転層と離隔した第２の反転層と、が形成されている
    半導体装置。
  3. 前記中間半導体層の厚さは１５０ｎｍ以上である
    請求項２に記載の半導体装置。
  4. 第１の領域および前記第１の領域に隣接する第２の領域を有する第１の半導体層と、
    前記第１の半導体層の上に設けられた第１の絶縁体層と、
    前記第１の半導体層の前記第１の領域上であり且つ前記第１の絶縁体層の上に設けられた中間半導体層と、
    前記中間半導体層の上に設けられた第２の絶縁体層と、
    前記第１の半導体層の前記第１の領域上であり且つ前記第２の絶縁体層の上に設けられた第２の半導体層と、
    前記第１の半導体層の前記第２の領域に形成されたセンサと、
    前記中間半導体層に形成されたｐ型の導電型を有する第１のコンタクト領域、および前記第１のコンタクト領域に電気的に接続されたｎ型の導電型を有する第２のコンタクト領域と、
    前記第１のコンタクト領域および前記第２のコンタクト領域に接続されたコンタクト電極と、
    前記第２の半導体層に形成された回路素子と、
    を含む半導体装置。
  5. 前記第１のコンタクト領域および前記第２のコンタクト領域の表面を覆う接続電極を更に含む
    請求項４に記載の半導体装置。
  6. 前記接続電極は、合金層を含んで構成される
    請求項５に記載の半導体装置。
  7. 前記センサは、前記第１の半導体層の前記第１の絶縁体層側の面に設けられたｐ型半導体領域およびｎ型半導体領域と、前記第１の半導体層の前記第１の絶縁体層側の面とは反対側の面に設けられた裏面電極と、を有し、
    電源の陽極が前記ｎ型半導体領域および前記裏面電極に接続され、前記電源の陰極が前記ｐ型半導体領域および前記コンタクト電極に接続される
    請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 第１の領域および前記第１の領域に隣接する第２の領域を有する第１の半導体層、前記第１の半導体層の上に設けられた第１の絶縁体層、前記第１の半導体層の前記第１の領域上であり且つ前記第１の絶縁体層の上に設けられた中間半導体層、前記中間半導体層の上に設けられた第２の絶縁体層および前記第１の半導体層の前記第１の領域上であり且つ前記第２の絶縁体層の上に設けられた第２の半導体層を含む半導体基板を用意する工程と、
    前記第２の半導体層に回路素子を形成する工程と、
    前記第１の半導体層の前記第２の領域にセンサを形成する工程と、
    前記中間半導体層にｐ型の導電型を有する第１のコンタクト領域およびｎ型の導電型を有する第２のコンタクト領域を形成する工程と、
    前記第１のコンタクト領域および前記第２のコンタクト領域に接続されたコンタクト電極を形成する工程と、
    を含む半導体装置の製造方法。
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