JP6909057B2 - 炭化ケイ素半導体装置およびその製造方法 - Google Patents

炭化ケイ素半導体装置およびその製造方法 Download PDF

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Description

本発明は炭化ケイ素半導体装置およびその製造方法に係り、放射線量の高い環境に曝される炭化ケイ素半導体装置に関する。
現在、製造されている工業品の多くはケイ素（以下、Ｓｉとする）を材料とした半導体素子を採用し、Ｓｉの発展と共に大きく性能を向上させてきた。一方で、高放射線場などの過酷環境に曝される製品では汎用Ｓｉデバイスが適用できないため、過酷環境で動作する半導体素子の開発が待たれている。
特許文献１（特開昭６２−１３３７２６号公報）には、耐放射線性を有する酸化膜を備えた炭化ケイ素半導体装置が開示されている。
特開昭６２−１３３７２６号公報
放射線が半導体デバイスへ及ぼす影響は主に２つある。１つは半導体と絶縁膜との界面に形成される界面準位で、もう１つは絶縁膜中の捕獲電荷の増加である。炭化ケイ素（以下、ＳｉＣと呼ぶ）はＳｉと炭素で構成される化合物半導体で、バンドギャップがＳｉと比較し３倍程度大きい。このため、半導体と絶縁膜との界面に形成される界面準位で、半導体側に形成されるものについては、その準位を介して流れるリーク電流の増大を抑制することができる。一方、絶縁膜についてはＳｉデバイスと同じ絶縁材料を用いることが多く、捕獲電荷による影響が課題として存在する。
特許文献１では、半導体基板の主表面に形成されたフィールド酸化膜を窒化シリコン膜と酸化シリコン膜とで覆うことにより、電離性放射線によって発生し捕獲される正電荷を減少できるとしている。しかしながら、特許文献１に記載の装置では、γ線の浸入を抑制できないため、蓄積電荷の発生を低減できないという課題がある。本発明の目的は、高い放射線環境に曝されるＳｉＣデバイスにおいて、素子分離の分離性能を長期間維持することができる炭化ケイ素半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による炭化ケイ素半導体装置は、主面近傍に半導体素子を備えた半導体基板からなり、半導体基板の表面に形成され、かつ前記半導体素子の周囲を囲む素子分離層と、素子分離層の上面上に形成された絶縁層と、絶縁層内に形成された導電体部とを有し、導電体部と素子分離層とは、電気的に接続されているものである。
代表的な実施の形態によれば、炭化ケイ素半導体装置の信頼性を向上させることができる。特に、γ線により生成された正孔を酸化膜中で捕獲されにくくするため、素子分離を長期に渡り保持することができる。
本発明の実施の形態１である炭化ケイ素半導体装置を示す断面図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す平面レイアウトである。 ゲート電圧とゲートおよび酸化膜の容量比との関係の変化を示すグラフである。 本発明の実施の形態２である炭化ケイ素半導体装置を示す断面図である。 本発明の実施の形態２である炭化ケイ素半導体装置を示す平面レイアウトである。 ＳｉＣと絶縁膜との界面の最大電界と導電体部の張り出し量との関係を示すグラフである。 本発明の実施の形態３である炭化ケイ素半導体装置を示す平面レイアウトである。 本発明の実施の形態３である炭化ケイ素半導体装置を示す断面図である。 本発明の実施の形態３の炭化ケイ素半導体装置の製造工程中の断面図である。 図９に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１０に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１１に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１２に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１３に続く炭化ケイ素半導体装置の製造工程中の断面図である。 図１４に続く炭化ケイ素半導体装置の製造工程中の断面図である。 本発明の実施の形態３の変形例である炭化ケイ素半導体装置を示す断面図である。 本発明の実施の形態４である炭化ケイ素半導体装置を示す断面図である。 本発明の実施の形態４である炭化ケイ素半導体装置を示す断面図である。 比較例である炭化ケイ素半導体装置を示す断面図である。 ゲート電圧とゲートおよび酸化膜の容量比との関係の変化を示すグラフである。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
（実施の形態１）
＜炭化ケイ素半導体装置の構造＞
図１に、本発明の実施の形態１である炭化ケイ素半導体装置の断面図を示す。
図１に示すように、本実施の形態の炭化ケイ素半導体装置は、ＳｉＣ（炭化ケイ素）からなる半導体基板２を有している。半導体基板２の主面には、半導体素子１が集積されている。すなわち、半導体基板２は、主面と、主面の反対側の裏面とを有するＳｉＣ基板であり、当該主面近傍には、複数の半導体素子１が並べて形成されている。なお、図では半導体素子１を１つのみ示している。
半導体基板２は、ＳｉＣ基板と、ＳｉＣ基板上に形成されたエピタキシャル層（半導体層）との積層基板により構成されていてもよい。エピタキシャル層を含む当該積層基板を半導体基板と呼ぶこともできる。半導体素子１は、半導体基板２の主面（上面）に形成された半導体領域のみにより構成されていてもよく、半導体基板２の主面に形成された半導体領域と、当該主面上に形成された電極などとを含んでいてもよい。当該電極は、半導体基板２の主面に形成された溝内に埋め込まれていてもよい。
半導体素子１の例として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transisitor：ＭＯＳ型電界効果トランジスタ）、ダイオードまたはＢＪＴ（Bipolar Junction Transistor）などの素子が挙げられる。半導体素子１は、半導体基板２内に電流経路を有し、素子分離層（素子分離領域、素子分離部）３により他の領域または素子などと分離する必要がある素子である。
半導体基板２の主面には、半導体素子１の周囲を囲む素子分離層３が形成されており、半導体基板２上には、素子分離層３の上面を覆う絶縁層４と、絶縁層４内に形成された導電体部（導電膜）５とが形成されている。導電体部５と素子分離層３とが電気的に接続されている。素子分離層３は、平面視で環状の形状を有している。平面視において、環状の素子分離層３の内側に配置された半導体素子１は１つでも複数でもよい。ここでは、導電体部５は素子分離層３の直上に形成されている。導電体部５の周囲は、絶縁層４により覆われている。層間絶縁膜である絶縁層４は、例えば主に酸化シリコン膜からなる。半導体基板２の裏面は、当該裏面に接する裏面電極６により覆われている。裏面電極６は、例えば金（Ａｕ）を含む金属膜からなる。
図２は、本実施の形態の炭化ケイ素半導体装置を示す平面レイアウトである。図２では、半導体基板上の絶縁層を図示していない。図２に示すように、平面視において矩形のレイアウトを有する半導体素子１の周囲を囲むように、素子分離層３は環状の構造を有している。素子分離層３上の導電体部５は、矩形の環状構造を有する素子分離層３の３辺に沿って延在しており、平面視において素子分離層３と導電体部５とは互いに重なっている。
すなわち、素子分離層３は、半導体基板２（図１参照）の主面に沿う方向であるＸ方向に延在する２つ延在部と、半導体基板２の主面に沿う方向であるＹ方向に延在する２つ延在部とからなる枠状のレイアウトを有している。Ｘ方向とＹ方向とは、互いに直交している。導電体部５は、Ｘ方向に延在する２つの延在部と、Ｙ方向に延在する１つの延在部とからなるＵ字状のレイアウトを有している。導電体部５を構成しＹ方向に延在する延在部の両端のそれぞれには、Ｘ方向に延在する２つの延在部のそれぞれの延在方向の端部が接続されている。
素子分離層３と導電体部５との間の絶縁層４（図１参照）に印加される電界を０に近付ける観点から、素子分離層３の形状に沿って導電体部５も環状に形成することが好ましいが、導電体部５は、絶縁層４に高電界が印加される領域９に形成されていれば、後述する本実施の形態の効果を得ることができる。図では、領域９の輪郭を破線で示している。
所定の方向に延在する導電体部５の短手方向の幅は、当該所定の方向に延在する素子分離層３の短手方向の幅よりも大きい。このため、当該短手方向において、導電体部５の端部は素子分離層３の端部よりも外側に張り出している。言い換えれば、半導体基板２の主面に沿う方向（横方向、水平方向）において、導電体部５は素子分離層３よりも半導体素子１に近い位置で終端している。これは、高電界が印加される領域９内において、素子分離層３の直上に導電体部５が存在しない領域が存在することに起因して当該領域の絶縁層４に高電界が印加され、γ線が照射された際に正電荷が蓄積することを防ぐためである。
プラグ（導電性接続部）７が、導電体部５の直上、および、導電体部５から露出する素子分離層３の直上のそれぞれに形成されており、絶縁層４を貫通して形成されている。それらのプラグ７のそれぞれの上面は、１つの配線８の下面に接続されている。したがって、導電体部５と素子分離層３とは、２プラグ７と配線８とを介して電気的に接続されている。導電体部５に接続されたプラグ７は、導電体部５を構成しＹ方向に延在する延在部の直上に配置されている。
＜本実施の形態の効果＞
以下に、図１９および図２０を比較例として示し、本実施の形態の効果について説明する。図１９は、比較例である炭化ケイ素半導体装置を示す断面図である。図２０は、比較例の炭化ケイ素半導体装置にγ線を照射した場合のゲート電圧と、ゲートおよび酸化膜の容量比との関係の変化を示すグラフである。
図１９に示す炭化ケイ素半導体装置は、ＳｉＣ基板である半導体基板２を有し、半導体基板２の裏面を覆う裏面電極６と、半導体基板２の主面近傍に形成されたＭＯＳＦＥＴとを有している。当該ＭＯＳＦＥＴは、半導体基板２の主面に形成されたソース領域１２、ドレイン領域１３、および、当該主面上にゲート絶縁膜である絶縁膜２４を介して形成されたゲート電極１４により構成されている。ゲート電極１４は、ソース領域１２とドレイン領域１３との間の半導体基板２の上面の直上に形成されている。ゲート電極１４は、絶縁膜２４上に順に形成された窒化シリコン膜２６および絶縁層２７により覆われている。層間絶縁膜である絶縁層２７は、例えば酸化シリコン膜からなる。
当該ＭＯＳＦＥＴは、他の素子などに対しフィールド酸化膜（素子分離部）２５により分離されている。フィールド酸化膜２５は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により、半導体基板２の主面を酸化することで形成した酸化シリコン膜からなる絶縁層である。フィールド酸化膜２５は、絶縁膜２４などに比べて厚く形成されており、フィールド酸化膜２５が半導体基板２の主面の一部を侵食することで、素子同士の分離を実現している。
フィールド酸化膜２５上は、順に形成された窒化シリコン膜２６および絶縁層２７により覆われている。ソース領域１２およびドレイン領域１３のそれぞれの直上において窒化シリコン膜２６および絶縁層２７は開口しており、その開口内にはソース領域１２およびドレイン領域１３のそれぞれに接続されたプラグが形成されている。ソース領域１２に接続されたプラグは、絶縁層２７上のソース電極（ソース配線）１５に接続されている。また、ドレイン領域１３に接続されたプラグは、絶縁層２７上のドレイン電極（ドレイン配線）１６に接続されている。
続いて、γ線による蓄積電荷の発生について説明する。γ線は放射線の一種で、波長がおよそ１０ｐｍよりも短い電磁波である。このγ線は物質への透過力が高いため、例えば図１９に示す炭化ケイ素半導体装置に照射された場合、酸化シリコン膜からなる絶縁層２７および窒化シリコン膜２６などを突き抜け、フィールド酸化膜２５へ到達し、フィールド酸化膜２５内で電子−正孔対を生成する。生成された電子と正孔はフィールド酸化膜２５中の電界の影響を受け、それぞれポテンシャルエネルギーが低い方へドリフト（移動）していく。正孔は電子と比較して移動度が低いため、正孔捕獲中心に捕獲される確率が高く、フィールド酸化膜２５中の正電荷として蓄積され易い。
すなわち、比較例の炭化ケイ素半導体装置は、フィールド酸化膜２５の膜厚を大きくすることで素子分離を実現するものであるが、γ線は酸化シリコン膜内に正電荷を発生させる。このため、γ線照射環境下において長期に亘り素子分離部の素子分離性能を維持し、高い信頼性を得るためには、素子分離部において半導体基板２の上面に接する絶縁層中に捕獲される正電荷を減少させることが重要である。素子分離部において半導体基板２の上面に接する絶縁層とは、当該比較例では、図１９に示すフィールド酸化膜２５に相当する。
図２０はＳｉＣを材料としたＭＯＳＦＥＴにγ線を照射した容量特性の比較を表わしたグラフである。当該グラフの横軸にはＭＯＳＦＥＴのゲート電圧を示している。当該グラフの縦軸には、ゲート電極の容量と酸化膜（絶縁膜）の容量との比を示している。当該グラフでは、γ線を照射する前の状態、つまりγ線の放射線量が０ｋＧｙである場合のフラットバンド電圧を実線で示し、γ線を照射した状態、つまりγ線の放射線量が１００ｋＧｙである場合のフラットバンド電圧を破線で示している。ここでいう絶縁膜とは、例えば、図１９に示す層間絶縁膜を構成する絶縁層２７および窒化シリコン膜２６、または、素子分離層であるフィールド酸化膜２５などに対応するものである。
当該絶縁膜に外部より３．０ＭＶ／ｃｍを印加した条件で１００ｋＧｙのγ線を照射した場合、照射後のフラットバンド電圧は照射前と比較して負側に６．５Ｖ並行シフトした。これは絶縁膜中に正電荷が捕獲されることで、絶縁膜の表面ポテンシャルが変化したことを示している。フラットバンド電圧の低下はＳｉＣ基板の表面の正味の不純物濃度が低下したことと等価であり、寄生ＭＯＳＦＥＴの誤点弧の発生および素子分離層の信頼性低下に繋がる。
すなわち、炭化ケイ素半導体装置にγ線が照射されると、図１９に示す酸化シリコン膜からなる絶縁膜であるフィールド酸化膜２５に正電荷が蓄積される。その結果、フィールド酸化膜２５と接する半導体基板２の主面に電子が誘起され、ＭＯＳＦＥＴと他の素子などとの間で電流が流れ易くなり、フィールド酸化膜２５の素子分離性能が低下する。上記寄生ＭＯＳＦＥＴは、例えばドレイン電極１６がゲート電極として働き、例えばｎ＋型半導体領域であるドレイン領域１３と、図示していない領域の半導体基板２の主面に形成された他のｎ＋型半導体領域とをソース・ドレイン領域として有するものである。それらのソース・ドレイン領域の間のフィールド酸化膜２５に正電荷が蓄積されると、当該フィールド酸化膜２５の直下の半導体基板２の主面にチャネルが形成され易くなり、寄生ＭＯＳＦＥＴがオン状態となることで上記誤点弧が起こる。
このような素子分離の信頼性の低下は、炭化ケイ素半導体装置としての機能を損なうばかりか、本炭化ケイ素半導体装置を導入したシステムに重大な損害を及ぼす可能性が高い。よって、特に高い放射線環境に曝される炭化ケイ素半導体装置においては、放射線の被曝による信頼性低下を防ぐことが重要である。比較例において上記問題が起こる主な原因は、絶縁膜が高い電界を有しているために、正電荷を蓄積し易い状態にあることにある。
これに対し、本実施の形態の主な特徴の１つは、導電体部５を素子分離層３上に絶縁層４を介して設けており、導電体部５と素子分離層３とが電気的に接続されている点にある。このような構成により、素子分離層３と導電体部５との間に挟まれた絶縁層４の電界を限りなく０へ近付けることができる。このため、炭化ケイ素半導体装置に放射線の一種であるγ線が照射された際に生成された正孔を正電荷として捕獲し難くすることができる。また、導電体部５のもう一方の主表面（上面）側の絶縁層４には、外部電界の影響により正孔が捕獲されるが、捕獲される正電荷を半導体基板２の主面から遠ざけることができるため、表面ポテンシャルの影響を小さくすることが可能となる。
ここで、図３に、本実施の形態の炭化ケイ素半導体装置にγ線を照射した場合における、ゲート電圧とゲートおよび酸化膜の容量比との関係の変化をグラフで示す。図３のグラフはＳｉＣを材料としたＭＯＳＦＥＴに１００ｋＧｙのγ線を照射した容量特性を示すものであり、図２０を用いて説明した計測の条件とは異なり、絶縁膜に外部電圧を印加しない条件で実測している。すなわち、絶縁膜に印加されている電圧は０Ｖである。ここでいう絶縁膜は、素子分離層３と導電体部５との間の絶縁層４に対応する。
図２０と同様に、図３では、γ線の照射前のフラットバンド電圧を実線で示し、γ線の照射後のフラットバンド電圧を破線で示している。また、図３の縦軸のゲート容量は、図１に示す導電体部５をゲート電極として見立てた場合の容量であり、当該縦軸の酸化膜容量は、図１に示す素子分離層３と導電体部５との間の絶縁層４の容量である。
図３に示すグラフでは、ゲート電極の仕事関数とＳｉＣの仕事関数との差があるため、絶縁膜に仕事関数差に応じた微弱な電界が印加されているが、１００ｋＧｙまで積算線量に依らず、照射前と照射後の容量特性がほぼ一致している。これは、γ線により生成された電子−正孔対が、絶縁膜中をドリフトされずに再結合し、正電荷として捕獲されなかったためと考えられる。つまり、絶縁膜に電界を極力印加しない構造とすることで、γ線の被曝による影響を抑えることができる。言い換えれば、炭化ケイ素半導体装置のγ線耐量を向上することができ、これにより、炭化ケイ素半導体装置の信頼性を向上することができる。
また、ここでは、素子分離領域として絶縁膜からなる素子分離部のみを形成するのではなく、半導体基板２の主面にｎ型またはｐ型の不純物が導入されて形成された半導体領域により素子分離層３を形成している。酸化シリコン膜などの絶縁層は、半導体領域に比べ、γ線が照射された際に電子−正孔対が発生し易く、正電荷が蓄積され易い材料からなる。そこで、本実施の形態では、正電荷の蓄積を防ぐ観点から、素子分離層３を半導体領域により形成しており、これにより素子分離領域における正電荷の蓄積を抑えている。
（実施の形態２）
図４に本実施の形態２である炭化ケイ素半導体装置の断面図を示す。また、図５に本実施の形態２である炭化ケイ素半導体装置の平面レイアウトを示す。
図４および図５に示すように、本実施の形態の炭化ケイ素半導体装置は、前記実施の形態１に比べ、導電体部５の直上に、絶縁層４を介して電極配線１０が形成されている点で異なっている。電極配線１０は、導電体部５および素子分離層３とは絶縁されている。電極配線１０は素子分離層３の直上に形成されており、平面視において、導電体部５に沿って延在し、導電体部５に重なって配置されている。言い換えれば、電極配線１０と素子分離層３とに挟まれた領域の一部または全てに導電体部５を配置している。
電極配線１０は、Ｘ方向に延在する２つの延在部と、Ｙ方向に延在する１つの延在部とからなるＵ字状のレイアウトを含んでいる。図５に示すように、導電体部５に接続されたプラグ７は、導電体部５を構成しＸ方向に延在する延在部の延在方向（Ｙ方向）の端部のうち、導電体部５を構成しＹ方向に延在する延在部が形成されている方とは反対側の端部の直上に配置されている。
電極配線１０は例えば半導体素子１などに接続されており、電極配線１０の周囲の絶縁層４は、電極配線１０の電位に影響を受けて電界が高くなり易い。このため、電極配線１０が形成された領域では、特に、高電界の絶縁層４にγ線が照射されることに起因する正電荷の蓄積を防ぐ必要がある。
ここでは、電極配線１０とその直下の素子分離層３との間に、素子分離層３と電気的に接続された導電体部５を形成することで、素子分離層３の近傍の絶縁層４の電界を０に近付けることができる。よって、γ線の照射により絶縁層４に正電荷が蓄積することを防ぐことができる。
また、素子分離層３に沿って延在する導電体部５の短手方向において、導電体部５の端部は、電極配線１０の端部より外側に張り出している。言い換えれば、横方向において、導電体部５は電極配線１０よりも短手方向の幅が大きく、電極配線１０よりも半導体素子１に近い位置で終端している。当該方向における導電体部５の端部と電極配線１０の端部との間の長さ（張り出し量）１１は、０．２μｍ以上である。半導体基板２の主面に対して垂直な方向（垂直方向、縦方向、上下方向）において、電極配線１０と素子分離層３との間には、必ず導電体部５が配置されている。
図６に、ＳｉＣと絶縁膜との界面における最大電界と、導電体部５の電極配線１０に対する張り出し量１１との関係をグラフで示す。すなわち、図６に示すグラフの横軸は、図５に示す長さ（張り出し量）１１を示し、縦軸はＳｉＣ（半導体基板２）と絶縁膜（絶縁層４）との界面における最大電界を示している。図６は、シミュレーションを用いて計算した結果である。図６では、電源電圧が比較的低い場合の低電圧のグラフを白い三角のプロットで示し、当該低電圧よりも電源電圧が大きい場合の中電圧のグラフを白い四角のプロットで示し、当該中電圧よりも電源電圧が大きい場合の高電圧のグラフを白い丸のプロットで示している。
図６より、半導体基板２と絶縁層４との界面における最大電界は、導電体部５の張り出した長さ１１が大きいほど低減され、長さ１１が０．２μｍを超えると、電源電圧の大小にかかわらず、仕事関数差で決まる下限値に到達する。つまり、導電体部５が張り出した長さ１１が０．２μｍ以上であれば、電極配線１０の影響を限りなく０に近付けることが可能となる。よって、長さ１１を０．２μｍ以上とすることで、図５に示す電極配線１０の影響を効果的に低減することができる。
（実施の形態３）
図７に本実施の形態３である炭化ケイ素半導体装置の平面レイアウトを示し、図８に本実施の形態３である炭化ケイ素半導体装置の断面図を示す。図８は、図７のＡ−Ａ線における断面図である。
前記実施の形態１では、半導体素子の具体的な構造の説明を省略したが、ここでは半導体素子がＭＯＳＦＥＴである場合について、半導体素子および絶縁層の具体的な構造について説明する。なお、ここではｎチャネル型ＭＯＳＦＥＴを念頭に説明を行うが、例えばｎ型をｐ型、またはｐ型をｎ型にすることで半導体層の導電型を入れ替えれば、ｐチャネル型ＭＯＳＦＥＴについても本実施の形態を適用することができる。また、ここでは前記実施の形態１において図１および図２を用いて説明した導電体部５に対応し、導電性材料からなるフィールドプレート電極２９が形成されている。フィールドプレート電極２９は、半導体素子の耐圧向上などを目的として形成される電極である。
図８に示すように、本実施の形態３の炭化ケイ素半導体装置は、半導体基板２と、半導体基板２上のエピタキシャル層（半導体層）１７とを有する。半導体基板２およびエピタキシャル層１７は、前記実施の形態において図１を用いて説明した半導体基板２に対応している。すなわち、エピタキシャル層１７の主面近傍には、半導体素子であるＭＯＳＦＥＴが形成されている。
ＭＯＳＦＥＴは、エピタキシャル層１７の主面（上面）に形成されたｎ＋型の半導体領域であるソース領域１２およびドレイン領域１３と、エピタキシャル層１７の主面（上面）上にゲート絶縁膜である絶縁膜２４を介して形成されたゲート電極１４とを有している。ゲート電極１４は、互いに離間しているソース領域１２とドレイン領域１３との間に流れる電流を制御するために用いられる。すなわち、ＭＯＳＦＥＴはソース領域１２とドレイン領域１３との間に電流経路を有する半導体素子である。エピタキシャル層１７の主面には、ソース領域１２およびドレイン領域１３よりも深さが深いｐ型半導体領域であるウェル領域１８が形成されている。半導体基板２の裏面を覆うように、当該裏面に接する裏面電極６が形成されている。
半導体基板２、エピタキシャル層１７、ウェル領域１８、ソース領域１２およびドレイン領域１３はＳｉＣ（炭化ケイ素）からなる。ウェル領域１８は、エピタキシャル層１７の主面にｐ型の不純物（例えばＡｌ（アルミニウム））が導入された半導体領域である。ソース領域１２およびドレイン領域１３は、エピタキシャル層１７の主面にｎ型の不純物（例えばＮ（窒素））が導入された半導体領域である。半導体基板２はｎ−型の半導体層であり、エピタキシャル層１７はｎ型の半導体層である。絶縁膜２４は、例えば酸化シリコン膜からなる。裏面電極６は、例えばＡｕ（金）を含む積層金属膜からなる。
図７および図８に示すように、ＭＯＳＦＥＴの周囲を平面視で囲むように、エピタキシャル層１７の上面にはｐ＋型半導体領域である素子分離層３が形成されている。すなわち、素子分離層３はソース領域１２およびドレイン領域１３の周囲を囲んでいる。素子分離層３は、エピタキシャル層１７の主面にｐ型の不純物（例えばＡｌ（アルミニウム））が導入された半導体領域である。素子分離層３の不純物濃度はウェル領域１８の不純物濃度より高く、素子分離層３の深さはウェル領域１８の深さより浅い。
エピタキシャル層１７の主面上には、絶縁膜２４および絶縁層４を含む層間絶縁膜が形成されている。絶縁膜２４および絶縁層４は、前記実施の形態１において図１を用いて説明した絶縁層４に対応する。絶縁層４は複数の開口部を有しており、ソース領域１２およびドレイン領域１３のそれぞれの直上には、絶縁層４の上面から裏面に亘って絶縁層４を貫通する開口部（コンタクトホール、接続孔）が形成されており、当該開口部内にはプラグ７が埋め込まれている。ソース領域１２およびドレイン領域１３のそれぞれの上面には、プラグ７が接続されている。また、素子分離層３の直上にも開口部が形成されており、当該開口部内には、素子分離層３に電気的に接続されたプラグ７が埋め込まれている。
素子分離層３の直上には、フィールドプレート電極２９が絶縁膜２４を介して形成されている。ゲート電極１４およびフィールドプレート電極２９のそれぞれの側面および上面は、絶縁層４により覆われている。ゲート電極１４およびフィールドプレート電極２９のそれぞれの側面に隣接する領域では、エピタキシャル層１７上に絶縁膜２４および絶縁層４が形成されており、上記複数の開口部とゲート電極１４およびフィールドプレート電極２９のそれぞれとは、絶縁層４を介して互いに離間している。ゲート電極１４およびフィールドプレート電極２９はポリシリコン、Ａｌ（アルミニウム）またはＷ（タングステン）などからなる。
また、フィールドプレート電極２９の上面の一部の直上には絶縁層４を貫通する開口部が設けられており、当該開口部内には、フィールドプレート電極２９に電気的に接続されたプラグ７が埋め込まれている。同様に、ゲート電極１４の上面の一部の直上には絶縁層４を貫通する開口部が設けられており、当該開口部内には、ゲート電極１４に電気的に接続されたプラグ７が埋め込まれている。
複数のプラグ７および絶縁層４のそれぞれの上には、電極および配線が形成されている。すなわち、絶縁層４上には、ドレイン領域１３に接続されたプラグ７と一体となっているドレイン電極１６が形成されている。また、絶縁層４上には、ゲート電極１４に接続されたプラグ７と一体となっているゲート配線２８が形成されている。また、絶縁層４上には、ソース領域１２、素子分離層３およびフィールドプレート電極２９に接続されたプラグ７のそれぞれと一体となっているソース電極１５が形成されている。つまり、絶縁層４上には、ソース領域１２、素子分離層３およびフィールドプレート電極２９は、複数のプラグ７とソース電極１５とを介して互いに電気的に接続されている。
ソース電極１５、ドレイン電極１６は、ソース領域１２およびドレイン領域１３のそれぞれに電位を供給する配線であり、ソース電極１５は、素子分離層３とフィールドプレート電極２９とを互いに電気的に接続する役割も有している。つまり、ソース電極１５は、前記実施の形態１において図２を用いて説明した配線８に対応する。ゲート配線２８、ソース領域１２およびドレイン領域１３のそれぞれは、互いに分離されており、互いに絶縁されている。絶縁膜２４および絶縁層４は、例えば酸化シリコン膜からなる。プラグ７、ゲート配線２８、ソース領域１２およびドレイン領域１３は、例えば主にＡｌ（アルミニウム）からなる。
図７に示すように、ソース電極１５、ドレイン電極１６およびゲート配線２８は、平面視で素子分離層３と重なっている。ただし、垂直方向においてソース電極１５、ドレイン電極１６およびゲート配線２８と素子分離層３とが重なっている位置では、必ずソース電極１５、ドレイン電極１６およびゲート配線２８と素子分離層３との間に導電体部であるフィールドプレート電極２９が形成されている。言い換えれば、配線（電極）と素子分離層３とが重なる位置には、フィールドプレート電極２９が形成されている。これにより、配線および電極などの直下に位置することに起因して電界が高くなり易い絶縁層であっても、素子分離層３と、素子分離層３に電気的に接続されたフィールドプレート電極２９との間に位置することで、前記実施の形態２と同様に、当該絶縁層の電界が高くなることを防ぐことができる。
ただし、配線（電極）の延在部と素子分離層３の延在部とが直交する場合には、前記実施の形態２のように、導電体部であるフィールドプレート電極２９の端部を、素子分離層３の短手方向において配線（電極）の端部よりも外側に張り出すように形成することは困難である。このような場合でも、配線（電極）の影響により素子分離層３とフィールドプレート電極２９との間の絶縁膜２４の電界が高くなることを防ぐため、素子分離層３の短手方向において第１幅を有する素子分離層３の直上に、当該短手方向において第１幅より大きい第２幅を有するフィールドプレート電極２９を形成している。これにより、当該短手方向において素子分離層３の上面および当該上面に接する絶縁膜２４は、全てフィールドプレート電極２９により覆われる。これにより、当該絶縁膜２４の高電界化を防ぐことができるため、γ線耐量を向上させることができる。
以下に、図９〜図１５を用いて、本実施の形態の炭化ケイ素半導体装置の製造方法を説明する。図９〜図１５は、本実施の形態のＭＯＳＦＥＴの製造工程中の断面図である。
まず、図９に示すように、主面と、主面の反対側の裏面とを有するｎ−型の半導体基板２を準備する。半導体基板２は、ＳｉＣ（炭化ケイ素）からなる基板、つまりＳｉＣ基板である。半導体基板２の主面には、アクティブ領域１Ａと、アクティブ領域１Ａを平面視で囲む素子分離領域１Ｂとが存在する。アクティブ領域１Ａは、後の工程で半導体素子が形成される領域であり、素子分離領域１Ｂは、後の工程で素子分離層が形成される領域である。
続いて、半導体基板２の主面上に、エピタキシャル成長法を用いてｎ型のエピタキシャル層１７を形成する。ここでは、エピタキシャル層１７にｎ型不純物（例えばＮ（窒素））を導入しながらエピタキシャル層１７を成長させることにより、エピタキシャル層１７の不純物濃度を所望の値に設計することが可能となる。
次に、図１０に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層１７の上面にｐ型の不純物（例えばＡｌ（アルミニウム））を打ち込む。これにより、エピタキシャル層１７の上面に、ｐ＋型半導体領域である素子分離層３を形成する。素子分離層３は、エピタキシャル層１７の上面から、エピタキシャル層１７の途中深さまで達して素子分離領域１Ｂに形成される。
次に、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層１７の上面にｐ型の不純物（例えばＡｌ（アルミニウム））を打ち込む。これにより、エピタキシャル層１７の上面に、ｐ型半導体領域であるウェル領域１８を形成する。ウェル領域１８は、素子分離層３よりもｐ型不純物濃度が低く、形成深さが深い。ただし、ウェル領域１８の下面は、エピタキシャル層１７と半導体基板２との界面に達していない。素子分離層３は、ウェル領域１８の上面に位置し、平面視で環状の形状を有している。
次に、図１２に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層１７の上面にｎ型の不純物（例えばＮ（窒素））を打ち込む。これにより、エピタキシャル層１７の上面に、ｎ＋型半導体領域であるソース領域１２およびドレイン領域１３を形成する。ソース領域１２およびドレイン領域１３の形成深さは、ウェル領域１８の形成深さよりも浅い。ソース領域１２およびドレイン領域１３の不純物濃度は、ウェル領域１８の不純物濃度よりも高い。ソース領域１２およびドレイン領域１３は、ウェル領域１８の上面において、平面視で素子分離層３に囲まれる領域であるアクティブ領域１Ａに形成する。
次に、図１３に示すように、エピタキシャル層１７上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、薄い絶縁膜２４と、導電膜とを順に形成する。絶縁膜２４は例えば酸化シリコン膜からなり、導電膜は、例えばポリシリコン、Ａｌ（アルミニウム）またはＷ（タングステン）などからなる。続いて、フォトリソグラフィ技術およびエッチング法を用いて、上記導電膜を加工し、これにより絶縁膜２４の一部の上面を露出させる。
この加工工程により、上記導電膜からなるゲート電極１４およびフィールドプレート電極２９を形成する。ゲート電極１４は、ソース領域１２およびドレイン領域１３の相互間のエピタキシャル層１７（ウェル領域１８）の上面の直上に、ゲート絶縁膜である絶縁膜２４を介してアクティブ領域１Ａに形成される。また、フィールドプレート電極２９は、絶縁膜２４を介して素子分離層３の直上に形成される。
次に、図１４に示すように、例えばＣＶＤ法を用いて、エピタキシャル層１７上に層間絶縁膜である絶縁層４を形成する。絶縁層４は、例えば酸化シリコン膜からなる。ここでは、絶縁層４によりゲート電極１４とフィールドプレート電極２９のそれぞれの側面および上面、並びに、絶縁膜２４の上面を覆う。続いて、絶縁層４および絶縁膜２４をフォトリソグラフィ技術およびエッチング法を用いて加工する。これにより、絶縁層４および絶縁膜２４を貫通し、エピタキシャル層１７の上面を露出する複数の接続孔（開口部）を形成する。このとき、フィールドプレート電極２９の直上の絶縁層４を貫通し、フィールドプレート電極２９の上面を露出する接続孔も形成する。また、ゲート電極１４の直上の絶縁層４を貫通し、ゲート電極１４の上面を露出する接続孔も形成する。各接続孔の底部では、ソース領域１２、ドレイン領域１３、素子分離層３およびフィールドプレート電極２９のそれぞれの上面の一部が、絶縁層４および絶縁膜２４からなる積層膜から露出する。
次に、図１５に示すように、例えばスパッタリング法を用いて、エピタキシャル層１７上および絶縁層４上に金属膜を形成する。金属膜は、例えばＡｌ（アルミニウム）からなり、上記複数の接続孔のそれぞれの内部を埋め込んでいる。続いて、絶縁層４上の当該金属膜を、フォトリソグラフィ技術およびエッチング法を用いて加工し、これにより、絶縁層４の上面の一部を露出させる。この加工工程により、当該金属膜を分離し、当該金属膜からなるゲート配線２８、ソース電極１５およびドレイン電極１６を形成する。ゲート配線２８は、ゲート電極１４の直上に、接続孔内に埋め込まれた上記金属膜からなるプラグ７を介して形成される。ソース電極１５は、ソース領域１２の直上に、接続孔内に埋め込まれた上記金属膜からなるプラグ７を介して形成される。ドレイン電極１６は、ドレイン領域１３の直上に、接続孔内に埋め込まれた上記金属膜からなるプラグ７を介して形成される。
また、ソース電極１５は、素子分離層３およびフィールドプレート電極２９のそれぞれの直上に、接続孔内に埋め込まれた上記金属膜からなるプラグ７を介して形成される。すなわち、素子分離層３とフィールドプレート電極２９とは、プラグ７およびソース電極１５を介して電気的に接続される。
ソース電極１５はソース領域１２、素子分離層３およびフィールドプレート電極２９に電気的に接続され、ドレイン電極１６はドレイン領域１３に電気的に接続され、ゲート配線２８はゲート電極１４に電気的に接続されている。続いて、例えばスパッタリング法を用いて、半導体基板２の裏面を覆う裏面電極６を形成する。裏面電極６は、例えばＡｕ（金）を含む導電膜であり、例えば電源電圧（図示していない）に接続される。
以上の工程により、本実施の形態の炭化ケイ素半導体装置として、ゲート電極１４、ソース領域１２およびドレイン領域１３を備えたｎチャネル型のＭＯＳＦＥＴを形成することができる。
本実施の形態の炭化ケイ素半導体装置の主な特徴は、素子分離層３と、素子分離層３の直上のフィールドプレート電極２９とを電気的に接続していることある。上記構成により、半導体素子としてＭＯＳＦＥＴを形成した場合に、前記実施の形態１と同様に、γ線耐量を向上することができる。
＜変形例＞
以下に、図１６を用いて、本実施の形態の変形例である炭化ケイ素半導体装置について説明する。図１６は、本実施の形態の変形例である炭化ケイ素半導体装置を示す断面図である。
図１６に示すように、本変形例の炭化ケイ素半導体装置は、半導体素子としてＭＯＳＦＥＴを有している点において、図８に示す半導体装置と同様である。ただし、図８に示す半導体装置と異なり、エピタキシャル層１７の上面には、素子分離層３の他にｐ＋型半導体領域であるｐ＋型コンタクト層１０３が形成されている。ｐ＋型コンタクト層１０３は、当該ＭＯＳＦＥＴの近傍の基板、つまりウェル領域１８およびエピタキシャル層１７などの電位を固定するための接続部である。
ｐ＋型コンタクト層１０３の不純物濃度および深さは素子分離層３と同じである。また、素子分離層３と同様に、ｐ＋型コンタクト層１０３はプラグ７を介してソース電極１５に電気的に接続されている。なお、ｐ＋型コンタクト層１０３に電気的に接続されたソース電極１５は、基板の電位を固定するための基板電極とみなすこともできる。ｐ＋型コンタクト層１０３は、素子分離層３と分離していても一体になっていてもよい。
本変形例の炭化ケイ素半導体装置の製造工程では、まず、図９を用いて説明したように、半導体基板２およびエピタキシャル層１７からなる積層基板を用意する。
続いて、図１０を用いて説明した工程と同様にイオン注入工程を行うことで、エピタキシャル層１７の上面に素子分離層３およびｐ＋型コンタクト層１０３を形成する。
続いて、図１１〜図１３を用いて説明した工程と同様の工程を行う。ここでは、素子分離層３およびｐ＋型コンタクト層１０３の直上のそれぞれに、絶縁膜２４を介して、導電体部であるフィールドプレート電極２９を形成する。
続いて、図１４および図１５を用いて説明した工程と同様の工程を行うことで、図１６に示す本変形例の炭化ケイ素半導体装置を形成する。ここでは、ソース領域１２、素子分離層３、ｐ＋型コンタクト層１０３およびフィールドプレート電極２９のそれぞれにプラグ７を介して接続されたソース電極１５を形成する。
ｐ＋型コンタクト層１０３が素子分離層３と一体となっており、ｐ＋型コンタクト層１０３が素子分離層として用いられる場合には、本変形例のように、素子分離層３およびｐ＋型コンタクト層１０３を、導電体部であるフィールドプレート電極２９に電気的に接続することで、γ線耐量を向上することができる。
（実施の形態４）
図１７に本実施の形態４である炭化ケイ素半導体装置の断面図を示す。本実施の形態の炭化ケイ素半導体装置は、素子分離層上に導電体部を形成するのではなく、半導体基板の主面に形成された拡散抵抗器を構成する低抵抗な部分の直上に、当該部分に電気的に接続された導電体部を形成するものである。
本実施の形態の炭化ケイ素半導体装置は、半導体基板２の主面に形成された低濃度層１９の不純物濃度と、横方向の長さとにより抵抗値を制御する拡散抵抗器（抵抗素子）を備えている。拡散抵抗器は、半導体基板２の主面に形成され、横方向で互いに接する低濃度層１９および高濃度層２０からなる。低濃度層１９および高濃度層２０は、ｎ型またはｐ型の不純物が半導体基板２の主面に導入された半導体層であり、低濃度層１９の不純物濃度は、高濃度層２０の不純物濃度よりも低い。高濃度層２０の不純物濃度は１×１０ １８ ｃｍ−３より高く、低濃度層１９の不純物濃度は１×１０ １８ ｃｍ−３以下である。高濃度層２０は、不純物濃度が１×１０ １８ ｃｍ−３より高いため、ほぼ導体とみなすことができる。
半導体基板２の裏面は、裏面電極６により覆われており、半導体基板２の主面は、絶縁層４により覆われている。絶縁層４を貫通する複数の接続孔（開口部）のそれぞれの内部にはプラグ７が埋め込まれている。低濃度層１９の上面にはプラグ７が接続され、当該プラグ７は、絶縁層４上の電極２１に接続されている。また、高濃度層２０の上面にはプラグ７が接続され、当該プラグ７は、絶縁層４上の電極２２に接続されている。つまり、電極２１と電極２２とは、プラグ７、低濃度層１９および高濃度層２０を介して互いに電気的に接続されており、上記拡散抵抗器は、電極２１と電極２２との間の電流経路を構成している。なお、低濃度層１９の直上には、導電体部５を形成しておらず、低濃度層１９は導電体部５に覆われていない。言い換えれば、低濃度層１９は導電体部５から露出している。
比較例の炭化ケイ素半導体装置として、半導体基板の主面に、低濃度層および高濃度層の両方により構成されておらず、低濃度層のみからなる拡散抵抗器を形成し、かつ、上記導電体部５を形成しない構造を有する装置が考えられる。この場合、図１９の比較例を用いて説明したように、高い電界を有する絶縁層にγ線が照射されると、拡散抵抗器が形成された半導体基板の主面の近傍の絶縁層内に正電荷が蓄積される。その結果、拡散抵抗器の上面にチャネルが形成され易くなり、拡散抵抗器が抵抗素子として機能しなくなる問題が生じる。なお、この拡散抵抗器では、等電位線は拡散抵抗器の全体に対し垂直方向に通る。
そこで、低濃度層のみからなる当該拡散抵抗器に電気的に接続された導電体部を絶縁層内に形成すれば、拡散抵抗器と導電体部との間で電位差が０に近付いた領域において、正電荷が蓄積することを防ぐことができる。しかし、拡散抵抗器は、その一方の端部と他方の端部との間で徐々に電位が変化する素子である。つまり、拡散抵抗器は電位降下が生じるため、拡散抵抗器内の場所によって電位は一定でない。このため、当該導電体部の直下の領域であっても、拡散抵抗器と導電体部との間に電位差が生じる場合がある。この場合、当該導電体部と拡散抵抗器との間の領域であっても電界が高くなるため、γ線の被曝に起因する絶縁層内の正電荷の蓄積を防ぐことができない。
また、低濃度層のみからなる拡散抵抗器に電気的に接続された導電体部を、平面視で拡散抵抗器の一部と重なるように形成した場合、導電体部内には等電位線が通らないため、等電位線は導電体部を避けて通る。その結果、導電体部の直下の拡散抵抗器を通った等電位線は、導電体部の直下の絶縁層４の端部近傍に集中して通る。これは、導電体部の直下の絶縁層４の端部近傍に電界が集中することを意味する。よって、比較例の炭化ケイ素半導体装置にγ線が照射されると、拡散抵抗器上の絶縁層の一部に局所的に正電荷が蓄積するため、当該拡散抵抗器の信頼性が低下する。
そこで、本実施の形態では、拡散抵抗器の直上の絶縁層４内に導電体部５を設け、かつ、導電体部５の直下の拡散抵抗器を、不純物濃度が１×１０ １８ ｃｍ−３より高い高濃度層２０により構成している。高濃度層２０は、ほぼ導体とみなすことができるため、電極２１と電極２２との間に異なる電位が印加されても、高濃度層２０の電位は全体に亘って均一となる。したがって、高濃度層２０と電気的に接続された導電体部５と、高濃度層２０の全体とは、互いに等電位となるため、高濃度層２０と導電体部５との間は、いずれの領域においても電界が０に近付く。よって、拡散抵抗器の全体が低濃度層からなる場合に比べ、本実施の形態では、導電体部５を形成した領域の直下の絶縁層４内に正電荷が捕獲されにくくする効果を、より広い範囲で得ることができる。つまり、拡散抵抗器を低濃度層１９および高濃度層２０により構成することで、導電体部５を形成した場合の拡散抵抗器内の電位降下による影響を緩和することができる。
また、等電位線は、ほぼ導体とみなすことができる高濃度層２０内を通らず、低濃度層１９を垂直方向に沿って通る。このため、等電位線が導電体部の直下の絶縁層４の端部近傍の領域に集中し、これにより当該領域の電界が局所的に高くなることを防ぐことができる。よって、絶縁層４内に局所的に正電荷が蓄積されることを防ぐことができるため、炭化ケイ素半導体装置の信頼性を高めることができる。
また、拡散抵抗器の直上において絶縁層４上に電極配線を形成する場合には、電極配線に印加された電位により、電極配線の下の絶縁層４内の電界が高くなり、その結果、γ線の照射に起因して正電荷が絶縁層４内に蓄積され易くなる。よって、図１８に示すように、絶縁層４上に電極配線１０を形成する場合には、高濃度層２０および導電体部５のそれぞれの直上に電極配線１０を形成することで、電極配線１０により絶縁層４内の電界が高くなることを防ぐことができる。
また、前記実施の形態２で説明したように、横方向において、導電体部５の端部は電極配線１０の端部よりも外側に張り出していることが望ましい。これにより、拡散抵抗器上に配置された電極配線１０の影響を極力小さくすることができる。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、図１において導電体部５および素子分離層３との間に介在する絶縁層４は、ＬＯＣＯＳ構造を有していてもよい。
１ 半導体素子
２ 半導体基板
３ 素子分離層
４ 絶縁層
５ 導電体部

Claims (10)

  1. 第１領域および第２領域を備え、炭化ケイ素を含む半導体基板と、
    前記半導体基板の前記第１領域の主面に電流経路を有する半導体素子と、
    前記第１領域を平面視で囲む前記第２領域に形成された半導体領域からなる素子分離層と、
    前記素子分離層の直上に絶縁層を介して形成され、前記素子分離層と電気的に接続された導電体部と、
    を有し、
    前記導電体部の直上には、前記導電体部および前記素子分離層のそれぞれと絶縁された第１配線が形成され、
    前記半導体基板の前記主面に沿う方向において、前記導電体部の端部は、前記第１配線の端部よりも外側に張り出している、炭化ケイ素半導体装置。
  2. 請求項１記載の炭化ケイ素半導体装置において、
    前記半導体基板の前記主面に対して垂直な方向において、前記第１配線と前記素子分離層との間には、前記導電体部が配置されている、炭化ケイ素半導体装置。
  3. 請求項１記載の炭化ケイ素半導体装置において、
    前記半導体基板の前記主面に沿う方向において、前記導電体部の端部は、前記第１配線の端部よりも外側に０．２μｍ以上張り出している、炭化ケイ素半導体装置。
  4. 請求項１記載の炭化ケイ素半導体装置において、
    前記半導体素子は、前記半導体基板の前記第１領域の前記主面に形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との相互間の前記半導体基板の前記主面上に絶縁膜を介して形成されたゲート電極とを備えた電界効果トランジスタである、炭化ケイ素半導体装置。
  5. 請求項１記載の炭化ケイ素半導体装置において、
    前記導電体部上に形成された第２配線と、
    前記第２配線と前記素子分離層とを電気的に接続する第１導電性接続部と、
    前記第２配線と前記導電体部とを電気的に接続する第２導電性接続部と、
    を有し、
    前記素子分離層と前記導電体部とは、前記第１導電性接続部、前記第２配線および前記第２導電性接続部を介して電気的に接続されている、炭化ケイ素半導体装置。
  6. （ａ）炭化ケイ素を含む半導体基板を準備する工程、
    （ｂ）前記半導体基板の第１領域の主面に第１半導体領域を形成する工程、
    （ｃ）前記半導体基板の第１領域を平面視で囲む第２領域の前記半導体基板の前記主面に、第２半導体領域からなる素子分離層を形成する工程、
    （ｄ）前記（ｂ）工程および前記（ｃ）工程の後、前記素子分離層に電気的に接続された導電体部を、前記素子分離層の直上に第１絶縁層を介して形成する工程、
    を有し、
    前記（ｄ）工程では、前記導電体部と、前記導電体部の直上に第２絶縁層を介して第１配線とを形成し、
    前記第１配線は、前記導電体部および前記素子分離層のそれぞれと絶縁され、
    前記第１半導体領域は、前記半導体基板の前記第１領域の前記主面に電流経路を有する半導体素子を構成する、炭化ケイ素半導体装置の製造方法。
  7. 請求項６記載の炭化ケイ素半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ１）前記導電体部を、前記素子分離層の直上に前記第１絶縁層を介して形成する工程、
    （ｄ２）前記導電体部を覆う第２絶縁層を前記半導体基板上および前記第１絶縁層上に形成する工程、
    （ｄ３）前記第２絶縁層を貫通し、前記素子分離層の上面に接続された第１導電性接続部と、前記第２絶縁層を貫通し、前記導電体部の上面に接続された第２導電性接続部と、前記第１導電性接続部および前記第２導電性接続部に接続され、前記第２絶縁層上に位置する第２配線とを形成する工程、
    を有し、
    前記素子分離層と前記導電体部とは、前記第１導電性接続部、前記第２配線および前記第２導電性接続部を介して電気的に接続されている、炭化ケイ素半導体装置の製造方法。
  8. 請求項６記載の炭化ケイ素半導体装置の製造方法において、
    前記半導体基板の前記主面に対して垂直な方向において、前記第１配線と前記素子分離層との間には、前記導電体部が配置されている、炭化ケイ素半導体装置の製造方法。
  9. 請求項６記載の炭化ケイ素半導体装置の製造方法において、
    前記半導体基板の前記主面に沿う方向において、前記導電体部の端部は、前記第１配線の端部よりも外側に０．２μｍ以上張り出している、炭化ケイ素半導体装置の製造方法。
  10. 請求項６記載の炭化ケイ素半導体装置の製造方法において、
    前記（ｂ）工程では、第１導電型の前記第１半導体領域と、前記半導体基板の第１領域の主面において前記第１半導体領域と離間する前記第１導電型の第３半導体領域を形成し、
    前記（ｄ）工程は、
    （ｄ１）前記素子分離層の直上に第１絶縁層を介して前記導電体部を形成し、前記第１領域の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程、
    （ｄ２）前記導電体部を覆う第２絶縁層を前記半導体基板上および前記第１絶縁層上に形成する工程、
    （ｄ３）前記第２絶縁層を貫通し、前記素子分離層の上面に接続された第１導電性接続部と、前記第２絶縁層を貫通し、前記導電体部の上面に接続された第２導電性接続部と、前記第１導電性接続部および前記第２導電性接続部に接続され、前記第２絶縁層上に位置する第２配線とを形成する工程、
    を有し、
    前記第１半導体領域からなるソース領域と、前記第３半導体領域からなるドレイン領域と、前記ゲート電極とは、前記半導体素子である電界効果トランジスタを構成する、炭化ケイ素半導体装置の製造方法。
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