JPS63164362A - 半導体装置 - Google Patents

半導体装置

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JPS63164362A
JPS63164362A JP61308594A JP30859486A JPS63164362A JP S63164362 A JPS63164362 A JP S63164362A JP 61308594 A JP61308594 A JP 61308594A JP 30859486 A JP30859486 A JP 30859486A JP S63164362 A JPS63164362 A JP S63164362A
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JP
Japan
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diffusion region
insulating layer
potential
region
field
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JP61308594A
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English (en)
Inventor
Koji Shirai
浩司 白井
Takeshi Kawamura
健 河村
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/404Multiple field plate structures

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は高耐圧化が図られた半導体装置に関する。
(従来の技術) 半導体集積回路(IC)等の半導体装置では、基板内に
形成されている拡散領域と基板との間の耐圧向上を図る
ため、フィールド・プレートと称される導電体層が設け
られることが多い。
第4図はこのようなフィールド・プレートが設けられた
従来の半導体装置の断面図である。P型のシリコン半導
体基板30内にはN型の拡散領域31が形成されており
、この拡散領域31の端部付近の表面上には絶縁層32
を介して多結晶シリコン等で構成されたフィールド・プ
レート33が設けられている。このフィールド・プレー
ト33は拡散領域31と同電位に設定されており、この
フィールド・プレート33を設けることにより、拡散領
域31から基板内部に広がる空乏層34がフィールド・
プレート33の端部付近で弱められ、これにより拡散領
域31と基板30との間の耐圧向上が図られている。
ところが通常のICでは、図示するように上記フィール
ド・プレート33上に絶縁層35を介して別な配線36
が設けられることが多々ある。このとき、この配線36
とフィールド・プレート33との間の電位差の影響によ
り、フィールド・プレート33の端部付近で電界が集中
し、配線36が設けられていない場合に比べて拡散領域
31と基板30との間の耐圧が大幅に低下してしまう。
この対策として絶縁層32.35の膜厚を厚くする方法
がある。ところがこの方法では、絶縁層の膜厚が薄くな
る角部で配線の段切れが発生し易くな、る等、プロセス
上及びパターン上の制約があり、さらにそのばらつきに
より耐圧特性のばらつきも大きくなるという問題がある
また、絶縁層厚を厚くする方法は、絶縁層ひいてはその
上に形成される配線36等にクラックを生じさせるので
、信頼性の点でも問題がある。
(発明が解決しようとする問題点) このようにフィールド・プレートが設けられた従来の半
導体装置では、耐圧特性にばらつきが発生したり、信頼
性が低下するという問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、耐圧特性のばらつきや信頼性の低下
を生じることなしに高耐圧化を図ることができる半導体
装置を提供することにある。
[発明の構成] (問題点を解決するための手段) この発明の半導体装置は、第1導電型の第1半導体fI
I域と、この第1半導体領域内に設けられた第2導電型
の第2半導体領域と、この第2半導体領域の表面を含む
上記第1半導体領域の表面上に設けられた第1絶縁層と
、上記第2半導体領域の表面上に上記第1絶縁層を介し
て設けられ、第2半導体領域と略等しい電位に設定され
た第1導電体層と、上記第1半導体領域内に上記第2半
尋体領域とは分離して設けられ、かつ上記第1絶縁層を
介して上記第1導電体層の一部と重なるように設けられ
た第2導電型の第3半導体領域と、上記第1絶縁層に設
けられた開口部を介して上記第3半導体領域と接続され
、かつ第3半導体領域の表面上に上記第1絶縁層を介し
て設けられた第2導電体層と、上記第1、第2導電体層
の表面上に第2絶縁層を介して設けられた第3導電体層
とから構成されている。
(作用) この発明の半導体ii+mでは、第1絶縁層を介して、
フィールド・プレートとなる第1導電体層の一部と重な
るように第3半導体領域を設けることにより、第3半導
体領域の電位を第1導電体層の電位よりも第1絶縁層の
膜厚弁だけ低下させ、さらにこの第3半導体領域の表面
上に第1絶縁層を介して、フィールド・プレートとなる
第2導電体層を設けることにより、第3半導体領域と第
1半導体領域との間の電界を弱めるようにしている。
(実施例) 以下、図面を参照してこの発明の詳細な説明する。
第1図はこの発明の第1の実施例による構成を示すもの
であり、第1図(a)は断面図、第1図(b)はパター
ン平面図である。
図において、P型のシリコン半導体基板10内にはN型
の拡散領域11.12が分離して形成されている。そし
て、これら拡散領域11.12の表面を含む基板10の
表面には二酸化シリコン(SiO2)からなる絶縁層1
3が所定の膜厚で形成されている。
さらに、拡散領域11の端部付近の表面上には上記絶縁
層13を介して、多結晶シリコンで構成されたフィール
ド・プレート14が形成されている。このフィールド会
プレート14はその一部が拡散領域12と重なるように
形成されている。上記拡散領域12の端部付近の表面上
にも上記絶縁1113を介して、多結晶シリコンで構成
されたフィールド・プレート15が形成されており、こ
のフィールド・プレート15は、絶縁層13に形成され
た開口部16を通じて下部の拡散領域12の表面と接続
されている。上記両フィールド・プレート14.15上
に【↓二酸化シリコンからなる絶縁層17が形成されて
おり、この絶縁!!117上にはアルミニューム等で構
成された配線18が形成されている。なお、上記フィー
ルド・プレート15と拡1[域12とを接続する開口部
16は、第1図(b)のパターン平面図に示すように、
配線18の下部に位置するように開口されている。
ここで、例えば基板10は基準電位(0■)に、拡散領
11は+100V程度の高電位に、配線は0■にそれぞ
れ設定されているとする。また、一方のフィールド・プ
レート14は図示しない領域で拡散領域11に電気的に
接続され、その電位が拡散領域11とほぼ同じ+100
V程度の電位に設定されているとする。
このような電位状態において、基板10に発生する空乏
層の広がり状態は第1図(a)中の符号19で示されて
いる。すなわち、フィールド・プレート14はその一部
が、拡散領域11とは分離された拡散領域12と重なる
ように形成されている。このため、この拡散領域12の
電位は、領域11.12相互間の距離にも依存するが、
はぼフィールド・プレート14の電位から絶縁層13の
護厚分だけ低下したものとなる。この電位は例えばフィ
ールド−プレート14の電位の半分、すなわち+50V
程度に低下したものとなる。この電位は拡散領域12の
どの部分でもほぼ一定である。従って、この拡散領域1
2に接続されているフィールド・プレート15の電位も
+50v程度である。ここで、配線18はOvに設定さ
れているので、フィールド・プレート15の端部と配線
18との間の電界強度は、フィールド・プレート15及
び拡散領域12が設けられていない従来装置のときと比
べて半減する。このため、拡散領域12と基板10との
間の耐圧が大幅に向上する。
このように上記実施例では層間絶縁層の膜厚を増加させ
ずに耐圧の向上を図ることができ、従来、層間絶縁膜厚
を増加させることにより発生していた耐圧特性のばらつ
きや信頼性の低下等の問題が全て解消される。
また、耐圧の向上を図ることができるということを言替
えると、従来と同程度の耐圧特性を得るのであるならば
、拡散領域11に対して従来よりも高い電位を印加する
ことができ、これによりこの発明装置の用途が拡大する
という効果を得ることができる。
第2図はこの発明の第2の実施例による構成を示すもの
であり、第2図(a)は断面図、第2図(b)はパター
ン平面図である。この実施例装置が上記第1の実施例装
置と異なっている点は、フィールド・プレート15と拡
散領域12とを接続する開口部16を、第2図(b)の
パターン平面図に示すように、配線18の下部以外の領
域に位置するように複数個設けるようにしたものである
。ここで2個を一対とする開口部16の箇所にはアルミ
ニュームで構成された配線20がそれぞれ設けられ、各
配線20を介して拡散領域12とフィールド・プレート
15とが接続されている。
第3図はこの発明の第3の実施例による構成を示すもの
であり、第3図(a)は断面図、第3図(b)はパター
ン平面図である。この実施例装置では高電位が直接に印
加される拡散領域11以外の拡散領域として上記各実施
例装置と同様の拡散領域12を設けると共に、さらにこ
れら拡散領域11.12それぞれと分離したN型の拡散
領域21を新たに設けるようにしたものである。さらに
フィールド・プレート15はその一部が上記拡散領12
1と重なるように形成され、拡散領域21の端部付近の
表面上にも絶縁層13を介して、多結晶シリコンで構成
されたフィールド・プレート22が形成されている。
フィールド・プレート15は第2図の場合のものと同様
に、配線18の下部以外の領域に位置するように設けら
れた開口部16Aを通じ、アルミニュームで構成された
配線20Aを介在して拡散領域12と接続されている。
また、フィールド・プレート22は上記フィールド・プ
レート15と同様に、配線18の下部以外の領域に位置
するように設けられた開口部16Bを通じ、アルミニュ
ームで構成された配線20Bを介在して拡散領域21と
接続されている。
この実施例装置において、フィールド・プレート15は
その一部が、拡散領域12とは分離された拡散領域21
と重なるように形成されている。このため、拡散領域2
1の電位は、拡散領域11の電位より低減された拡散領
域12の電位から、絶縁層13の膜厚弁だけさらに低下
したものとなる。この電位は例えばフィールド・プレー
ト15の電位の半分、すなわち+25V程度に低下した
ものとなる。従って、この拡散領域21に接続されてい
るフィールド・プレート22の電位も+25V程度に低
下しており、フィールド番プレート22の端部と配置1
8との間の電界強度は第1図、第2図場合よりもさらに
低下する。このため、拡散領域21と基板10との間の
耐圧がざらに向上する。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例では拡散lII域11の他の拡散領域とし
て一つの拡散領域12あるいはフィールド・プレートを
介して直列的に設けられた二つの拡散領域12.21V
を設ける場合について説明したが、これはフィールド・
プレートを介して直列的に設ける拡散領域の数を必要に
応じて増加させることにより、より高耐圧化を図ること
が可能である。
ざらに上記実施例ではP!!!基板内にN型拡敢領域を
形成する場合について説明したが、これはN型基板内に
P型拡散領域を設けるような場合にも適用することがで
きる。
[発明の効果] 以上説明したように、この発明によれば、耐圧特性のば
らつきや信頼性の低下を生じることなしに^耐圧化を図
ることができる半導体装置を提供することができる。
【図面の簡単な説明】
第1図はこの発明の第1の実施例の構成を示し、第1図
(a)は断面図、第1図(b)はパターン平面図、第2
図はこの発明の第2の実施例の構成を示し、第2図(a
)は断面図、第2図(1))はパターン平面図、第3図
はこの発明の第3の実施例の構成を示し、第3図(a)
は断面図、第3図(b)はパターン平面図、第4図は従
来装置の断面図である。 10・・・P型のシリコン半導体基板、11.12−・
・N型の拡散領域、13・・・絶縁層、14.15・・
・フィールド・プレート、16・・・開口部、17・・
・絶縁層、18・・・配線、19・・・空乏層、20・
・・配線、21・・・N型の拡散領域、22・・・フィ
ールドφプレート。 出願人代理人 弁理士 鈴江武彦 (a) 第1図 第3図 第4図

Claims (3)

    【特許請求の範囲】
  1. (1)第1導電型の第1半導体領域と、この第1半導体
    領域内に設けられた第2導電型の第2半導体領域と、こ
    の第2半導体領域の表面を含む上記第1半導体領域の表
    面上に設けられた第1絶縁層と、上記第2半導体領域の
    表面上に上記第1絶縁層を介して設けられ、第2半導体
    領域と略等しい電位に設定された第1導電体層と、上記
    第1半導体領域内に上記第2半導体領域とは分離して設
    けられ、かつ上記第1絶縁層を介して上記第1導電体層
    の一部と重なるように設けられた第2導電型の第3半導
    体領域と、上記第1絶縁層に設けられた開口部を介して
    上記第3半導体領域と接続され、かつ第3半導体領域の
    表面上に上記第1絶縁層を介して設けられた第2導電体
    層と、上記第1、第2導電体層の表面上に第2絶縁層を
    介して設けられた第3導電体層とを具備したことを特徴
    とする半導体装置。
  2. (2)前記開口部が前記第3導電体層の下部に位置して
    いる特許請求の範囲第1項に記載の半導体装置。
  3. (3)前記開口部が前記第3導電体層の下部以外の領域
    に位置している特許請求の範囲第1項に記載の半導体装
    置。
JP61308594A 1986-12-26 1986-12-26 半導体装置 Pending JPS63164362A (ja)

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KR910006245B1 (ko) 1991-08-17
EP0347479A1 (en) 1989-12-27
KR900001025A (ko) 1990-01-31

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