JPH04105359A - 大ゲート面積ｍｏｓトランジスタ - Google Patents
大ゲート面積ｍｏｓトランジスタInfo
- Publication number
- JPH04105359A JPH04105359A JP2223714A JP22371490A JPH04105359A JP H04105359 A JPH04105359 A JP H04105359A JP 2223714 A JP2223714 A JP 2223714A JP 22371490 A JP22371490 A JP 22371490A JP H04105359 A JPH04105359 A JP H04105359A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- divided
- gate electrode
- mos transistors
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 abstract description 15
- 239000000758 substrate Substances 0.000 abstract description 15
- 238000000137 annealing Methods 0.000 abstract description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 4
- 239000001257 hydrogen Substances 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ１発明の概要
Ｃ０従来技術［第４図１
Ｂ３発明が解決しようとする問題点
Ｅ１問題点を解決するための手段
Ｆ１作用
Ｇ、実施例［第１図乃至第３図］
Ｈ０発明の効果
（Ａ、産業上の利用分野）
本発明は大ゲート面積ＭＯＳトランジスタ、特にゲート
容量が大きく昇圧型回路の容量素子としても機能する大
ゲート面積ＭＯＳトランジスタに関する。
容量が大きく昇圧型回路の容量素子としても機能する大
ゲート面積ＭＯＳトランジスタに関する。
（Ｂ、発明の概要）
本発明は、上記の大ゲート面積ＭＯＳトランジスタにお
いて、 ゲート酸化膜と半導体基板との界面準位のＨ２アニール
による補償を充分に為し得るようにするため、 一つの領域に複数の分割ＭＯＳ）ランジスタを形成し、
該分割ＭＯＳトランジスタを直列に又は並列に接続して
一つのＭＯＳトランジスタを構成したものである。
いて、 ゲート酸化膜と半導体基板との界面準位のＨ２アニール
による補償を充分に為し得るようにするため、 一つの領域に複数の分割ＭＯＳ）ランジスタを形成し、
該分割ＭＯＳトランジスタを直列に又は並列に接続して
一つのＭＯＳトランジスタを構成したものである。
（Ｃ，従来技術）［第４図］
昇圧型回路に用いられる容量素子は、ＭＯＳトランジス
タにより形成される場合が多い。第４図はそのようなＭ
ＯＳトランジスタの従来例の一つを示す断面図である。
タにより形成される場合が多い。第４図はそのようなＭ
ＯＳトランジスタの従来例の一つを示す断面図である。
図面において、１は例えばＮ型の半導体基板、２は該半
導体基板１表面部に選択的に形成されたＰ型のウェル、
３は半導体基板１の表面部を選択的に酸化することによ
り形成されたフィールド絶縁膜、４はゲート酸化膜、５
はゲート電極、６はソースあるいはドレインを成すＮ３
型拡散層、７は眉間絶縁膜、８は該眉間絶縁膜７に形成
されたコンタクトホールで、上記拡散層７を露出させる
。９はアルミニウムからなる配線膜で、コンタクトホー
ル８を介して拡散層６に接続されている。
導体基板１表面部に選択的に形成されたＰ型のウェル、
３は半導体基板１の表面部を選択的に酸化することによ
り形成されたフィールド絶縁膜、４はゲート酸化膜、５
はゲート電極、６はソースあるいはドレインを成すＮ３
型拡散層、７は眉間絶縁膜、８は該眉間絶縁膜７に形成
されたコンタクトホールで、上記拡散層７を露出させる
。９はアルミニウムからなる配線膜で、コンタクトホー
ル８を介して拡散層６に接続されている。
（Ｄ、発明が解決しようとする問題点）ところで、容量
素子として用いるＭＯＳトランジスタには、ゲート電極
の面積が広いためゲート酸化膜と半導体基板の界面準位
のＨ２アニールによる補償がしきれずＭＯＳ）ランジス
タのしきい値電圧が不安定となるという問題があった。
素子として用いるＭＯＳトランジスタには、ゲート電極
の面積が広いためゲート酸化膜と半導体基板の界面準位
のＨ２アニールによる補償がしきれずＭＯＳ）ランジス
タのしきい値電圧が不安定となるという問題があった。
この点について詳しく説明すると次のとおりである。
即ち、ＬＳＩ、ＶＬＳ Ｉ等の製造プロセスにおいてゲ
ート酸化膜と半導体基板との間に界面準位が発生し、こ
れがエレクトロンをトラップしたりしてしきい値電圧を
大きく変動させたりする。特に、プラズマ雰囲気で行う
工程において多く発生する。そのため、水素雰囲気中で
フォーミングアニールして準位を小さくするところのＨ
２アニールによる界面準位の補償をウェハプロセスの最
終的工程において行っているのである。そして、普通の
ＭＯＳトランジスタに対してはその界面準位についての
補償を充分行うことができるが、容量素子用として形成
したＭＯＳトランジスタについては補償を充分に行うこ
とが難しいのが実状である。
ート酸化膜と半導体基板との間に界面準位が発生し、こ
れがエレクトロンをトラップしたりしてしきい値電圧を
大きく変動させたりする。特に、プラズマ雰囲気で行う
工程において多く発生する。そのため、水素雰囲気中で
フォーミングアニールして準位を小さくするところのＨ
２アニールによる界面準位の補償をウェハプロセスの最
終的工程において行っているのである。そして、普通の
ＭＯＳトランジスタに対してはその界面準位についての
補償を充分行うことができるが、容量素子用として形成
したＭＯＳトランジスタについては補償を充分に行うこ
とが難しいのが実状である。
その理由は、容量素子用のＭＯＳ）ランジスタは必要な
容量値を得るため普通のＭＯＳトランジスタに比較して
ゲート電極の面積が非常に広く形成されておりゲート電
極の縦、横が共に長い。
容量値を得るため普通のＭＯＳトランジスタに比較して
ゲート電極の面積が非常に広く形成されておりゲート電
極の縦、横が共に長い。
従って、ゲート電極にエッヂから相当に離れた部分が生
じる。そのため界面準位の補償を行う水素分子Ｈ２がゲ
ート電極中央部下にまで入りきれないことにある。とい
うのは、界面準位補償を行う水素分子Ｈ３は層間絶縁１
ＩＩＩ７を通りにくくゲート電極５下に直接入り得ない
。そのため、特にアルミニウムコンタクト部からゲート
電極側面近傍下に侵入してゲート酸化膜・半導体基板界
面に達するが、ゲート電極の側面から遠い部分下、即ち
、ゲート電極中央部付近下には到達し得ないのである。
じる。そのため界面準位の補償を行う水素分子Ｈ２がゲ
ート電極中央部下にまで入りきれないことにある。とい
うのは、界面準位補償を行う水素分子Ｈ３は層間絶縁１
ＩＩＩ７を通りにくくゲート電極５下に直接入り得ない
。そのため、特にアルミニウムコンタクト部からゲート
電極側面近傍下に侵入してゲート酸化膜・半導体基板界
面に達するが、ゲート電極の側面から遠い部分下、即ち
、ゲート電極中央部付近下には到達し得ないのである。
そして、水素分子Ｈ２が到達し得ない部分においては界
面準位が消えず、しきい値電圧が不安定となる。容量素
子用ＭＯＳトランジスタであっても単に容量素子として
のみならずＭＯＳトランジスタとして機能することが必
要である場合が多いのでしきい値電圧が不安定であるこ
とは看過できない問題である。
面準位が消えず、しきい値電圧が不安定となる。容量素
子用ＭＯＳトランジスタであっても単に容量素子として
のみならずＭＯＳトランジスタとして機能することが必
要である場合が多いのでしきい値電圧が不安定であるこ
とは看過できない問題である。
本発明はこのような問題点を解決すべ（為されたもので
あり、大ゲート面積ＭＯＳトランジスタにおいてゲート
酸化膜と半導体基板との界面準位のＨ２アニールによる
補償を充分に為し得るようにすることを目的とする。
あり、大ゲート面積ＭＯＳトランジスタにおいてゲート
酸化膜と半導体基板との界面準位のＨ２アニールによる
補償を充分に為し得るようにすることを目的とする。
（Ｅ、問題点を解決するための手段）
本発明大ゲート面積ＭＯＳトランジスタは上記問題点を
解決するため、一つの領域に複数の分割ＭＯＳトランジ
スタを形成し、該分割ＭＯ３Ｉ−ランジスタを直列に又
は並列に接続して一つのＭＯＳｌ−ランジスタを構成し
たことを特徴とする。
解決するため、一つの領域に複数の分割ＭＯＳトランジ
スタを形成し、該分割ＭＯ３Ｉ−ランジスタを直列に又
は並列に接続して一つのＭＯＳｌ−ランジスタを構成し
たことを特徴とする。
（Ｆ、作用）
本発明大ゲート面積ＭＯＳトランジスタによれば、複数
の分割ＭＯＳトランジスタに分割されているので、ゲー
ト電極も複数に分割され、ゲート電極に側面から遠（離
れ゛た部分がなくなる。従って、Ｈ２アニールによりゲ
ート電極の外側からゲート酸化膜・半導体基板界面にく
まなく水素分子Ｈ２が到達して界面準位の補償を為し得
るようにすることができる。
の分割ＭＯＳトランジスタに分割されているので、ゲー
ト電極も複数に分割され、ゲート電極に側面から遠（離
れ゛た部分がなくなる。従って、Ｈ２アニールによりゲ
ート電極の外側からゲート酸化膜・半導体基板界面にく
まなく水素分子Ｈ２が到達して界面準位の補償を為し得
るようにすることができる。
依って、大ゲート面積ＭＯ５）−ランジスタのしきい値
電圧が不安定になるのを防止することができる。
電圧が不安定になるのを防止することができる。
（Ｇ、実施例）［第１図乃至第３図］
以下、本発明大ゲート面積ＭＯＳトランジスタを図示実
施例に従って詳細に説明する。
施例に従って詳細に説明する。
第１図及び第２図は本発明大ゲート面積ＭＯＳトランジ
スタの一つの実施例を示すもので、第１図は平面図、第
２図は第１図の２−２線視拡大断面図である。
スタの一つの実施例を示すもので、第１図は平面図、第
２図は第１図の２−２線視拡大断面図である。
本大ゲート面積ＭＯＳトランジスタは、複数（この例で
は４個）の互いに直列に接続された分割ＭＯＳトランジ
スタからなり、そして、多数のダミーコンタクトを有す
るという特徴を有し、その点て第４図に示した従来の大
ゲート面積ＭＯＳトランジスタと異なっているが、それ
以外の点では共通している。そして、その共通点につい
ては既に説明済みなので説明を省略し、相違する点につ
いてのみ説明する。
は４個）の互いに直列に接続された分割ＭＯＳトランジ
スタからなり、そして、多数のダミーコンタクトを有す
るという特徴を有し、その点て第４図に示した従来の大
ゲート面積ＭＯＳトランジスタと異なっているが、それ
以外の点では共通している。そして、その共通点につい
ては既に説明済みなので説明を省略し、相違する点につ
いてのみ説明する。
本大ゲート面積ＭＯＳトランジスタは上述したように複
数の分割ＭＯＳトランジスタを直列に接続し、ゲート電
極５の平面形状（第１図においてハツチングで示しであ
る）を櫛状にすることにより複数の分割ＭＯＳトランジ
スタを一体に形成してなる。そして、隣り合うゲート電
極間下に位置する各拡散層６は一つの分割ＭＯＳｌ−ラ
ンジスタ ′のドレインとその隣りの分割ＭＯ５）ラン
ジスタのソースを兼ねている。
数の分割ＭＯＳトランジスタを直列に接続し、ゲート電
極５の平面形状（第１図においてハツチングで示しであ
る）を櫛状にすることにより複数の分割ＭＯＳトランジ
スタを一体に形成してなる。そして、隣り合うゲート電
極間下に位置する各拡散層６は一つの分割ＭＯＳｌ−ラ
ンジスタ ′のドレインとその隣りの分割ＭＯ５）ラン
ジスタのソースを兼ねている。
更に、アルミニウムによるダミーコンタクト８ａ、８ａ
、・・・が多数形成されている。ダミーコンタクト８ａ
、８ａは構造的に普通のコンタクト（第４図におけるコ
ンタクト８参照）と特に異なるところはなく、アルミニ
ウム９と拡散層６が接続されるように形成されているが
、形成目的が水素分子Ｈ２によるフォーミングアニール
のフォーミング効果の増大にある。即ち、フォーミング
アニールの際アルミニウムコンタクトを通じてＨ２が半
導体基板とゲート酸化膜３表面により有効にシンターさ
れるという顕著な傾向があるので、アルミニウムコンタ
クト８ａを多数（高密度）に設けることによりフォーミ
ング効果の増大を図ることができるのである。
、・・・が多数形成されている。ダミーコンタクト８ａ
、８ａは構造的に普通のコンタクト（第４図におけるコ
ンタクト８参照）と特に異なるところはなく、アルミニ
ウム９と拡散層６が接続されるように形成されているが
、形成目的が水素分子Ｈ２によるフォーミングアニール
のフォーミング効果の増大にある。即ち、フォーミング
アニールの際アルミニウムコンタクトを通じてＨ２が半
導体基板とゲート酸化膜３表面により有効にシンターさ
れるという顕著な傾向があるので、アルミニウムコンタ
クト８ａを多数（高密度）に設けることによりフォーミ
ング効果の増大を図ることができるのである。
本大ゲート面積ＭＯＳトランジスタによれば、大ゲート
面積ＭＯ５）−ランジスタ全体としてのゲート面積が広
くても、それを構成する各分割ＭＯＳトランジスタのゲ
ート電極５は細長い。
面積ＭＯ５）−ランジスタ全体としてのゲート面積が広
くても、それを構成する各分割ＭＯＳトランジスタのゲ
ート電極５は細長い。
従って、ゲート電極５のどの部分であってもゲート電極
５のエッチからは近い。即ち、従来におけるようにゲー
ト電極５にエッチから遠い部分が生じるということがな
（なる。
５のエッチからは近い。即ち、従来におけるようにゲー
ト電極５にエッチから遠い部分が生じるということがな
（なる。
しかも、上述したようにＨ２によるフォーミングアニー
ルのフォーミング効果を増大させる多数のダミーコンタ
クト部８ａ、８ａ、・・・が設けられている。従って、
フォーミングアニールによってＨ２がゲート電極５下の
ゲート酸化膜・半導体基板界面にくまなく拡散して界面
準位補償を行うことができる。依って、界面準位によ）
て大ゲート面積ＭＯＳトランジスタのしきい値電圧が変
動することを防止することができる。
ルのフォーミング効果を増大させる多数のダミーコンタ
クト部８ａ、８ａ、・・・が設けられている。従って、
フォーミングアニールによってＨ２がゲート電極５下の
ゲート酸化膜・半導体基板界面にくまなく拡散して界面
準位補償を行うことができる。依って、界面準位によ）
て大ゲート面積ＭＯＳトランジスタのしきい値電圧が変
動することを防止することができる。
尚、第１図及び第２図に示した大ゲート面積ＭＯ５）ラ
ンジスタは、ソース／ドレイン方向に分割ＭＯ５）ラン
ジスタを配置したものであっ、た。しかし、ソース／ド
レイン方向と直角な方向に分割ＭＯＳトランジスタを配
置するようにしても良い。第３図はそのようにした実施
例を示す平面図である。
ンジスタは、ソース／ドレイン方向に分割ＭＯ５）ラン
ジスタを配置したものであっ、た。しかし、ソース／ド
レイン方向と直角な方向に分割ＭＯＳトランジスタを配
置するようにしても良い。第３図はそのようにした実施
例を示す平面図である。
本大ゲート面積ＭＯＳ）ランジスタはソース／ドレイン
方向と直角な方向に分割Ｍｏｓトランジスタを配置した
上で、各分割ＭＯＳトランジスタを互いに並列に接続し
ている。そして、各分割ＭＯＳ）ランジスタ間はフィー
ルド絶縁膜（選択酸化膜）によって絶縁分離している。
方向と直角な方向に分割Ｍｏｓトランジスタを配置した
上で、各分割ＭＯＳトランジスタを互いに並列に接続し
ている。そして、各分割ＭＯＳ）ランジスタ間はフィー
ルド絶縁膜（選択酸化膜）によって絶縁分離している。
本大ゲート面積ＭＯＳトランジスタによっても、ゲート
電極５にエッヂがら遠い部分が生じないようにすること
ができ、フォーミングアニールによってＨ２がゲート電
極５下のゲート酸化膜・半導体基板界面にくまなく拡散
して界面準位補償が行われるようにすることができる。
電極５にエッヂがら遠い部分が生じないようにすること
ができ、フォーミングアニールによってＨ２がゲート電
極５下のゲート酸化膜・半導体基板界面にくまなく拡散
して界面準位補償が行われるようにすることができる。
依って、界面準位によって大ゲート面積ＭＯＳトランジ
スタのしきい値電圧が変動することのないようにするこ
とができる。
スタのしきい値電圧が変動することのないようにするこ
とができる。
（Ｈ，発明の効果）
以上に述べたように、本発明大ゲート面積ＭＯＳトラン
ジスタは、一つのトランジスタ形成領域に複数の分割Ｍ
Ｏ３）ランジスタを設け、上記分割ＭＯＳ）ランジスタ
を直列に又は並列に接続して一つのＭＯＳトランジスタ
を構成してなることを特徴とするものである。
ジスタは、一つのトランジスタ形成領域に複数の分割Ｍ
Ｏ３）ランジスタを設け、上記分割ＭＯＳ）ランジスタ
を直列に又は並列に接続して一つのＭＯＳトランジスタ
を構成してなることを特徴とするものである。
従って、本発明大ゲート面積ＭＯＳトランジスタによれ
ば、複数の分割ＭＯＳトランジスタに分割されているの
で、ゲート電極も複数に分割され、ゲート電極に側面（
エッチ）から遠く離れた部分がなくなる。従って、Ｈ２
アニールによりゲート電極の外側からゲート酸化膜・半
導体基板界面に（まなく水素分子Ｈ２が到達して界面準
位の補償を為し得るようにすることができる。
ば、複数の分割ＭＯＳトランジスタに分割されているの
で、ゲート電極も複数に分割され、ゲート電極に側面（
エッチ）から遠く離れた部分がなくなる。従って、Ｈ２
アニールによりゲート電極の外側からゲート酸化膜・半
導体基板界面に（まなく水素分子Ｈ２が到達して界面準
位の補償を為し得るようにすることができる。
依って、大ゲート面積ＭＯＳトランジスタのしきい値電
圧が界面準位によって不安定になるのを防止することが
できる。
圧が界面準位によって不安定になるのを防止することが
できる。
第１図及び第２図は本発明大ゲート面積ＭＯＳトランジ
スタの一つの実施例を示すもので、第１図は平面図、第
２図は第１図の２−２線に沿う拡大断面図、第３図は本
発明大ゲート面積ＭＯＳトランジスタの別の実施例を示
す平面図、第４図は従来例を示す断面図である。 符号の説明 １．２・・・半導体基板、 ４・・・ゲート酸化膜、 ５・・・ゲート電極、 ６・・・ソース又はドレイン領域、 ８・・・コンタクト部、 ８ａ・・・ダミーコンタクト部、 ９・・・配線膜。 ８ コンタクト部 平面図 第１図
スタの一つの実施例を示すもので、第１図は平面図、第
２図は第１図の２−２線に沿う拡大断面図、第３図は本
発明大ゲート面積ＭＯＳトランジスタの別の実施例を示
す平面図、第４図は従来例を示す断面図である。 符号の説明 １．２・・・半導体基板、 ４・・・ゲート酸化膜、 ５・・・ゲート電極、 ６・・・ソース又はドレイン領域、 ８・・・コンタクト部、 ８ａ・・・ダミーコンタクト部、 ９・・・配線膜。 ８ コンタクト部 平面図 第１図
Claims (1)
- （１）一つのトランジスタ形成領域に複数の分割ＭＯＳ
トランジスタを設け、上記分割ＭＯＳトランジスタを直
列に又は並列に接続して一つのＭＯＳトランジスタを構
成してなることを特徴とする大ゲート面積ＭＯＳトラン
ジスタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223714A JPH04105359A (ja) | 1990-08-23 | 1990-08-23 | 大ゲート面積ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223714A JPH04105359A (ja) | 1990-08-23 | 1990-08-23 | 大ゲート面積ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04105359A true JPH04105359A (ja) | 1992-04-07 |
Family
ID=16802521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2223714A Pending JPH04105359A (ja) | 1990-08-23 | 1990-08-23 | 大ゲート面積ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04105359A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721144A (en) * | 1995-04-27 | 1998-02-24 | International Business Machines Corporation | Method of making trimmable modular MOSFETs for high aspect ratio applications |
| US6337514B1 (en) | 1997-12-19 | 2002-01-08 | Nec Corporation | Semiconductor integrated circuit device effectively decreased in surface state regardless of non-permeable layer for chemical species against surface state and process for fabricating thereof |
| WO2009130844A1 (ja) * | 2008-04-25 | 2009-10-29 | パナソニック株式会社 | 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造 |
| US9123796B2 (en) | 2013-05-22 | 2015-09-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP3319126A1 (en) * | 2016-11-04 | 2018-05-09 | Semiconductor Manufacturing International Corporation (Shanghai) | Semiconductor device and fabrication method thereof |
| WO2018101480A1 (ja) * | 2016-12-02 | 2018-06-07 | 大日本印刷株式会社 | 個体認証用半導体チップ、個体認証媒体及び個体認証方法 |
-
1990
- 1990-08-23 JP JP2223714A patent/JPH04105359A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721144A (en) * | 1995-04-27 | 1998-02-24 | International Business Machines Corporation | Method of making trimmable modular MOSFETs for high aspect ratio applications |
| US5874764A (en) * | 1995-04-27 | 1999-02-23 | International Business Machines Corporation | Modular MOSFETS for high aspect ratio applications |
| US6337514B1 (en) | 1997-12-19 | 2002-01-08 | Nec Corporation | Semiconductor integrated circuit device effectively decreased in surface state regardless of non-permeable layer for chemical species against surface state and process for fabricating thereof |
| WO2009130844A1 (ja) * | 2008-04-25 | 2009-10-29 | パナソニック株式会社 | 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造 |
| JP2009267094A (ja) * | 2008-04-25 | 2009-11-12 | Panasonic Corp | 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造 |
| US8766322B2 (en) | 2008-04-25 | 2014-07-01 | Panasonic Corporation | Layout structure of standard cell, standard cell library, and layout structure of semiconductor integrated circuit |
| US9147652B2 (en) | 2008-04-25 | 2015-09-29 | Socionext Inc. | Layout structure of standard cell, standard cell library, and layout structure of semiconductor integrated circuit |
| US9123796B2 (en) | 2013-05-22 | 2015-09-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP3319126A1 (en) * | 2016-11-04 | 2018-05-09 | Semiconductor Manufacturing International Corporation (Shanghai) | Semiconductor device and fabrication method thereof |
| US11145736B2 (en) | 2016-11-04 | 2021-10-12 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor device with electrically connected doping regions and fabrication method thereof |
| WO2018101480A1 (ja) * | 2016-12-02 | 2018-06-07 | 大日本印刷株式会社 | 個体認証用半導体チップ、個体認証媒体及び個体認証方法 |
| JP2018089845A (ja) * | 2016-12-02 | 2018-06-14 | 大日本印刷株式会社 | 個体認証用半導体チップ、個体認証媒体及び個体認証方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4213139A (en) | Double level polysilicon series transistor cell | |
| KR950010054B1 (ko) | 반도체장치 및 그 제조방법 | |
| US4916508A (en) | CMOS type integrated circuit and a method of producing same | |
| KR930702784A (ko) | 반도체 집적회로 장치 및 그 제조방법 | |
| JPS63228666A (ja) | 半導体集積回路装置 | |
| JPH04105359A (ja) | 大ゲート面積ｍｏｓトランジスタ | |
| JPH02228063A (ja) | 高周波集積回路チヤンネル・キヤパシタ | |
| JPS62174968A (ja) | 半導体装置 | |
| JPS63278248A (ja) | ゲ−トアレイの基本セル | |
| US3766448A (en) | Integrated igfet circuits with increased inversion voltage under metallization runs | |
| KR100618098B1 (ko) | 반도체장치 및 그 제조방법 | |
| US3643139A (en) | Integrated circuit having four mosfet devices arranged in a circle surrounding a guard diffusion | |
| US3704384A (en) | Monolithic capacitor structure | |
| JPH02246264A (ja) | 半導体装置およびその製造方法 | |
| JP3008154B2 (ja) | 半導体装置の製造方法 | |
| JP3311759B2 (ja) | スクリーン構造を有する集積回路およびその製造方法 | |
| US6914300B2 (en) | Semiconductor device | |
| US6307263B1 (en) | Integrated semiconductor chip with modular dummy structures | |
| KR910006245B1 (ko) | 반도체장치 | |
| US4197143A (en) | Method of making a junction field-effect transistor utilizing a conductive buried region | |
| JPS6252474B2 (ja) | ||
| KR200156159Y1 (ko) | 커패시터구조 | |
| JPS5839035A (ja) | 半導体集積回路装置 | |
| JPS61226949A (ja) | 半導体装置及びその製造方法 | |
| JPH05218317A (ja) | 半導体集積回路装置 |