JP2018089845A - 個体認証用半導体チップ、個体認証媒体及び個体認証方法 - Google Patents

個体認証用半導体チップ、個体認証媒体及び個体認証方法 Download PDF

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Abstract

【課題】小型の個体認証装置を用いて個体認証が可能な、個体の固有情報を有する個体認証用半導体チップ、個体認証媒体及び個体認証方法を提供する。【解決手段】個体認証用半導体チップ１０は、第１面１１ａ及びそれに対向する第２面１１ｂを有する半導体基板１１と、半導体基板１１の第１面１１ａ側に形成されてなるドレイン領域１５Ｄ及びソース領域１５Ｓと、ドレイン領域１５Ｄ及びソース領域１５Ｓの間に形成されてなる、個体に固有の微細凹凸構造１２１を有する個体認証構造体１２と、個体認証構造体１２上に設けられてなる絶縁膜１３と、絶縁膜１３上に設けられてなり、互いに略平行に並列する複数の長尺状のゲート電極１４Ｇと、複数の長尺状のゲート電極１４Ｇの両端近傍のそれぞれに位置し、ドレイン領域１５Ｄ及びソース領域１５Ｓのそれぞれに接続されてなるドレイン電極１６Ｄ及びソース電極１６Ｓとを備える。【選択図】図１

Description

本発明は、個体認証用半導体チップ、個体認証媒体及び個体認証方法に関する。
各人に固有のバイオメトリック情報を利用して個人の認証を行うバイオメトリクス技術が様々な技術分野で実用化されている。バイオメトリック情報は、指紋、静脈等の身体的特徴、音声、筆跡等の行動的特徴等を含む情報であって、携帯電話や銀行キャッシュカードの利用者認証、コンピュータへのログイン権限の認証等に利用されている。近年、このようなバイオメトリック情報と同様の固有情報を有する人工物を、当該固有情報を利用して認証する人工物メトリクス技術の開発が進められている。
人工物メトリクス技術は、証書、クレジットカード等の人工物を用いた取引の場面で、安全性や信頼性を高める手段として有望視されている技術である。従来、人工物メトリクス技術に関し、クレジットカード等の媒体に組み込まれた、粒状物の光反射パターン、磁性ファイバの磁気パターン、ランダム記録された磁気パターン、磁気ストライプのランダム磁気パターン、メモリセルのランダム電荷量パターン、導電性ファイバの共振パターン等の再現性の極めて低い人工パターンを固有情報として利用する技術が提案されている（特許文献１参照）。
また、再現性の極めて低い人工パターンである微細凹凸パターンの画像に基づき、当該画像を用いたマッチング処理により個体を認証する技術が提案されている（特許文献２参照）。
国際公開第２００７／０７２７９３号 特開２０１４−１６６６９５号公報
上記特許文献１に記載の各種人工パターンは、人工物の認証用の固有情報として利用され得るものであるが、極めて微小なチップにすることが困難であって、ＩＣカード等に組み込むことが困難であるという問題がある。
また、上記特許文献２に記載の人工パターンは、微小なチップにすることは容易であるものの、個体認証のためには電子顕微鏡や光学顕微鏡によって撮像された画像を用いる必要があり、個体認証装置の小型化が実用化の障害となっているという問題がある。
このような課題に鑑みて、本発明は、小型の個体認証装置を用いて個体認証が可能な、個体の固有情報を有する個体認証用半導体チップ、個体認証媒体及び個体認証方法を提供することを目的とする。
上記課題を解決するために、本発明は、個体を認証するために用いられる半導体チップであって、第１面及びそれに対向する第２面を有する半導体基板と、前記半導体基板の前記第１面側に形成されてなるドレイン領域及びソース領域と、前記半導体基板の前記第１面上における前記ドレイン領域及び前記ソース領域の間に形成されてなる、前記個体に固有の微細凹凸構造を有する個体認証構造体と、前記個体認証構造体上に設けられてなる絶縁膜と、前記絶縁膜上に設けられてなり、互いに略平行に並列する複数の長尺状のゲート電極と、前記複数の長尺状のゲート電極の両端近傍のそれぞれに位置し、前記ドレイン領域及び前記ソース領域のそれぞれに接続されてなるドレイン電極及びソース電極とを備えることを特徴とする個体認証用半導体チップを提供する（発明１）。
上記発明（発明１）においては、前記微細凹凸構造の最小パターン間隔が１０ｎｍ未満であるのが好ましい（発明２）。
上記発明（発明１，２）においては、前記微細凹凸構造は、半導体基材の第１面上に形成されたレジストパターンの少なくとも一部を変形させてなるレジスト構造体をマスクとして当該半導体基材の第１面側をエッチングすることにより形成されてなるのが好ましい（発明３）。
また、本発明は、基体と、前記基体に組み込まれてなる、上記発明（発明１〜３）に係る個体認証用半導体チップとを備えることを特徴とする個体認証媒体を提供する（発明４）。
さらに、本発明は、上記発明（発明４）に係る個体認証媒体を用いて個体を認証する方法であって、前記個体認証用半導体チップにおける前記ソース電極及び前記ドレイン電極間にソース・ドレイン電圧を変化させながら印加し、前記ソース電極及び前記ドレイン電極の間のソース・ドレイン電流を計測するソース・ドレイン電流計測工程と、計測された前記ソース・ドレイン電流に基づいて、前記個体を認証する個体認証工程とを含むことを特徴とする個体認証方法を提供する（発明５）。
上記発明（発明５）において、前記個体認証工程において、予め計測されている前記個体認証用半導体チップの前記微細凹凸構造に固有のソース・ドレイン電流と、前記ソース・ドレイン電流計測工程にて計測された前記ソース・ドレイン電流とを対比し、前記個体を認証するのが好ましい（発明６）。
上記発明（発明６）において、前記微細凹凸構造に固有のソース・ドレイン電流は、前記複数の長尺状のゲート電極のうちから任意に選択された選択ゲート電極に所定のゲート電圧が印加されている状態で、前記ソース電極及び前記ドレイン電極間に前記ソース・ドレイン電圧を変化させながら印加することで予め計測されたものであり、前記ソース・ドレイン電流計測工程において、前記微細凹凸構造に固有のソース・ドレイン電流が予め計測されるときに選択された前記選択ゲート電極に所定のゲート電圧が印加されている状態で、前記ソース・ドレイン電流を計測するのが好ましい（発明７）。
本発明によれば、小型の個体認証装置を用いて個体認証が可能な、個体の固有情報を有する個体認証用半導体チップ、個体認証媒体及び個体認証方法を提供することができる。
図１は、本発明の一実施形態に係る個体認証用半導体チップの概略構成を示す断面図である。 図２は、本発明の一実施形態に係る個体認証用半導体チップの概略構成を示す斜視図である。 図３は、本発明の一実施形態に係る個体認証用半導体チップの製造方法における各工程を断面図にて示す工程フロー図（その１）である。 図４は、本発明の一実施形態に係る個体認証用半導体チップの製造方法における各工程を断面図にて示す工程フロー図（その２）である。 図５は、本発明の一実施形態に係る個体認証構造体（微細凹凸構造）の作製方法における各工程を断面図にて示す工程フロー図である。 図６は、本発明の一の実施形態に係る個体認証構造体（微細凹凸構造）の作製方法の他の態様における各工程を断面図にて示す工程フロー図である。 図７は、本発明の一実施形態における個体認証媒体の概略構成を示す平面図（図７（Ａ））及び裏面図（図７（Ｂ））である。 図８は、本発明の一実施形態に係る個体認証用半導体チップにおける動作原理を説明するための概略図である。 図９は、本発明の他の実施形態に係る個体認証用半導体チップの製造方法における各工程を断面図にて示す工程フロー図である。 図１０は、試験例１の模擬試験において用いた多重ゲートＧａＡｓナノワイヤ電界効果トランジスタの概略構成を示す平面図である。 図１１Ａは、試験例１の模擬試験において測定したソース・ドレイン電流の波形を示すグラフ（その１）である。 図１１Ｂは、試験例１の模擬試験において測定したソース・ドレイン電流の波形を示すグラフ（その２）である。 図１１Ｃは、試験例１の模擬試験において測定したソース・ドレイン電流の波形を示すグラフ（その３）である。 図１１Ｄは、試験例１の模擬試験において測定したソース・ドレイン電流の波形を示すグラフ（その４）である。
本発明の実施の形態について、図面を参照しながら説明する。
図１は、本実施形態に係る個体認証用半導体チップの概略構成を示す断面図であり、図２は、本実施形態に係る個体認証用半導体チップの概略構成を示す斜視図である。
図１及び図２に示すように、本実施形態に係る個体認証用半導体チップ１０は、第１面１１ａ及びそれに対向する第２面１１ｂを有する半導体基板１１と、半導体基板１１の第１面１１ａ上に設けられている個体認証構造体１２と、個体認証構造体１２上に設けられているゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられている複数の長尺状のゲート電極１４Ｇと、ゲート電極１４Ｇの両端部１４１，１４２近傍であって、半導体基板１１の第１面１１ａ上に形成されているドレイン領域１５Ｄ及びソース領域１５Ｓと、ドレイン領域１５Ｄ及びソース領域１５Ｓのそれぞれに電気的に接続されているドレイン電極１６Ｄ及びソース電極１６Ｓとを備える。
半導体基板１１としては、特に限定されるものではなく、例えば、ｐ型又はｎ型のシリコン基板、ＺｎＯ基板、ダイヤモンド基板等を用いることができるが、これらのうちｐ型シリコン基板を用いるのが好ましい。
半導体基板１１は、その第１面１１ａの略中央に位置する個体認証構造体１２が設けられているメサ領域１１１と、第１面１１ａの周縁部近傍に位置するアライメントマーク１１２とを有する。
半導体基板１１の厚さは、特に限定されるものではなく、例えば、０．１〜０．８ｍｍ程度である。半導体基板１１の大きさ（平面視における大きさ）もまた特に限定されるものではなく、例えば、１００〜２０００μｍ程度である。半導体基板１１の大きさ（平面視における大きさ）により、個体認証用半導体チップ１０の大きさが決定されるため、半導体基板１１の大きさを可能な限り小さくすることで、個体認証用半導体チップ１０の小型化を達成することができる。
ゲート絶縁膜１３は、個体認証構造体１２（微細凹凸構造１２１）を覆うように設けられており、厚さ２〜１０ｎｍ程度のシリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜、酸化アルミニウム膜等の単層膜又は積層膜により構成される。
複数の長尺状のゲート電極１４Ｇは、互いに略平行に並列しており、各ゲート電極１４Ｇに独立してゲート電圧ＶGを印加可能に構成されている。後述するように、本実施形態に係る個体認証用半導体チップ１０において、各ゲート電極１４Ｇに所定のゲート電圧ＶG（例えば、しきい値電圧ＶT）が印加されると、各ゲート電極１４Ｇの直下（ドレイン領域１５Ｄとソース領域１５Ｓとの間）の半導体基板１１の第１面１１ａ上に、ドレイン領域１５Ｄとソース領域１５Ｓとの間を連続する反転層１５Ｃが形成される。複数のゲート電極１４Ｇ直下には、不規則（ランダム）な凹凸を有する微細凹凸構造１２１が形成されているため、一のゲート電極１４Ｇにゲート電圧ＶGが印加されたときにそのゲート電極１４Ｇ直下に形成される反転層１５Ｃと、他のゲート電極１４Ｇにゲート電圧ＶGが印加されたときにそのゲート電極１４Ｇ直下に形成される反転層１５Ｃとでは、ゲート電極１４Ｇの長手方向に沿ったキャリア（電子又は正孔）密度の分布が異なる。その結果、ドレイン電極１６Ｄ及びソース電極１６Ｓ間に印加されるソース・ドレイン電圧ＶDSを変化させたときのソース・ドレイン電流ＩDSの波形は、ゲート電圧ＶGが印加されるゲート電極１４Ｇごとに異なる形状となる。すなわち、個体認証用半導体チップ１０においては、任意に選択されたゲート電極１４Ｇにゲート電圧ＶGを印加することにより、固有のソース・ドレイン電流ＩDSの波形が得られ、この固有のソース・ドレイン電流ＩDSの波形に基づいて、個体を認証することができる。
ゲート電極１４Ｇの短手方向の幅Ｗ14Gは、例えば、０．０１〜１．０μｍ程度、好ましくは０．０５〜０．５μｍ程度である。ゲート電極１４Ｇの長手方向の長さＬ14Gは、例えば、０．５〜５μｍ程度、好ましくは１〜２μｍ程度である。ゲート電極１４Ｇの厚み（膜厚）Ｔ14Gは、例えば、５０〜５００ｎｍ程度、好ましくは１００〜２００ｎｍ程度である。複数のゲート電極１４Ｇのピッチ（隣接するゲート電極１４Ｇの短手方向中心間の長さ）Ｐ14Gは、例えば、０．０２〜２．０μｍ程度、好ましくは０．１〜１．０μｍ程度である。
ゲート電極１４Ｇを構成する導電材料としては、特に限定されるものではなく、例えば、アルミニウム、アルミニウム合金、金属シリサイド、ポリシリコン等が挙げられる。
ドレイン領域１５Ｄ及びソース領域１５Ｓは、ゲート電極１４Ｇの長手方向の両端部１４１，１４２の近傍における半導体基板１１の第１面１１ａ側に形成されている。ドレイン領域１５Ｄ及びソース領域１５Ｓは、半導体基板１１の第１面１１ａ側に、ゲート電極１４Ｇを挟むようにしてｐ型又はｎ型ドーパント（不純物）をイオン注入法、熱拡散法等によりドープして形成されるｐ型又はｎ型半導体層である。
ドレイン電極１６Ｄ及びソース電極１６Ｓのそれぞれは、ドレイン領域１５Ｄ及びソース領域１５Ｓのそれぞれの上に設けられており、好ましくは厚み方向においてゲート電極１４Ｇに重ならないように設けられている。ドレイン電極１６Ｄ及びソース電極１６Ｓの厚み（膜厚）は、例えば、５０〜５００ｎｍ程度であり、好ましくは１００〜２００ｎｍ程度である。
ドレイン電極１６Ｄ及びソース電極１６Ｓを構成する導電材料としては、特に限定されるものではなく、例えば、アルミニウム、アルミニウム合金、金属シリサイド、ポリシリコン等が挙げられる。
上述した個体認証用半導体チップ１０は、例えば以下のようにして製造され得る。図３及び図４は、本実施形態に係る個体認証用半導体チップの製造方法における各工程を断面図にて示す工程フロー図である。
第１面１１ａ及びそれに対向する第２面１１ｂを有する半導体基板１１を準備し、当該半導体基板１１の第１面１１ａ上に、メサ領域１１１に相当するレジストパターン２１及びアライメントマーク１１２に相当するレジストパターン２２を形成する（図３（Ａ）参照）。レジストパターン２１，２２を構成するレジスト材料としては、特に限定されるものではなく、各種リソグラフィーに用いられる公知のレジスト材料を用いることができる。
レジストパターン２１，２２をマスクとして半導体基板１１の第１面１１ａをエッチングし、レジストパターン２１，２２を除去することで、半導体基板１１の第１面１１ａにメサ領域１１１及びアライメントマーク１１２を形成する（図３（Ｂ）参照）。
続いて、半導体基板１１の第１面１１ａのメサ領域１１１上に個体認証構造体１２（微細凹凸構造１２１）を形成する（図３（Ｃ）参照）。
かかる個体認証構造体１２（微細凹凸構造１２１）は、以下のようにして作製され得る。図５は、本実施形態における個体認証構造体（微細凹凸構造）の作製方法における各工程を断面図にて示す工程フロー図である。
半導体基板１１のメサ領域１１１上にエネルギー線感応型レジストを塗布してレジスト層３０を形成する（図５（Ａ）参照）。エネルギー線感応型レジストとしては、電子線、Ｘ線、紫外線等の所望のエネルギー線の照射により反応し得るネガ型又はポジ型の公知のレジスト材料が用いられ、例えば、ネガ型としては国際公開２００９／０６０８６９号に記載のレジスト組成物（所定の構造を有するカリックスレゾルシンアレン誘導体、酸発生剤及び架橋剤を含有するレジスト組成物）、ポジ型としては日本ゼオン社製のＺＥＰ５２０Ａ等が挙げられる。レジスト層３０の厚みは、レジスト材料の物理的強度、レジストパターンの形状、寸法、ピッチ等に応じて適宜設定され得るものであり、例えば、１０〜５００ｎｍ程度に設定され得る。
レジスト層３０の所望の部位（個体認証構造体１２（微細凹凸構造１２１）の形成予定部位）にエネルギー線を照射してレジストパターンの潜像３１を形成する（図５（Ｂ）参照）。エネルギー線としては、レジスト材料の種類に応じて適宜選択される。
レジスト層３０に現像処理を施してレジストパターン３２を形成し（図５（Ｃ）参照）、当該レジストパターン３２に外力を付与することで、レジストパターン３２が変形したレジスト変形部４１を少なくとも一部に有するレジスト構造体４０を形成する（図５（Ｄ）参照）。
外力を付与する前のレジストパターン３２は、平面視略円形、略矩形等のピラー状パターン、ラインアンドスペース状パターン、又はこれらのパターンの組み合わせ等であり、外力が付与されることで、レジストパターン３２が不規則（ランダム）に変形（傾斜、倒壊、滑り等の変形）したレジストを変形部４１少なくとも一部に有するレジスト構造体４０を形成することができる。レジスト変形部４１においては、レジストパターン３２の最小間隔が１０ｎｍ以下であるのが好ましく、５ｎｍ以下であるのが特に好ましい。
レジストパターン３２に付与される外力としては、例えば、現像処理後に行われるリンス処理の乾燥工程におけるリンス処理液の表面張力、荷電粒子線照射による帯電で発生する静電気力、流体噴射による流体圧力、超音波振動の振動圧等が挙げられ、これらの外力のうちの少なくとも１種がレジストパターン３２に付与される。これらの外力がレジストパターン３２に付与されることで、レジストパターン３２を容易に変形させることができ、人為的に再現することが極めて困難なパターンのランダム性及び微細性を有するレジスト構造体４０を形成することができる。
レジスト構造体４０をマスクとして半導体基板１１の第１面１１ａをエッチング（例えば、反応性イオンエッチング、反応性ガスエッチング等のドライエッチング；イオンミリングのような物理エッチング等）することで、半導体基板１１の第１面１１ａのメサ領域１１１上に個体認証構造体１２（微細凹凸構造１２１）を形成する（図５（Ｅ）参照）。なお、半導体基板１１のエッチングレートとレジスト構造体４０のエッチングレートとを適宜設定することにより、種々の形状、寸法の微細凹凸構造１２１を形成することができ、当該微細凹凸構造１２１におけるパターンの最小間隔を好ましくは１０ｎｍ以下、特に好ましくは５ｎｍ以下にすることができる。
次に、半導体基板１１の第１面１１ａを被覆するゲート絶縁膜１３を、２〜１０ｎｍ程度の厚みで形成する（図３（Ｄ）参照）。ゲート絶縁膜１３を形成する方法は、特に限定されるものではなく、例えば、半導体基板１１の第１面１１ａの表面熱酸化法、ゲート絶縁膜１３を構成する絶縁材料（ＳｉＯ2等）のスパッタリング法、ＣＶＤ法、原子層堆積（ＡＬＤ）法、レーザーアブレーション法等が挙げられる。なお、半導体基板１１の第１面１１ａの微細凹凸構造１２１に沿って略均一なゲート絶縁膜１３を形成してもよいし、ゲート絶縁膜１３を構成する絶縁材料を成膜し、当該絶縁膜をＣＭＰ等により平坦化することでゲート絶縁膜１３を形成してもよい。
ゲート絶縁膜１３を形成した後、ドレイン領域１５Ｄ及びソース領域１５Ｓに対応する開口を有するレジストパターン２３をゲート絶縁膜１３上に形成し（図３（Ｅ）参照）、当該レジストパターン２３をマスクとして、開口から露出するゲート絶縁膜１３をエッチングし、露出した半導体基板１１の第１面１１ａに、イオン注入法によりドーパント（導電型不純物）をドープする（図３（Ｆ）参照）。ドープされるドーパント（導電型不純物）としては、例えば、Ｐ、Ａｓ等が挙げられる。
続いて、レジストパターン２３を除去し、所定の温度でアニール処理を行う。これにより、ドープされたドーパント（導電型不純物）が活性化され、ドレイン領域１５Ｄ及びソース領域１５Ｓが形成される（図３（Ｇ）参照）。
次に、ドレイン電極１６Ｄ及びソース電極１６Ｓを構成する導電材料からなる、厚さ５０〜５００ｎｍ程度の薄膜１６を、ゲート絶縁膜１３及びドレイン領域１５Ｄ及びソース領域１５Ｓを被覆するようにして形成する（図４（Ａ）参照）。そして、ドレイン電極１６Ｄ及びソース電極１６Ｓに対応するレジストパターン２４を形成する（図４（Ｂ）参照）。当該レジストパターン２４をマスクとして導電材料薄膜１６をエッチングし、所定の温度でアニール処理を施すことで、ドレイン電極１６Ｄ及びソース電極１６Ｓを形成する（図４（Ｃ）参照）。
続いて、ゲート電極１４Ｇに相当する開口を有するレジストパターン２５を形成し（図４（Ｄ）参照）、ゲート電極１４Ｇを構成する導電材料からなる、厚さ５０〜５００ｎｍ程度の薄膜１４を、レジストパターン２５の開口及びレジストパターン２５を被覆するように形成した後（図４（Ｅ）参照）、当該レジストパターン２５を除去（リフトオフ）することで、ゲート電極１４Ｇを形成する（図４（Ｆ）参照）。このようにして、本実施形態に係る個体認証用半導体チップ１０が製造される。
なお、上記製造方法において、個体認証構造体１２（微細凹凸構造１２１）は、リソグラフィー工程により半導体基板１１の第１面１１ａのメサ領域１１１上に形成されているが、このような態様に限定されるものではない。例えば、図６に示すように、不規則（ランダム）な凹凸を有する微細凹凸構造５１が形成されたモールド５０を準備し（図６（Ａ）参照）、半導体基板１１のメサ領域１１１上に塗布したインプリントレジスト膜６０に当該モールド５０の微細凹凸構造５１を転写して転写膜６１を形成し（図６（Ｂ），（Ｃ）参照）、その転写膜６１をマスクとして半導体基板１１をエッチングすることにより、個体認証構造体１２（微細凹凸構造１２１）を形成してもよい（図６（Ｄ）参照）。
上述した個体認証用半導体チップ１０は、所定の基体に組み込まれることで個体認証媒体１として用いることができる。図７は、本実施形態における個体認証媒体の概略構成を示す平面図（図７（Ａ））及び裏面図（図７（Ｂ））である。なお、本実施形態において、個体認証媒体１としてクレジットカードを例に挙げて説明するが、これに限定されるものではなく、例えば、各種個人認証カード、パスポート、運転免許書、各種証券、各種保証書等が挙げられる。
本実施形態における個体認証媒体１は、樹脂等の適宜の素材よりなる平板状の基体２を備え、基体２の第１面２ａ及び第２面２ｂのそれぞれに所定の機能を有する構造が複数設けられている。基体２の第１面２ａには、セキュリティ情報等の各種情報が記憶されてなるＩＣチップ３と、本実施形態に係る個体認証用半導体チップ１０とが組み込まれている。基体２の第２面２ｂには、各種情報が記憶されてなる磁気ストライプ４が設けられている。
このような個体認証媒体１を用いて個体を認証する方法について説明する。
本実施形態における個体認証方法は、個体認証用半導体チップ１０におけるドレイン電極１６Ｄ及びソース電極１６Ｓ間にソース・ドレイン電圧ＶDSを変化させながら印加し、ドレイン電極１６Ｄ及びソース電極１６Ｓの間のソース・ドレイン電流ＩDSを計測するソース・ドレイン電流計測工程と、計測されたソース・ドレイン電流ＩDSに基づいて、個体を認証する個体認証工程とを含む。
ソース・ドレイン電流計測工程において、個体認証用半導体チップ１０の複数のゲート電極１４Ｇのうちから選択された１又は２以上のゲート電極１４Ｇに所定のゲート電圧ＶGを印加しながら、ドレイン電極１６Ｄ及びソース電極１６Ｓ間に印加するソース・ドレイン電圧ＶDSを所定の範囲で変化させる。
本実施形態に係る個体認証用半導体チップ１０において、ゲート電極１４Ｇ直下に形成されている個体認証構造体１２は、不規則（ランダム）であって、極めて再現性の低い凹凸を有する微細凹凸構造１２１を含む。
図８に示すように、微細凹凸構造１２１の存在により、ゲート電極１４Ｇの長手方向に沿って、微細凹凸構造１２１上に形成されるゲート絶縁膜１３の厚みにバラツキが生じると、このゲート絶縁膜１３の厚みのバラツキにより、ゲート電極１４Ｇと半導体基板１１の第１面１１ａとの距離にバラツキが生じる。その結果として、所定のゲート電圧ＶG（例えば、しきい値電圧ＶT）が印加されることでゲート電極１４Ｇ直下の半導体基板１１の第１面１１ａ上に形成される反転層（チャネル）１５Ｃは、チャネル長方向（ゲート電極１４Ｇの長手方向）に沿ってキャリア（電子又は正孔）密度のバラツキ（厚みのバラツキ）を有することになる（図８参照）。
なお、微細凹凸構造１２１上に形成されるゲート絶縁膜１３の厚みが実質的に均一である場合、微細凹凸構造１２１の高さのバラツキが数十〜数百ｎｍ程度と小さいことで、当該微細凹凸構造１２１の形状に沿った電荷遮蔽効果が奏され難く、当該微細凹凸構造１２１の形状に則した反転層（チャネル）１５Ｃが形成されない。その結果、所定のゲート電圧ＶG（例えば、しきい値電圧ＶT）が印加されることでゲート電極１４Ｇ直下の半導体基板１１の第１面１１ａ上に形成される反転層（チャネル）１５Ｃにおけるキャリア（電子又は正孔）密度は、チャネル長方向（ゲート電極１４Ｇの長手方向）に沿ってバラツキを有することになる。
このように、反転層（チャネル）１５Ｃは、各個体認証用半導体チップ１０において、チャネル長方向（ゲート電極１４Ｇの長手方向）に沿った固有のキャリア（電子又は正孔）密度分布を有するとともに、一の個体認証用半導体チップ１０における各ゲート電極１４Ｇ直下の半導体基板１１の第１面１１ａ上に形成される各反転層１５Ｃにおいても固有のキャリア（電子又は正孔）密度分布を有する。ゲート電極１４Ｇにゲート電圧ＶGが印加され、ソース・ドレイン電圧ＶDSを増大させたときにピンチオフ点がシフトする。そのピンチオフ点のシフトが、測定されるソース・ドレイン電流ＩDSの波形の変化（例えば、ソース・ドレイン電流ＩDSの波形に現われる不規則な変化（キンク現象）等）として現われるが、本実施形態に係る個体認証用半導体チップ１０においては、反転層（チャネル）１５Ｃの固有のキャリア（電子又は正孔）密度分布に対応して、ソース・ドレイン電流ＩDSの固有の波形の変化が現われる。したがって、個体認証媒体１に組み込まれている個体認証用半導体チップ１０において１又は２以上のゲート電極１４Ｇを選択し、選択されたゲート電極１４Ｇに所定のゲート電圧ＶGを印加した状態で、ソース・ドレイン電圧ＶDSを所定の範囲で変化（増大）させたときのソース・ドレイン電流ＩDSを予め測定して当該ソース・ドレイン電流ＩDSの波形に現われる特徴を登録・保管しておけば、当該個体認証媒体１を用いて所定の条件で測定されるソース・ドレイン電流ＩDSと、登録・保管されている登録ソース・ドレイン電流ＩDSとのマッチング処理により、個体を認証することができる。
測定されたソース・ドレイン電流ＩDSと、登録ソース・ドレイン電流ＩDSとのマッチング処理方法としては、例えば、相互相関係数の最大値をもってマッチング処理を行う方法、固有値・固有ベクトル等の特徴抽出に基づく主成分分析を用いる方法等が挙げられる。
上述したように、本実施形態に係る個体認証用半導体チップ１０によれば、クレジットカード等の媒体に容易に組み込むことができ、ソース・ドレイン電流ＩDSの測定により高精度に個体認証をすることができるため、小型の個体認証装置を用いて個体認証をすることができる。
以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
上記実施形態において、個体認証用半導体チップ１０を製造する方法、特にドレイン領域１５Ｄ及びソース領域１５Ｓを形成する方法として、イオン注入によりドーパント（導電型不純物）をドープする方法を例に挙げて説明したが、本発明はこのような態様に限定されるものではない。例えば、図９に示すように、半導体基板１１の第１面１１ａに形成された、所定の開口を有するマスク（ＳｉＯ2等）２６の上にドナー元素としてのＰ、Ａｓ等を含有するｎ型拡散層形成組成物１５を塗布して（図９（Ａ））、当該ドナー元素を熱拡散することによりドレイン領域１５Ｄ及びソース領域１５Ｓを形成し（図９（Ｂ））、その後、メサ領域１１１上に微細凹凸構造１２１を形成してもよい（図９（Ｃ））。
以下、試験例等を挙げて本発明をさらに詳細に説明するが、本発明は下記の試験例等に何ら限定されるものではない。
〔試験例１〕
４つのショットキーゲートＧ１〜Ｇ４がＧａＡｓナノワイヤＮｗに直交する多重ゲートＧａＡｓナノワイヤ電界効果トランジスタ（図１０参照）を準備した。そして、当該多重ゲートＧａＡｓナノワイヤ電界効果トランジスタの各ショットキーゲートＧ１〜Ｇ４に所定のゲート電圧ＶG1〜ＶG4を印加した状態で、ＧａＡｓナノワイヤＮｗに印加するソース・ドレイン電圧ＶDSを０〜３．０Ｖの範囲内で変化させ、ソース・ドレイン電流ＩDSを測定した。結果を図１１Ａ〜図１１Ｄに示す。
図１１Ａ〜図１１Ｄに示すグラフにおいて、横軸はソース・ドレイン電圧ＶDSを、縦軸はソース・ドレイン電流ＩDSを示す。図１１Ａは、ショットキーゲートＧ２〜Ｇ４に０．６Ｖのゲート電圧ＶG2〜ＶG4を印加し、ショットキーゲートＧ１に印加するゲート電圧ＶG1を０〜１Ｖの範囲で０．１Ｖごとに掃引したときのソース・ドレイン電流ＩDSの波形である。図１１Ｂは、ショットキーゲートＧ１，Ｇ３，Ｇ４に０．６Ｖのゲート電圧ＶG1，ＶG3，ＶG4を印加し、ショットキーゲートＧ２に印加するゲート電圧ＶG2を０〜１Ｖの範囲で０．１Ｖごとに掃引したときのソース・ドレイン電流ＩDSの波形である。図１１Ｃは、ショットキーゲートＧ１，Ｇ２，Ｇ４に０．６Ｖのゲート電圧ＶG1，ＶG2，ＶG4を印加し、ショットキーゲートＧ３に印加するゲート電圧ＶG3を０〜１Ｖの範囲で０．１Ｖごとに掃引したときのソース・ドレイン電流ＩDSの波形である。図１１Ｄは、ショットキーゲートＧ１〜Ｇ３に０．６Ｖのゲート電圧ＶG1〜ＶG3を印加し、ショットキーゲートＧ４に印加するゲート電圧ＶG4を０〜１Ｖの範囲で０．１Ｖごとに掃引したときのソース・ドレイン電流ＩDSの波形である。
図１１Ａ〜図１１Ｄに示すグラフから明らかなように、各ショットキーゲートＧ１〜Ｇ４に印加するゲート電圧ＶG1〜ＶG4を所定の範囲で掃引したとき、ピンチオフ点近傍における電流変化の相違、キンク現象の現われる位置や数等、それぞれに固有のソース・ドレイン電流ＩDSの波形が得られることが確認された。
ショットキーゲートＧ１〜Ｇ４のいずれかに印加するゲート電圧ＶG1〜ＶG4を掃引すると、そのショットキーゲート直下における反転層の電子密度が変動する。この電子密度の相違する部分の位置により、固有のソース・ドレイン電流ＩDSの波形が得られることからすると、不規則（ランダム）な微細凹凸構造１２により、各個体認証用半導体チップ１０において電子密度の相違する部分が固有となり、固有のソース・ドレイン電流ＩDSの波形が得られると推認される。そのため、当該個体認証用半導体チップ１０において当該ソース・ドレイン電流ＩDSの波形を得ることで、当該個体認証用半導体チップ１０が組み込まれた個体認証媒体１により個体を認証することができると考えられる。
本発明は、人工物の固有の特徴を用いる個体認証を行う必要のある分野において有用である。
１…個体認証媒体
１０…個体認証用半導体チップ
１１…半導体基板
１２…個体認証構造体
１２１…微細凹凸構造
１３…ゲート絶縁膜
１４Ｇ…ゲート電極
１５Ｄ…ドレイン領域
１５Ｓ…ソース領域
１５Ｃ…反転層
１６Ｄ…ドレイン電極
１６Ｓ…ソース電極

Claims (7)

  1. 個体を認証するために用いられる半導体チップであって、
    第１面及びそれに対向する第２面を有する半導体基板と、
    前記半導体基板の前記第１面側に形成されてなるドレイン領域及びソース領域と、
    前記半導体基板の前記第１面上における前記ドレイン領域及び前記ソース領域の間に形成されてなる、前記個体に固有の微細凹凸構造を有する個体認証構造体と、
    前記個体認証構造体上に設けられてなる絶縁膜と、
    前記絶縁膜上に設けられてなり、互いに略平行に並列する複数の長尺状のゲート電極と、
    前記複数の長尺状のゲート電極の両端近傍のそれぞれに位置し、前記ドレイン領域及び前記ソース領域のそれぞれに接続されてなるドレイン電極及びソース電極と
    を備えることを特徴とする個体認証用半導体チップ。
  2. 前記微細凹凸構造の最小パターン間隔が１０ｎｍ未満であることを特徴とする請求項１に記載の個体認証用半導体チップ。
  3. 前記微細凹凸構造は、半導体基材の第１面上に形成されたレジストパターンの少なくとも一部を変形させてなるレジスト構造体をマスクとして当該半導体基材の第１面側をエッチングすることにより形成されてなることを特徴とする請求項１又は２に記載の個体認証用半導体チップ。
  4. 基体と、
    前記基体に組み込まれてなる、請求項１〜３のいずれかに記載の個体認証用半導体チップと
    を備えることを特徴とする個体認証媒体。
  5. 請求項４に記載の個体認証媒体を用いて個体を認証する方法であって、
    前記個体認証用半導体チップにおける前記ソース電極及び前記ドレイン電極間にソース・ドレイン電圧を変化させながら印加し、前記ソース電極及び前記ドレイン電極の間のソース・ドレイン電流を計測するソース・ドレイン電流計測工程と、
    計測された前記ソース・ドレイン電流に基づいて、前記個体を認証する個体認証工程と
    を含むことを特徴とする個体認証方法。
  6. 前記個体認証工程において、予め計測されている前記個体認証用半導体チップの前記微細凹凸構造に固有のソース・ドレイン電流と、前記ソース・ドレイン電流計測工程にて計測された前記ソース・ドレイン電流とを対比し、前記個体を認証することを特徴とする請求項５に記載の個体認証方法。
  7. 前記微細凹凸構造に固有のソース・ドレイン電流は、前記複数の長尺状のゲート電極のうちから任意に選択された選択ゲート電極に所定のゲート電圧が印加されている状態で、前記ソース電極及び前記ドレイン電極間に前記ソース・ドレイン電圧を変化させながら印加することで予め計測されたものであり、
    前記ソース・ドレイン電流計測工程において、前記微細凹凸構造に固有のソース・ドレイン電流が予め計測されるときに選択された前記選択ゲート電極に所定のゲート電圧が印加されている状態で、前記ソース・ドレイン電流を計測することを特徴とする請求項６に記載の個体認証方法。
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