KR20240022256A - Puf 보안 소자의 제조방법 및 puf 보안 소자 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 130
- 239000010703 silicon Substances 0.000 claims abstract description 130
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 129
- 238000001039 wet etching Methods 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 82
- 239000004065 semiconductor Substances 0.000 claims description 59
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 34
- 230000003746 surface roughness Effects 0.000 claims description 20
- 150000007522 mineralic acids Chemical class 0.000 claims description 13
- 150000007524 organic acids Chemical class 0.000 claims description 13
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 11
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 9
- OFOBLEOULBTSOW-UHFFFAOYSA-N Malonic acid Chemical compound OC(=O)CC(O)=O OFOBLEOULBTSOW-UHFFFAOYSA-N 0.000 claims description 9
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 claims description 9
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- VZCYOOQTPOCHFL-OWOJBTEDSA-N Fumaric acid Chemical compound OC(=O)\C=C\C(O)=O VZCYOOQTPOCHFL-OWOJBTEDSA-N 0.000 claims description 6
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 6
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 6
- WNLRTRBMVRJNCN-UHFFFAOYSA-N adipic acid Chemical compound OC(=O)CCCCC(O)=O WNLRTRBMVRJNCN-UHFFFAOYSA-N 0.000 claims description 6
- XBDQKXXYIPTUBI-UHFFFAOYSA-N dimethylselenoniopropionate Natural products CCC(O)=O XBDQKXXYIPTUBI-UHFFFAOYSA-N 0.000 claims description 6
- 229910017604 nitric acid Inorganic materials 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- VLTRZXGMWDSKGL-UHFFFAOYSA-N perchloric acid Chemical compound OCl(=O)(=O)=O VLTRZXGMWDSKGL-UHFFFAOYSA-N 0.000 claims description 6
- XNGIFLGASWRNHJ-UHFFFAOYSA-N phthalic acid Chemical compound OC(=O)C1=CC=CC=C1C(O)=O XNGIFLGASWRNHJ-UHFFFAOYSA-N 0.000 claims description 6
- VZCYOOQTPOCHFL-UHFFFAOYSA-N trans-butenedioic acid Natural products OC(=O)C=CC(O)=O VZCYOOQTPOCHFL-UHFFFAOYSA-N 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 5
- KDYFGRWQOYBRFD-UHFFFAOYSA-N Succinic acid Natural products OC(=O)CCC(O)=O KDYFGRWQOYBRFD-UHFFFAOYSA-N 0.000 claims description 4
- 238000004528 spin coating Methods 0.000 claims description 4
- BMYNFMYTOJXKLE-UHFFFAOYSA-N 3-azaniumyl-2-hydroxypropanoate Chemical compound NCC(O)C(O)=O BMYNFMYTOJXKLE-UHFFFAOYSA-N 0.000 claims description 3
- FEWJPZIEWOKRBE-JCYAYHJZSA-N Dextrotartaric acid Chemical compound OC(=O)[C@H](O)[C@@H](O)C(O)=O FEWJPZIEWOKRBE-JCYAYHJZSA-N 0.000 claims description 3
- WHUUTDBJXJRKMK-UHFFFAOYSA-N Glutamic acid Natural products OC(=O)C(N)CCC(O)=O WHUUTDBJXJRKMK-UHFFFAOYSA-N 0.000 claims description 3
- WHUUTDBJXJRKMK-VKHMYHEASA-N L-glutamic acid Chemical compound OC(=O)[C@@H](N)CCC(O)=O WHUUTDBJXJRKMK-VKHMYHEASA-N 0.000 claims description 3
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 claims description 3
- 235000011054 acetic acid Nutrition 0.000 claims description 3
- 239000001361 adipic acid Substances 0.000 claims description 3
- 235000011037 adipic acid Nutrition 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 claims description 3
- 239000004327 boric acid Substances 0.000 claims description 3
- 239000001530 fumaric acid Substances 0.000 claims description 3
- 239000004220 glutamic acid Substances 0.000 claims description 3
- 235000013922 glutamic acid Nutrition 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- VZCYOOQTPOCHFL-UPHRSURJSA-N maleic acid Chemical compound OC(=O)\C=C/C(O)=O VZCYOOQTPOCHFL-UPHRSURJSA-N 0.000 claims description 3
- 239000011976 maleic acid Substances 0.000 claims description 3
- 235000006408 oxalic acid Nutrition 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 235000019260 propionic acid Nutrition 0.000 claims description 3
- IUVKMZGDUIUOCP-BTNSXGMBSA-N quinbolone Chemical compound O([C@H]1CC[C@H]2[C@H]3[C@@H]([C@]4(C=CC(=O)C=C4CC3)C)CC[C@@]21C)C1=CCCC1 IUVKMZGDUIUOCP-BTNSXGMBSA-N 0.000 claims description 3
- 238000005507 spraying Methods 0.000 claims description 3
- 235000002906 tartaric acid Nutrition 0.000 claims description 3
- 239000011975 tartaric acid Substances 0.000 claims description 3
- KDYFGRWQOYBRFD-NUQCWPJISA-N butanedioic acid Chemical compound O[14C](=O)CC[14C](O)=O KDYFGRWQOYBRFD-NUQCWPJISA-N 0.000 claims description 2
- 238000000034 method Methods 0.000 description 42
- 239000000243 solution Substances 0.000 description 37
- 235000012431 wafers Nutrition 0.000 description 30
- 238000009826 distribution Methods 0.000 description 17
- 239000006185 dispersion Substances 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 7
- 238000004630 atomic force microscopy Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000002253 acid Substances 0.000 description 3
- 150000004673 fluoride salts Chemical class 0.000 description 3
- 229910001506 inorganic fluoride Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000002203 pretreatment Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052500 inorganic mineral Inorganic materials 0.000 description 2
- 239000011707 mineral Substances 0.000 description 2
- 235000010755 mineral Nutrition 0.000 description 2
- NROKBHXJSPEDAR-UHFFFAOYSA-M potassium fluoride Chemical compound [F-].[K+] NROKBHXJSPEDAR-UHFFFAOYSA-M 0.000 description 2
- 239000011698 potassium fluoride Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- MIMUSZHMZBJBPO-UHFFFAOYSA-N 6-methoxy-8-nitroquinoline Chemical compound N1=CC=CC2=CC(OC)=CC([N+]([O-])=O)=C21 MIMUSZHMZBJBPO-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000003618 dip coating Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 235000005985 organic acids Nutrition 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 235000003270 potassium fluoride Nutrition 0.000 description 1
- VBKNTGMWIPUCRF-UHFFFAOYSA-M potassium;fluoride;hydrofluoride Chemical compound F.[F-].[K+] VBKNTGMWIPUCRF-UHFFFAOYSA-M 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- PUZPDOWCWNUUKD-UHFFFAOYSA-M sodium fluoride Chemical compound [F-].[Na+] PUZPDOWCWNUUKD-UHFFFAOYSA-M 0.000 description 1
- BFXAWOHHDUIALU-UHFFFAOYSA-M sodium;hydron;difluoride Chemical compound F.[F-].[Na+] BFXAWOHHDUIALU-UHFFFAOYSA-M 0.000 description 1
- 239000001384 succinic acid Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
- H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Weting (AREA)
Abstract
본 개시는, PUF 보안 소자의 제조방법 및 PUF 보안 소자에 관한 것으로, 일 실시 예에 따라, 실리콘 기판을 준비하는 단계; 습식 식각용액을 준비하는 단계; 및 상기 습식 식각용액을 이용하여 상기 실리콘 기판의 적어도 일면을 습식 식각하는 단계; 를 포함하는, PUF 보안 소자의 제조방법 및 상기 제조방법으로 제조된 PUF 보안 소자에 관련된다.
Description
본 개시는 PUF 보안 소자의 제조방법 및 PUF 보안 소자에 관련될 수 있다.
이동식 단말기의 보급 및 사물인터넷 (IOT, internet of things)의 발달로 인해 수많은 빅데이터가 서버와 전자기기 내에 저장되고 있고, 민감한 개인 정보 등 이 역시 대량으로 생산되고 저장되고 있다. 이에 따라 정보들의 유출이나 잘못 열람되는 보안 사고가 빈번하게 발생하고 있는데, 최근에 부각되고 있는 정보 유출의 경우 IoT, 자율주행자동차 등에서 발생하는 것으로서 인체의 직접적인 상해를 가할 수 있다는 점에서 정보 보안에 더 각별한 신경을 쓸 필요가 있다. 상기 문제점을 해결하기 위한 보안 기술로서 하드웨어 방식의 보안기술과 소프트웨어 방식의 보안기술이 병행하여 개발되고 있다. 소프트웨어 방식의 보안기술은 꾸준한 업데이트가 용이하고 신속히 시스템에 적용 가능한 점에서 널리 이용될 수 있다. 그러나, 소프트웨어 방식의 보안기술은 개인키 (private key)를 비휘발성 메모리 (non-volatile memory) 내에 저장시키기 때문에, 역 추적 및 위·변조, 리버스 엔지니어링 (reverse-engineering)에 취약할 수 있다. 하드웨어 방식의 보안기술 중 하나인, PUF (physically unclonable function)는 하드웨어 내에 존재하는 고유의 산포 특성을 활용하여 이를 하드웨어 개인 키 (private key)로 활용하는 것이 특징이다. 이러한 PUF 보안 소자 기술은 물리적으로 복제가 불가능하기에, IC 카드, 전자지갑, 전자인증, 전자지문 등 다양한 분야에서 활용되고 있다. 전술한 배경기술은 발명자가 본원의 개시 내용을 도출하는 과정에서 보유하거나 습득한 것으로서, 반드시 본 출원 전에 일반 공중에 공개된 공지기술이라고 할 수는 없다.
대부분의 PUF 보안 소자의 제작 기술들은 반도체 제조공정을 활용하고 있다. 반도체 공정이 가진 고유한 공정편차를 의도적으로 극대화하여, 소자의 산포를 유발하고, 이러한 소자 간 임의성 (randomness) 및 상이한 하드웨어 특성이 마치 '전자지문' 과 같은 고유한 특성으로 활용될 수 있다. 하지만, PUF 보안 소자를 제작하기 위한 대부분의 연구들은, 고가의 장비 (예: 고가의 반도체 공정 장비)가 필요하다. 예를 들어, 증착 (deposition), 노광 (photo lithography), 건식 식각 (dry etching)과 같은 고가의 공정을 다수 활용하고 있으므로, PUF 보안 소자의 대중화를 위해서는 제조 단가를 낮추는 것이 필요하다.
이에 상술한 문제를 해결하기 위해, 일 실시 예에 따라, 본 개시는 PUF 보안 소자의 제조방법을 제공할 수 있다. 일 예로, 고가의 반도체 공정 또는 장비 (예: 진공 공정 또는 장비)를 거의 활용하지 않고 산포 분포를 확보하는, PUF 보안 소자의 제조방법을 제공할 수 있다. 일 예로, 고가의 반도체 공정 또는 장비 (예: 진공 공정 또는 장비)의 활용 없이 습식 식각 (wet etching)을 이용하여 산포 분포를 확보하는, PUF 보안 소자의 제조방법을 제공할 수 있다.
그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 분야 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
일 실시 예에 따라, PUF 보안 소자의 제조방법은 실리콘 기판을 준비하는 단계; 습식 식각용액을 준비하는 단계; 및 상기 습식 식각용액을 이용하여 상기 실리콘 기판의 적어도 일면을 습식 식각하는 단계;를 포함할 수 있다.
일 실시 예에 따라, 상기 습식 식각용액은, 물; 무기산, 유기산 또는 이 둘; 및 불산; 을 포함하는 것일 수 있다.
일 실시 예에 따라, 상기 습식 식각용액에서 물 : 무기산, 유기산 또는 이 둘 : 불산의 질량비(W/W)는, 30 내지 50 : 90 내지 110 : 2 내지 5인 것일 수 있다.
일 실시 예에 따라, 상기 무기산은, 염산, 질산, 인산, 황산, 붕산, 브롬화수소산 및 과염소산으로 이루어진 군에서 선택된 적어도 하나 이상을 포함하고, 상기 유기산은, 아세트산, 프로피온산, 옥살산, 말론산, 숙신산, 글루탐산, 아디프산, 말레산, 푸마르산, 프탈산, 타르타르산, 및 시트르산으로 이루어진 군에서 선택된 적어도 하나 이상을 포함하는 것일 수 있다.
일 실시 예에 따라, 상기 습식 식각하는 단계는, 상기 실리콘 기판을 상기 습식 식각용액 내에 침지하거나 상기 실리콘 기판의 적어도 일면에 상기 습식 식각용액을 도포하는 것일 수 있다.
일 실시 예에 따라, 상기 습식 식각하는 단계는, 상기 실리콘 기판의 적어도 일면에 스핀 코팅, 분무 또는 바 코팅법으로 습식 식각용액을 도포하는 것일 수 있다.
일 실시 예에 따라, 상기 습식 식각하는 단계는, 20 ℃ 내지 200 ℃ 온도 및 1분 내지 5 시간 동안 습식 식각하는 것일 수 있다.
일 실시 예에 따라, 상기 습식 식각된 실리콘 기판의 표면 거칠기는, 1 nm 이상인 것일 수 있다.
일 실시 예에 따라, 상기 습식 식각하는 단계 이전에 실리콘 기판을 250 ℃ 이상의 온도에서 20분 이상 가열하여 상기 실리콘 기판의 표면을 클리닝하는 단계; 를 더 포함하는 것일 수 있다.
일 실시 예에 따라, 상기 습식 식각된 실리콘 기판 상에 반도체 소자층을 형성하는 단계; 를 더 포함하는 것일 수 있다.
일 실시 예에 따라, 상기 반도체 소자층을 형성하는 단계는, 상기 습식 식각된 실리콘 기판 표면에 절연층을 형성하는 단계; 상기 절연층 상에 실리콘층을 형성하는 단계; 상기 절연층 및 상기 실리콘층을 갖는 구조체로 패터닝하는 단계; 및 상기 구조체 또는 상기 실리콘 기판 표면의 적어도 일부분에 소스 및 드레인층을 형성하는 단계; 를 포함하는 것일 수 있다.
일 실시 예에 따라, PUF 보안 소자는 1 nm 이상의 표면 거칠기를 갖는 실리콘 기판; 및 상기 실리콘 기판 상에 형성된 반도체 소자층;을 포함할 수 있다.
일 실시 예에 따라, 본 개시에서 언급한 PUF 보안 소자의 제조방법으로 제조될 수 있다.
일 실시 예에 따라, 상기 반도체 소자층은, 상기 실리콘 기판 상에 형성된 게이트층 및 소스/드레인층; 을 포함하는, 상기 게이트층은, 옥사이드 게이트 및 폴리실리콘 게이트를 포함하는 것일 수 있다.
일 실시 예에 따라, PUF 보안 소자는 둘 이상의 PUF 보안 소자를 포함하는, PUF 보안 칩으로서, 상기 PUF 보안 칩은, 해밍 거리 (hamming distance)가 하기 수학식 1을 만족하는 것이고, 해밍 무게 (hamming weight)가 하기 수학식 2를 만족하는 것일 수 있다.
[수학식 1]
[수학식 2]
(단, n은 PUF 보안 소자의 개수, dH는 PUF 보안 칩의 해밍 거리(hamming distance), Wc는 PUF 보안 칩의 해밍 무게(hamming weight)에 해당함).
일 실시 예에 다라, 상기 PUF 보안 소자는, 본 개시에서 언급한 PUF 보안 소자를 포함할 수 있다.
일 실시 예에 따른 PUF 보안 소자의 제조방법은, 기존 고가의 반도체 공정 및 장비 (예: 진공 공정 및 장비)를 이용하지 않거나 기존 고가의 반도체 공정에서 활용되지 않는 습식 식각 (wet etching)에 의한 실리콘 기판(예: 실리콘 웨이퍼)의 전 처리 공정을 활용하는 것으로, 이는 기존의 PUF 보안 소자의 산포특성 구현을 위해 적용되는 고가의 반도체 공정에 비하여 제조비용을 획기적으로 절감시킬 수 있다.
일 실시 예에 따른 PUF 보안 소자의 제조방법은, 습식 식각 (wet etching)을 통해 의도적으로 실리콘 기판 (예: 실리콘 웨이퍼)의 표면 거칠기를 극대화시키고 이러한 실리콘 기판의 표면거칠기를 활용하여 PUF 보안 소자 (예: PUF 보안 칩)에서 실리콘 기판 상에 형성되는 수많은 반도체 소자가 높은 산포 특성을 나타낼 수 있다.
도 1은, 일 실시 예에 따른, PUF 보안 소자의 제조방법의 흐름도이다.
도 2는, 일 실시 예에 따른, PUF 보안 소자의 구성을 나타낸 단면도이다.
도 3은, 일 실시 예에 따른, PUF 보안 소자의 제조방법의 예를 나타낸 공정도이다.
도 4는, 일 실시 예에 따라, 실리콘 웨이퍼의 습식 식각 전후에서 표면 평상 및 사진 이미지를 나타낸 것이다.
도 5는, 일 실시 예에 따라, 실리콘 웨이퍼의 습식 식각 전후에서 AFM(atomic force microscopy) 측정 결과를 나타낸 것이다.
도 6은, 일 실시 예에 따라, 실리콘 웨이퍼 상에 형성된 PUF 반도체 소자의 (a) 구성 및 (b) 현미경 사진을 나타낸 것이다.
도 7은, 일 실시 예에 따라, PUF 반도체 소자의 문턱전압(threshold voltage) 측정 결과를 나타낸 것이다.
도 8은, 일 실시 예에 따라, PUF 보안 칩의 로직 분포도(Logic distribution)를 나타낸 것이다.
도 2는, 일 실시 예에 따른, PUF 보안 소자의 구성을 나타낸 단면도이다.
도 3은, 일 실시 예에 따른, PUF 보안 소자의 제조방법의 예를 나타낸 공정도이다.
도 4는, 일 실시 예에 따라, 실리콘 웨이퍼의 습식 식각 전후에서 표면 평상 및 사진 이미지를 나타낸 것이다.
도 5는, 일 실시 예에 따라, 실리콘 웨이퍼의 습식 식각 전후에서 AFM(atomic force microscopy) 측정 결과를 나타낸 것이다.
도 6은, 일 실시 예에 따라, 실리콘 웨이퍼 상에 형성된 PUF 반도체 소자의 (a) 구성 및 (b) 현미경 사진을 나타낸 것이다.
도 7은, 일 실시 예에 따라, PUF 반도체 소자의 문턱전압(threshold voltage) 측정 결과를 나타낸 것이다.
도 8은, 일 실시 예에 따라, PUF 보안 칩의 로직 분포도(Logic distribution)를 나타낸 것이다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이하, PUF 보안 소자의 제조방법 및 PUF 보안 소자에 대하여 실시예 및 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본 발명이 이러한 실시예 및 도면에 제한되는 것은 아니다.
도 1은, 일 실시 예에 따른 PUF 보안 소자의 제조방법의 흐름도이다.
일 실시 예에 따라, 도 1을 참조하면, PUF 보안 소자의 제조방법은, 실리콘 기판을 준비하는 단계(110); 습식 식각용액을 준비하는 단계(120) 및 실리콘 기판을 습식 식각하는 단계(130);를 포함할 수 있다.
일 실시 예에 따라, PUF 보안 소자의 제조방법은 습식 식각 공정을 이용하여 실리콘 기판 (예: 실리콘 웨이퍼)의 표면 조도를 증가시키고, 이를 활용하여 PUF 보안 소자에서 높은 산포분포를 확보할 수 있다.
일 실시 예에 따라, 실리콘 기판을 준비하는 단계(110)에서 실리콘 기판은, PUF 보안 소자에 적용 가능한 것이라면 본 발명의 기술 분야에서 알려진 것을 이용할 수 있다. 일 예로, PUF 보안 소자에 적용할 수 있는 n형, p형 또는 이 둘을 포함하는 실리콘 기판을 준비할 수 있다. 일 예로, 실리콘 기판은 실리콘 웨이퍼 또는 실리콘 웨이퍼를 다이싱한 다이 형태일 수 있다. 일 예로, 실리콘 기판의 크기는 2 인치(inch) 이상; 또는 2 인치 내지 12 인치일 수 있다. 일 예로, 실리콘 기판의 두께는 500 ㎛ 내지 800 ㎛일 수 있다.
일 실시 예에 따라, 실리콘 기판을 준비하는 단계(110)는 실리콘 기판의 표면을 클리닝하는 단계(도면 1에 도시하지 않음);를 더 포함할 수 있다. 일 예로, 실리콘 기판을 250 ℃ 이상; 또는 250 ℃ 내지 300 ℃의 온도에서 20분 이상; 30분 이상; 또는 20분 내지 2 시간 동안 가열하여 실리콘 기판의 표면을 클리닝할 수 있다. 일 예로, 클리닝 공정을 통해 불순물을 용이하게 제거하고 습식 식각에 의한 표면 거칠기의 확대를 증대시킬 수 있다. 일 예로, 실리콘 기판의 표면을 클리닝하는 단계는 습식 식각하는 단계 이전에 식각 대상면을 선택하여 부분적 또는 전체로 진행할 수 있다.
일 실시 예에 따라, 습식 식각용액을 준비하는 단계(120)에서 습식 식각용액은, 물; 무기산, 유기산 또는 이 둘; 및 불산 (예: HF);을 포함할 수 있다. 어떤 예에서 무기산은 불산을 포함하지 않는다. 어떤 예에서 무기산은 불소 원소를 포함할 수 있다. 어떤 예에서 습식 식각용액은 물, 무기산 및 불산을 포함할 수 있다. 어떤 예에서 습식 식각용액은 물, 무기산 및 유기산; 및 불산을 포함할 수 있다. 어떤 예에서 실리콘 기판의 표면 거칠기의 확대를 증대시키고 PUF 보안 소자에서 반도체 소자들에 의한 산포 특성을 높이기 위해서, 습식 식각용액에서 무기산 대 유기산의 질량비는 100 : 0 내지 80 : 10; 99 : 1 내지 80 : 10; 또는 90 : 10 내지 80 : 10일 수 있다.
일 실시 예에 따라, 습식 식각용액을 준비하는 단계(120)에서 습식 식각용액에서 물 : 무기산, 유기산 또는 이 둘 : 불산 (예: HF)의 질량비는, 30 내지 50 : 90 내지 110 : 2 내지 5일 수 있다. 어떤 예에서 35 내지 40 : 95 내지 105 : 3 내지 4; 또는 약 40 : 약 100 : 약 4일 수 있다. 어떤 예에서 습식 식각용액에서 물 : 무기산, 유기산 또는 이 둘 : 불산의 질량비를 제어 (예: 물 : 무기산, 유기산 또는 이 둘 : 불산의 질량비로 30 내지 50 : 90 내지 110 : 2 내지 5의 범위 내)하여 실리콘 기판의 표면 거칠기를 증가시키고 PUF 보안 소자에서 반도체 소자들에 의한 산포 특성을 높이고 다양한 형태 또는 구성을 갖는 반도체 소자의 적용이 가능할 수 있다.
일 실시 예에 따라, 습식 식각용액을 준비하는 단계(120)에서 습식 식각용액에서 무기산은 염산, 질산, 인산, 황산, 붕산, 브롬화수소산 및 과염소산으로 이루어진 군에서 선택된 적어도 하나 이상을 포함할 수 있다. 어떤 예에서 질산을 포함할 수 있다. 일 실시 예에 따라, 습식 식각용액에서 유기산은 아세트산, 프로피온산, 옥살산, 말론산, 숙신산, 글루탐산, 아디프산, 말레산, 푸마르산, 프탈산, 타르타르산, 및 시트르산으로 이루어진 군에서 선택된 적어도 하나 이상을 포함할 수 있다.
일 실시 예에 따라, 불산은 습식 식각용액 중 0.2% (w/w) 내지 약 10% (w/w)로 포함될 수 있다.
일 실시 예에 따라, 습식 식각용액은 무기 불화염을 더 포함하고, 습식 식각용액에서 불산 대 무기 불화염은 99 : 1 내지 80 : 10 (w/w)일 수 있다. 일 예로, 무기 불화염은 불화 암모늄 (NH4F), 중불화 암모늄 (NH4FㆍHF), 완충 (buffered) 플루오르화 수소산, 불화 나트륨 (NaF), 중불화 나트륨 (NaHF2), 불화 칼륨 (KF) 및 중불화 칼륨 (KHF2)으로 이루어진 군에서 선택된 적어도 하나 이상을 포함할 수 있다.
일 실시 예에 따라, 습식 식각하는 단계(130)는 습식 식각용액을 이용하여 실리콘 기판의 적어도 일면을 습식 식각하여 표면 거칠기가 증대된 거친 표면을 형성할 수 있다. 어떤 예에서 습식 식각공정에 의해 실리콘 기판의 표면거칠기를 증가시키고 이는 경제적인 공정을 통해 실리콘 기판 상에 적층되는 복수개의 반도체 소자 (예: PUF 반도체 보안 칩)의 산포특성을 유도하거나 반도체 소자의 산포특성을 증가시킬 수 있다.
일 예로, 습식 식각하는 단계(130)는 습식 식각용액 내에 실리콘 기판을 침지하거나 또는 실리콘 기판의 적어도 일면에 습식 식각용액을 도포 또는 코팅할 수 있다. 어떤 예에서 실리콘 기판의 일면 또는 양면에 습식 식각용액을 도포 또는 코팅할 수 있다. 일 예로, 실리콘 기판의 적어도 일면에 스핀(spin) 코팅, 롤(roll) 코팅, 스프레이 코팅, 딥(dip) 코팅, 바 코팅, 플로(flow) 코팅, 닥터 블레이드(doctor blade), 디스펜싱(dispensing), 잉크젯 프린팅 등을 이용하여 도포 또는 코팅할 수 있다. 일 예로, 5초 내지 120초 동안 500 rpm 내지 5,000 rpm의 속도로 스핀 코팅할 수 있다.
일 실시 예에 따라, 습식 식각하는 단계(130)는, 10 ℃ 이상; 상온 (rt) 이상; 20 ℃ 내지 200 ℃ 온도 및 1분 내지 5 시간 동안 습식 식각할 수 있다. 어떤 예에서 20 ℃ 내지 30 ℃온도 및 4 시간 내지 5 시간을 이용할 수 있다. 어떤 예에서 100 ℃ 내지 200 ℃; 또는 150 ℃ 내지 200 ℃에서 10 분 이내; 또는 5분 이내의 시간을 이용할 수 있다.
일 예로, 10 ℃ 이상; 상온 (rt) 이상; 20 ℃ 내지 200 ℃ 온도에서 실리콘 기판을 습식 식각용액 내에 침지하거나 또는 실리콘 기판의 적어도 일면에 습식 식각용액을 도포 또는 코팅하고 이러한 온도에서 1분 내지 5시간 동안 유지할 수 있다. 일 예로, 실리콘 기판을 습식 식각용액 내에 침지하거나 또는 실리콘 기판의 적어도 일면에 습식 식각용액을 도포 또는 코팅한 이후에 10 ℃ 이상; 상온 (rt) 이상; 또는 20 ℃ 내지 200 ℃ 온도로 가열하고, 이러한 온도에서 1분 내지 5 시간 동안 유지할 수 있다.
일 실시 예에 따라, 습식 식각하는 단계(130)는 실리콘 기판을 습식 식각하여 1 nm (RMS, 실리콘 기판의 가로세로 50 μm 길이 면적 기준) 이상; 1.5 nm (RMS) 이상; 2 nm (RMS) 이상; 3 nm (RMS) 이상; 1.5 nm (RMS) 내지 3 nm (RMS); 1.5 nm 내지 2.5 nm (RMS); 또는 1.6 nm 내지 2.2 nm (RMS)의 표면 거칠기를 갖도록 실리콘 기판 표면으로 전 처리할 수 있다.
일 실시 예에 따라, 반도체 소자층을 형성하는 단계(140)은 습식 식각된 실리콘 기판 상에 반도체 소자층을 형성하는 단계일 수 있다. 일 예로, 습식 식각하는 단계(130)에서 습식 식각된 실리콘 기판을 이용할 수 있다. 일 예로, 반도체 소자층은 PUF 보안 소자 기술 분야에서 알려진 것이라면 제한 없이 적용될 수 있으며, 예를 들어, planar FET, FinFET, GAAFET(gate-all-around (GAA) FET) 등 다양한 구조의 반도체소자를 포함할 수 있다. 일 예로, 반도체 소자층은 PUF 보안 소자 기술 분야에서 알려진 공정을 적절하게 이용하여 제작될 수 있다.
일 실시 예에 따라, 반도체 소자층을 형성하는 단계(140)는 도 2에서 나타낸 실리콘 기판(210) 상에 형성된 반도체 소자층(220)을 포함할 수 있다. 일 예로, 반도체 소자층을 형성하는 단계(140)는, 습식 식각된 실리콘 기판 표면에 절연층을 형성하는 단계; 절연층 상에 실리콘층을 형성하는 단계; 절연층 및 실리콘층을 갖는 구조체로 패터닝하는 단계; 및 패터닝된 구조체, 실리콘 기판 (예: 절연층, 습식 식각된 실리콘 기판 또는 이 둘) 또는 이 둘의 표면의 적어도 일부분에 소스 영역 및 드레인 영역을 형성하는 단계를 포함할 수 있다.
일 실시 예에 따라, 반도체 소자층을 형성하는 단계(140)에서 절연층을 형성하는 단계는, 실리콘 산화층, 실리콘 질화층 또는 이 둘을 포함하는 절연층을 형성할 수 있다. 예를 들어, 실리콘 산화층은 증착 또는 산화 공정에 의해 형성될 수 있다. 어떤 예에서, 실리콘 산화물층은 습식 식각된 실리콘 기판을 산화시켜 (예: 건식 산화 (Dry Oxidation) 또는 습식 산화) 형성할 수 있다. 예를 들어, 실리콘 질화층은 증착 또는 질화 공정에 의해 형성될 수 있다. 어떤 예에서 CVD 증착할 수 있다.
일 예로, 절연층의 두께는 10 nm 내지 100 nm 일 수 있다. 일 예로, 절연층은 반도체 소자층에서 게이트 (예: 옥사이드 게이트)로 적용될 수 있다.
일 실시 예에 따라, 반도체 소자층을 형성하는 단계(140)에서 절연층 상에 실리콘층을 형성하는 단계는 실리콘 기판에 따라 n+ 실리콘층 또는 p+실리콘층을 증착 공정으로 형성할 수 있다. 일 예로, 실리콘층은 폴리 실리콘 (Poly-Si) (예: n+ Poly-Si)을 포함할 수 있다. 일 예로, 실리콘층의 두께는 50 nm 내지 300 nm일 수 있다. 일 예로, 실리콘층은 반도체 소자층에서 게이트로 적용될 수 있다.
일 실시 예에 따라, 반도체 소자층을 형성하는 단계(140)에서 절연층 및 실리콘층을 갖는 구조체로 패터닝하는 단계는 절연층 및 실리콘층을 갖는 원하는 형태의 구조체로 패터닝할 수 있다. 예를 들어, 포토리소그래피 및 에칭 공정을 이용하여 패터닝할 수 있다. 어떤 예에서 절연층 및 실리콘층을 갖는 구조체는 전체적으로 연결되거나 적어도 일부분이 절단, 이격 또는 분리된 영역, 홀 또는 관통홀 등을 포함할 수 있다. 예를 들어, 특정 간격으로 이격된 구조체 사이 (예: 이격 간격) 또는 관통홀 내에 나노와이어 또는 튜브 형태의 채널 등이 형성될 수 있다. 또한, 이러한 채널은 소스 및 드레인을 연결하거나 이들을 연결하는 형태의 구조체일 수 있다.
일 예로, 구조체, 실리콘 기판 또는 이 둘의 표면의 적어도 일부분에 소스 영역 및 드레인 영역을 형성하는 단계는 n+ 또는 p+ 소스 및 드레인 영역을 형성하는 것으로, 예를 들어, 소스 영역 및 드레인 영역을 형성하기 위해서 이온 삽입 (Ion Implantation) 공정으로 불순물을 주입한 후 후속열공정 (예: RTA (Rapid Thermal Process)를 이용하여 소스 영역 및 드레인 영역을 활성화할 수 있다. 예를 들어, 후속열공정 (예: RTA (Rapid Thermal Process)은 1000 ℃ 내지 1200 ℃; 1000 ℃ 내지 1100 ℃ 또는 1050 ℃ 내지 1100 ℃의 온도 및 1초 내지 20초시간; 5초 내지 20초; 또는 10초 내지 15초 동안 이루어질 수 있다.
도 2는, 일 실시 예에 따른 PUF 보안 소자의 단면도이다. 도 2를 참조하면, 일 실시 예에 따른 PUF 보안 소자는 실리콘 기판(210); 및 실리콘 기판(210) 상에 형성된 반도체 소자층(220)을 포함할 수 있다.
일 실시 예에 따라, 실리콘 기판은 도 1의 PUF 보안 소자의 제조방법으로 제조된 것일 수 있다. 일 예로, 실리콘 기판은 습식 식각공정 (예: 도 1의 PUF 보안 소자의 제조방법의 습식 긱각 공정)으로 처리되어 표면 거칠기가 1 nm 이상; 1.5 nm (RMS) 이상; 2 nm(RMS) 이상; 3 nm (RMS) 이상; 1.5 nm (RMS) 내지 3 nm (RMS); 1.5 nm 내지 2.5 nm (RMS); 또는 1.6 nm 내지 2.2 nm(RMS) 일 수 있다.
일 실시 예에 따라, 반도체 소자층(220)은, 실리콘 기판(210) 상에 단일 또는 복수개의 반도체 소자를 포함할 수 있다. 예를 들어, 반도체 소자는 planar FET, FinFET, gate-all-around (GAA) FET 등 다양한 구조의 반도체소자를 포함할 수 있으며, 이에 제한되지 않는다. 일 예로, 도 6을 참조하면, 반도체 소자층(220)은, 실리콘 기판(210) 상에 형성된 게이트층(221, 222) 및 소스/드레인층(225/224);을 포함하고, 게이트층(221, 222)은, 절연층(221)(예: 옥사이드 게이트) 및 실리콘층(222)(예: 폴리실리콘 게이트)를 포함할 수 있다.
일 실시 예에 따라, PUF 보안 소자는 둘 이상의 PUF 보안 소자를 포함하는, PUF 보안 칩을 제공할 수 있다. 상기 PUF 보안 칩은, 해밍 거리(hamming distance)가 하기 수학식 1을 만족하는 것이고, 해밍 무게(hamming weight)가 하기 수학식 2를 만족할 수 있다.
[수학식 1]
[수학식 2]
식 1 및 식 2에서 n은 PUF 보안 소자의 개수, dH는 PUF 보안 칩의 해밍 거리(hamming distance), wc는 PUF 보안 칩의 해밍 무게(hamming weight)일 수 있다.
이하, 실시예 및 비교예에 의하여 본 발명을 더욱 상세히 설명하고자 한다. 단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 내용이 하기 실시예에 한정되는 것은 아니다.
실시예 1
실리콘 웨이퍼의 습식 식각
실리콘 웨이퍼(p-type (100)) 표면의 거칠기를 생성할 수 있도록, diluted water : 질산 (HNO₃) : 불산 (HF) 이 각각 40 : 100 : 3 (W/W)로 혼합된 실리콘 식각용액을 제조하였다.
도 3에 나타낸 바와 같이, 제조된 실리콘 식각용액을 통해 실리콘 웨이퍼를 약 1 시간 동안 습식 식각을 진행하였다. 다음으로 습식 식각 전후의 실리콘 웨이퍼의 표면 변화를 관찰하였다.
도 4는 일 실시 예에 따라, 실리콘 웨이퍼의 습식 식각 전후의 실리콘 웨이퍼의 (a) 및 (b) 표면 형상; 및 (c) 및 (d) 사진 이미지를 나타낸 것으로, 도 4에서 (a) 및 (c)에서 습식 식각 전에 매끈한 표면을 가지지만, 습식 식각 이후에 (b) 및 (d)에서 거친 표면으로 변화된 것을 확인할 수 있다. (c) 및 (d) 이미지에서 습식 식각을 통한 실리콘 웨이퍼 전 처리 전/후의 표면 거칠기 변화를 육안으로 구분할 수 있다.
도 5는 일 실시 예에 따라, 실리콘 웨이퍼의 습식 식각에 의한 표면 거칠기를 정량적으로 분석하기 위한 AFM(atomic force microscopy) 측정 결과를 나타낸 것으로, (a) 실리콘 웨이퍼의 습식 식각 전 및 (b) 습식 식각 후 AFM(atomic force microscopy) 측정 결과이다. 도 5에서 식각용액을 통한 실리콘 웨이퍼의 전 처리 전 (도 5의 (a))와 같은 경우, 표면의 높낮이 단차의 평균값이 0.64 nm로 분포하였으나, 전처리 이후 (도 5의 (b)), 1.62 nm로 표면의 거칠기가 커진 것을 알 수 있다.
실시예 2
도 3에 따라 실시예 1과 동일한 공정으로 실리콘 웨이퍼(p-type (100))를 습식 식각용액으로 전 처리하고 후속 반도체공정을 진행하여 PUF 반도체 소자를 제작하였다. 구체적으로, 식각된 실리콘 웨이퍼의 식각된 표면에 건식 산화공정을 진행하여 10 nm 두께의 산화물층(221)을 형성하였다. 다음으로 산화물층 상에 n+ Poly-Si을 100 nm 두께로 증착(222)하고 포토리소그래피 공정을 진행하고 Poly-Si을 식각하여 도 6에 나타낸 형태로 반도체 구조체를 제작하였다. 소스(225, n+) 및 드레인(224, n+)에 해당되는 영역에 이온 주입한 이후 RTA (온도: 1000 ℃ 및 시간 : 15 sec)를 진행하였다. 다음으로 소스/드레인 패드를 오픈하여 도 6의 구조를 갖는 반도체 소자가 복수개로 형성된 PUF 반도체 보안 소자를 제조하였다. 도 6의 (b)에서 L=25 ㎛이고, W=140 ㎛이다.
비교예 1
실리콘 웨이퍼(p-type (100))에 습식 식각용액으로 전 처리하지 않은 것 외에는 실시예 2와 동일한 방법으로 반도체 소자를 제작하였다.
도 7은, 일 실시 예에 따라, 식각용액을 처리하지 않은 실리콘 웨이퍼와 식각용액이 처리된 실리콘 웨이퍼를 대상으로 동일한 후속 반도체공정으로 제작된 반도체 소자의 문턱전압(threshold voltage) 측정 결과를 나타낸 것이다.
실시예 2 및 비교예 1에서 제작된 모든 반도체소자들은 게이트 길이(gate length), 게이트 폭(gate width) 등 소자를 구성하는 구조 및 크기가 동일하다.
실시예 2(도 7에서 “with wet etching”의 소자는 전 처리 이후, 열화된 표면거칠기에 의해 게이트 절연막 (gate dielectric) 두께의 산포 (편차)가 발생하며, 이로 인하여 실리콘 웨이퍼 내에 존재하는 소자 간 문턱전압 (threshold voltage)의 분포의 편차가 크게 증가된 것을 확인할 수 있다. 반면에, 비교예 1은 실시예 2의 소자에 비하여 문턱전압의 분포 편차가 낮다. 즉, 실시예 2 및 비교예 1에서 각 실리콘 웨이퍼에서 제작된 소자 모두 정규 (gaussian) 분포를 보여주기는 하지만, 실리콘 웨이퍼 전 처리를 진행한 경우, 더 넓은 문턱전압 분포 및 표준편차를 나타낸다. 이러한 소자의 열화된 산포 특성은 PUF 보안 소자를 제작함에 더 적합한 조건에 해당될 수 있다.
도 8은 실시예 2에 따른 반도체 소자를 이용한 PUF 보안용 칩을 제조하였고, 도 7의 문턱전압의 분포에 관련된 PUF 보안용 칩의 로직 분포도(Logic distribution)이다. 즉, 어레이 (total: 10 × 1 × 15 = 150 bits) 당 15 bits (1 × 15)로 구성된 10 어레이의 비트맵이다.
도 8에서 도 7의 문턱전압의 분포에서, 중간값 (median)을 기준으로, 중간값보다 큰 경우, ‘1’ 의 상태를, 중간값보다 작은 경우 ‘0’ 의 상태를 지닌다고 할 때, 하나의 PUF 보안용 칩은 도 8와 같이 로직 분포도로 나타낼 수 있다. 즉, 실리콘 웨이퍼 내에 존재하는 소자들의 분포가 임의성을 가지며, 실리콘 웨이퍼를 쪼개어 (dicing) 여러 개의 칩 을 제작하게 되면, 각각의 칩은 서로 다른 임의성을 지니게 된다. 이는 전자지문 등으로 활용할 수 있다.
일 실시 예에 따른, PUF 보안 소자의 제조방법은 높은 산포특성을 갖는 PUF 보안 소자 및 PUF 보안 칩(예: PUF 반도체소자 칩)을 경제적인 공정으로 제공할 수 있다. 이는 반도체공정 진행 전에 습식 식각을 통해 실리콘 기판 (예: 실리콘 웨이퍼)의 표면의 거칠기를 의도적으로 극대화시키고, 표면 거칠기가 증가된 실리콘 기판(예: 실리콘 웨이퍼)를 활용하여 후속 반도체 공정을 거쳐 제조된 PUF 소자에서 실리콘 기판 내에 존재하는 수많은 반도체 소자가 서로 높은 산포 특성을 나타낼 수 있다. 이는 기존의 PUF 소자의 고가의 제조 공정 (예: 진공공정 적용 되는 제조공정) 등이 필요하지 않으므로, 경제적인 PUF 소자 (예: PUF 반도체 소자 칩)의 제작이 가능할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (15)
- 실리콘 기판을 준비하는 단계;
습식 식각용액을 준비하는 단계; 및
상기 습식 식각용액을 이용하여 상기 실리콘 기판의 적어도 일면을 습식 식각하는 단계;
를 포함하는,
PUF 보안 소자의 제조방법.
- 제1항에 있어서,
상기 습식 식각용액은,
물; 무기산, 유기산 또는 이 둘; 및 불산; 을 포함하는 것인,
PUF 보안 소자의 제조방법.
- 제2항에 있어서,
상기 습식 식각용액에서 물 : 무기산, 유기산 또는 이 둘 : 불산의 질량비는,
30 내지 50 : 90 내지 110 : 2 내지 5인 것인,
PUF 보안 소자의 제조방법.
- 제2항에 있어서,
상기 무기산은 염산, 질산, 인산, 황산, 붕산, 브롬화수소산 및 과염소산으로 이루어진 군에서 선택된 적어도 하나 이상을 포함하고,
상기 유기산은 아세트산, 프로피온산, 옥살산, 말론산, 숙신산, 글루탐산, 아디프산, 말레산, 푸마르산, 프탈산, 타르타르산, 및 시트르산으로 이루어진 군에서 선택된 적어도 하나 이상을 포함하는 것인,
PUF 보안 소자의 제조방법.
- 제1항에 있어서,
상기 습식 식각하는 단계는,
상기 실리콘 기판을 상기 습식 식각용액 내에 침지하거나 상기 실리콘 기판의 적어도 일면에 상기 습식 식각용액을 도포하는 것인,
PUF 보안 소자의 제조방법.
- 제1항에 있어서,
상기 습식 식각하는 단계는,
상기 실리콘 기판의 적어도 일면에 스핀 코팅, 스프레이 코팅 또는 롤(roll) 코팅으로 습식 식각용액을 도포하는 것인,
PUF 보안 소자의 제조방법.
- 제1항에 있어서,
상기 습식 식각하는 단계는,
20 ℃ 내지 200 ℃ 온도 및 1분 내지 5 시간 동안 습식 식각하는 것인,
PUF 보안 소자의 제조방법.
- 제1항에 있어서,
상기 습식 식각된 실리콘 기판의 표면 거칠기는,
1 nm 이상인 것인,
PUF 보안 소자의 제조방법.
- 제1항에 있어서,
상기 습식 식각하는 단계 이전에 실리콘 기판을 250 ℃ 이상의 온도에서 20분 이상 가열하여 상기 실리콘 기판의 표면을 클리닝하는 단계;
를 더 포함하는 것인,
PUF 보안 소자의 제조방법.
- 제1항에 있어서,
상기 습식 식각된 실리콘 기판 상에 반도체 소자층을 형성하는 단계;
를 더 포함하는 것인,
PUF 보안 소자의 제조방법.
- 제10항에 있어서,
상기 반도체 소자층을 형성하는 단계는,
상기 습식 식각된 실리콘 기판 표면에 절연층을 형성하는 단계;
상기 절연층 상에 실리콘층을 형성하는 단계;
상기 절연층 및 상기 실리콘층을 갖는 구조체로 패터닝하는 단계; 및
상기 구조체 또는 상기 실리콘 기판 표면의 적어도 일부분에 소스층 및 드레인층을 형성하는 단계;
를 포함하는 것인,
PUF 보안 소자의 제조방법.
- 1 nm 이상의 표면 거칠기를 갖는 실리콘 기판; 및
상기 실리콘 기판 상에 형성된 반도체 소자층;
을 포함하는,
PUF 보안 소자.
- 제12항에 있어서,
상기 PUF 보안 소자는 제1항 내지 제11항 중 어느 한 항의 제조방법을 제조된 것인,
PUF 보안 소자.
- 제12항에 있어서,
상기 반도체 소자층은,
상기 실리콘 기판 상에 형성된 게이트층 및 소스/드레인층;
을 포함하는,
상기 게이트층은, 산화물 게이트 및 폴리실리콘 게이트를 포함하는 것인,
PUF 보안 소자.
- 제12항의 PUF 보안 소자를 둘 이상 포함하는, PUF 보안 칩으로서,
상기 PUF 보안 칩은, 해밍 거리(hamming distance)가 하기 수학식 1을 만족
하는 것이고, 해밍 무게(hamming weight)가 하기 수학식 2를 만족하는 것인,
PUF 보안 칩:
[수학식 1]
[수학식 2]
(단, n은 PUF 보안 소자의 개수, dH는 PUF 보안 칩의 해밍 거리(hamming
distance), wc는 PUF 보안 칩의 해밍 무게(hamming weight)에 해당함).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020220100719A KR20240022256A (ko) | 2022-08-11 | 2022-08-11 | Puf 보안 소자의 제조방법 및 puf 보안 소자 |
Applications Claiming Priority (1)
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| KR (1) | KR20240022256A (ko) |
-
2022
- 2022-08-11 KR KR1020220100719A patent/KR20240022256A/ko unknown
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