KR100940145B1 - 반도체 소자의 게이트 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 title claims abstract description 33
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000000126 substance Substances 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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Abstract
본 발명은 반도체 소자의 게이트 형성 기술에 관한 것으로, 소자 분리막이 형성된 반도체 기판에 버퍼 게이트 실리콘을 증착하고, 버퍼 게이트 실리콘 상에 포토레지스트를 증착하며, 게이트 전극 형성 위치에 증착된 상기 포토레지스트를 패터닝하고, 패터닝을 통해 노출된 버퍼 게이트 실리콘을 불산(HF)을 이용하여 곡면형태로 식각하며, 포토레지스트를 제거하고, 반도체 기판 표면에 게이트 산화막을 형성하고, 게이트 산화막 상에 폴리 실리콘을 증착하며, 증착된 폴리 실리콘에 식각공정을 수행하여 게이트 폴리를 형성하는 것을 특징으로 한다. 본 발명에 의하면, 반도체 소자의 제조 시 곡면형태의 게이트를 형성함에 따라 디바이스가 축소되더라도 전기적인 특성을 안정적으로 유지할 수 있다.
반도체 소자, 게이트 길이(Gate Length), 곡면 게이트,
Description
본 발명은 반도체 소자의 게이트 형성 기술에 관한 것으로서, 특히 반도체 소자의 제조 시 곡면 형태의 게이트를 형성하는데 적합한 반도체 소자의 게이트 형성방법에 관한 것이다.
최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구가 활발히 진행되고 있으며, 상기 반도체 소자의 고집적화를 이룰 수 있는 핵심기술 중 하나로, 웨이퍼 상에 형성되는 수많은 반도체 소자 간을 분리하는 소자 분리막을 축소시키거나, 게이트를 축소시켜 반도체 소자의 미세화 구현이 가능하도록 하는 소자 분리막 축소 및 게이트 축소를 위한 기술들이 연구되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 공정단계를 나타낸 공정 순서도이다.
이하 도 1을 참조하여 종래의 반도체 소자 제조 공정을 설명하면, 먼저 도 1a에서와 같이 STI(Shallow Trench Isolation) 공정에 따라 소자 분리막(104)이 형 성된 반도체 기판(102)상에, 도 1b에 도시한 바와 같이 게이트 산화막(106)을 증착시키고, 상기 게이트 산화막(106) 상부에 폴리 실리콘(108)을 증착 시킨다. 이후, 폴리 실리콘(108) 상부에 포토레지스트(Photoresist)(110)를 형성시켜, 반도체 기판(102)상의 게이트 전극 형성 위치에 증착된 포토레지스트(110)를 포토리소그래피(Photo-lithography) 공정 및 식각 공정을 통하여 패터닝(Patterning) 시킨다.
이어 상기 패터닝된 포토레지스트를 식각 마스크로하여 상기 패터닝된 게이트 전극 형성 위치에 증착된 폴리 실리콘 층(108)을 제외한 다른 영역에 증착된 폴리 실리콘(108)을 플라즈마를 이용한 식각을 통하여, 도 1c에 도시한 바와 같이 게이트 폴리(108)를 형성하게 된다.
이와 같이 형성되는 소자 분리막(104) 및 게이트(108)의 축소를 위한 다양한 기술들이 연구되고 있으나, 소자 분리막의 축소와 달리 게이트의 단순 축소는 전기적인 문제를 일으킬 수 있다는 어려움이 존재한다.
상기한 바와 같이 동작하는 종래 기술에 의한 반도체 소자의 제조 기술에 있어서는, 디바이스가 점차 축소(Shrink)됨에 따라 게이트 길이가 축소되어 핫 캐리어 효과(Hot carrier effect)와 같은 전기적인 문제를 야기할 수 있는 가능성이 높아지고 있다는 문제점이 있었다.
이에 본 발명은, 반도체 소자의 제조 시 유효한 게이트 길이(Gate Length)의 확보를 가능하게 할 수 있는 반도체 소자의 게이트 형성 방법을 제공한다.
또한 본 발명은, 반도체 소자의 제조 시 곡면 형태의 게이트를 형성할 수 있는 반도체 소자의 게이트 형성 방법을 제공한다.
또한 본 발명은, 반도체 소자의 제조 시 볼록렌즈(Convex Lens) 형태의 게이트를 형성함으로써, 디바이스가 점차 축소되어도 게이트 길이를 유지할 수 있는 반도체 소자의 게이트 형성 방법을 제공한다.
본 발명의 일 실시예 방법은, 소자 분리막이 형성된 반도체 기판에 버퍼 게이트 실리콘을 증착하는 단계; 상기 버퍼 게이트 실리콘 상에 포토레지스트를 증착하는 단계; 게이트 전극 형성 위치에 증착된 상기 포토레지스트를 패터닝하는 단계; 상기 패터닝을 통해 노출된 상기 버퍼 게이트 실리콘을 불산(HF)을 이용하여 곡면형태로 식각하는 단계; 상기 포토레지스트를 제거하고, 상기 반도체 기판 표면에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 폴리 실리콘을 증착 하는 단계; 및 상기 증착된 폴리 실리콘에 식각공정을 수행하여 게이트 폴리를 형성하는 단계를 포함한다.
본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, 반도체 소자의 제조 시 곡면형태의 게이트를 형성함에 따라 디바이스가 축소되더라도 전기적인 특성을 안정적으로 유지할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 반도체 소자의 제조 시 유효한 게이트 길이(Gate Length)의 확보를 가능하게 하기 위한 것으로서, 곡면 형태의 게이트, 구체적으로는 볼록렌즈(Convex Lens) 형태의 게이트를 형성함으로써, 디바이스가 점차 축소되어도 게이트의 길이를 유지하기 위한 것이다.
도 2a 내지 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트를 형성하는 공정단계를 나타낸 공정 순서도이다.
도 2a는 소자 분리막(204)이 형성된 반도체 기판(202)으로서, 소자 분리막(204) 형성과정은 먼저, 반도체 기판(202) 상부에 패드 산화막과 나이트 라이드(Nitride)를 증착시킨다. 이어 나이트라이드 상부에 포토레지스트를 형성시키고, STI(Shallow Trench Isolation) 공정을 위해 식각하여야할 반도체 기판(202)상의 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝 시킨 후, 패터닝된 해당 위치에 드러난 반도체 기판(202)을 식각하여 STI 공정을 위한 트렌치(Trench)를 형성시킨다. 그리고 상기 트랜치를 실리콘 산화막 증착 공정을 통해 산화막으로 매립시켜 소자 분리막(204)을 형성하게 된다.
이후, 소자 분리막(204)이 형성된 반도체 기판(202) 상에 버퍼 게이트 실리콘(206)을 증착시킨다. 이어 도 2b에 도시한 바와 같이 버퍼 게이트 실리콘(206) 상부에 포토레지스트(Photoresist)(208)를 형성시켜, 반도체 기판(202)상의 게이트 전극 형성 위치에 증착된 포토레지스트(208)를 포토리소그래피(Photo-lithography) 공정 및 식각 공정을 통하여 패터닝(Patterning) 시킨다.
이후, 도 2c에 도시한 바와 같이 게이트 산화막의 형성 위치를 패터닝 시키고, 패터닝을 통해 노출된 버퍼 게이트 실리콘(206)에 HF 계열의 케미칼 또는 HF를 사용해서 식각 공정을 수행함으로써, 버퍼 게이트 실리콘(206)은 볼록렌즈(Convex Lens) 형태와 같이 곡면 형태로 식각(210)된다.
이후 도 2d와 같이 패터닝된 포토레지스트(208)를 제거시키고, 이에 노출된 버퍼 게이트 실리콘(206) 상부에 게이트 산화막(212)을 증착시키고, 상기 게이트 산화막(212) 상부에 폴리 실리콘(214)를 증착 시킨다. 이후, 폴리 실리콘(214) 상부에 다시 포토레지스트를 형성시켜, 반도체 기판(202)상의 게이트 전극 형성 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝하고, 패터닝된 포토레지스트를 식각 마스크로하여 상기 패터닝된 게이트 전극 형성 위치에 증착된 폴리 실리콘(214)층을 제외한 다른 영역에 증착된 폴리 실리콘(214)에 대한 식각을 통하여, 도 2e에 도시한 바와 같이 게이트 폴리(214)를 형성하게 된다.
이와 같이 본 발명의 실시예를 통해 볼록렌즈 형태의 게이트를 형성함으로써, 게이트 길이를 종래 기술을 이용하여 형성된 길이보다 길어지게 된다. 이에 디바이스가 축소됨에 따라 게이트 길이 또한, 축소될 수 있으나, 이와 같은 방식으로 곡면형태의 게이트를 형성함으로써, 게이트 길이는 디바이스 축소에 상관없이 유지될 수 있다.
이상 설명한 바와 같이, 본 발명은 반도체 소자의 제조 시 유효한 게이트 길이(Gate Length)의 확보를 가능하게 하기 위한 것으로서, 곡면 형태의 게이트, 구체적으로는 볼록렌즈(Convex Lens) 형태의 게이트를 형성함으로써, 디바이스가 점차 축소되어도 게이트의 길이를 유지할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 공정단계를 나타낸 공정 순서도,
도 2a 내지 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트를 형성하는 공정단계를 나타낸 공정 순서도.
< 도면의 주요 부분에 대한 부호 설명 >
202 : 반도체 소자 204 : 소자분리막
206 : 버퍼 게이트 실리콘 208 : 포토레지스트
210 : 곡면형태 식각 부분 212 : 게이트 산화막
214 : 게이트 폴리
Claims (3)
- 삭제
- 소자 분리막이 형성된 반도체 기판에 버퍼 게이트 실리콘을 증착하는 단계;상기 버퍼 게이트 실리콘 상에 포토레지스트를 증착하는 단계;게이트 전극 형성 위치에 증착된 상기 포토레지스트를 패터닝하는 단계;상기 패터닝을 통해 노출된 상기 버퍼 게이트 실리콘을 불산(HF) 또는 HF 계열의 케미칼을 사용해서 곡면형태로 식각하는 단계;상기 포토레지스트를 제거하고, 상기 반도체 기판 표면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 폴리 실리콘을 증착하는 단계; 및상기 증착된 폴리 실리콘에 식각공정을 수행하여 게이트 폴리를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 소자 분리막이 형성된 반도체 기판에 버퍼 게이트 실리콘을 증착하는 단계;상기 버퍼 게이트 실리콘 상에 포토레지스트를 증착하는 단계;게이트 전극 형성 위치에 증착된 상기 포토레지스트를 패터닝하는 단계;상기 패터닝을 통해 노출된 상기 버퍼 게이트 실리콘을 불산(HF)을 이용하여 곡면형태로 식각하는 단계;상기 포토레지스트를 제거하고, 상기 반도체 기판 표면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 폴리 실리콘을 증착하는 단계; 및상기 증착된 폴리 실리콘에 식각공정을 수행하여 볼록렌즈(Convex Lens) 형태의 게이트 폴리를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070124643A KR100940145B1 (ko) | 2007-12-04 | 2007-12-04 | 반도체 소자의 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070124643A KR100940145B1 (ko) | 2007-12-04 | 2007-12-04 | 반도체 소자의 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090058044A KR20090058044A (ko) | 2009-06-09 |
| KR100940145B1 true KR100940145B1 (ko) | 2010-02-03 |
Family
ID=40988581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070124643A KR100940145B1 (ko) | 2007-12-04 | 2007-12-04 | 반도체 소자의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100940145B1 (ko) |
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| KR20090058044A (ko) | 2009-06-09 |
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