CN114428377A - 与一个或多个气隙集成的光栅耦合器 - Google Patents
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Abstract
本公开涉及半导体结构，更具体地涉及与一个或多个气隙集成的光栅耦合器和制造方法。该结构包括：衬底材料，其包括一个或多个气隙；以及光栅耦合器，其设置在衬底材料和一个或多个气隙上方。
Description
技术领域
本公开涉及半导体结构，更具体地涉及与一个或多个气隙集成的光栅耦合器和制造方法。
背景技术
光耦合器是将来自光纤的光耦合到波导结构的部件。例如，光耦合器可以是在硅光子学中使用的光栅耦合器，用于提供到硅波导的有效耦合。然而，光栅耦合器的耦合效率由于光泄漏到下伏的(underlying)衬底中而受到限制。
为提高耦合效率，可在光栅耦合器下方设置反射器以将光反射回到波导结构中，使得反射光可以被波导结构吸收。例如，可使用由贵金属(例如Au)制成的金属反射镜，或由竖直堆叠的多层金属氧化物或聚合物材料组成的分布式布拉格反射器(DBR)来提高光栅耦合器的效率。然而，这种配置或者与CMOS工艺不兼容，或者需要复杂的制造步骤。因此，它们无法在Si光子学平台上容易地且成本有效地实施。
发明内容
在本公开的一方面，一种结构包括：衬底材料，其包括一个或多个气隙；以及光栅耦合器，其设置在所述衬底材料和所述一个或多个气隙上方。
在本公开的一方面，一种结构包括：体衬底材料，其包括位于所述体衬底材料内的一个或多个密封气隙；波导结构，其位于所述体衬底材料上方；以及光栅耦合器，其光学耦合到所述波导结构并设置在所述一个或多个气隙上方。
在本公开的一方面，一种方法包括：在体衬底材料中形成一个或多个密封气隙；以及在所述体衬底材料和所述一个或多个气隙上方形成光栅耦合器。
附图说明
在下面的详细描述中，借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。
图1A至图1E示出了根据本公开的一些方面的除其他特征之外的衬底中的沟槽和腔结构以及相应的制造工艺的截面图。
图2A示出了根据本公开的一些方面的除其他特征之外的用外延材料作衬里的腔结构以及相应的制造工艺。
图2B示出了根据本公开的一些方面的除其他特征之外的集成到衬底中的气隙阵列以及相应的制造工艺。
图3示出了根据本公开的一些方面的除其他特征之外的位于气隙阵列上方的光栅耦合器以及相应的制造工艺。
图4示出了根据本公开的一些方面的除其他特征之外的位于单个合并气隙上方的光栅耦合器以及相应的制造工艺。
图5示出了根据本公开的一些方面的除其他特征之外的位于气隙阵列上方的多晶硅光栅耦合器以及相应的制造工艺。
图6示出了根据本公开的一些方面的除其他特征之外的位于单个合并气隙上方的多晶硅光栅耦合器以及相应的制造工艺。
图7示出了根据本公开的另外的方面的除其他特征之外的集成在绝缘体上半导体(SOI)技术中的光栅耦合器以及相应的制造工艺。
图8A和图8B示出了根据本公开的一些方面的除其他特征之外的位于光栅耦合器的两侧并延伸到SOI技术的衬底中的沟槽以及相应的制造工艺。
图9A和图9B示出了根据本公开的一些方面的除其他特征之外的位于SOI技术的衬底中的腔结构以及相应的制造工艺。
图10示出了根据本公开的一些方面的除其他特征之外的位于光栅耦合器下方的气隙阵列以及相应的制造工艺。
图11示出了根据本公开的一些方面的除其他特征之外的与SOI技术中的光栅耦合器集成的CMOS器件以及相应的制造工艺。
具体实施方式
本公开涉及半导体结构，更具体地涉及与一个或多个气隙集成的光栅耦合器和制造方法。更具体地，本公开包括具有形成在体衬底或绝缘体上半导体(SOI)技术中的嵌入式气隙或气隙阵列的光栅耦合器。有利地，本公开提供对光栅耦合器的耦合效率的提高。
在实施例中，可以使用体硅晶片或SOI技术制造光栅耦合器。光栅耦合器可以是图案化的多晶硅材料或SiN材料，在光栅耦合器下方的衬底中具有集成的气隙。集成的气隙可以是单个合并的气隙，或气隙阵列。借助气隙或气隙阵列，峰值波长可变换为更短的波长，这有助于放宽制造限制。以此方式，无需图案化低于基本规则的小特征(例如反射器等)。也可以根据光栅耦合器的性能要求来将气隙调整为不同形状。
本公开的光栅耦合器可以使用多种不同的工具，以多种方式来制造。然而，通常，使用方法和工具来形成具有微米和纳米级尺寸的结构。已经根据集成电路(IC)技术采用了用于制造本公开的光栅耦合器的方法(即，技术)。例如，这些结构建立在晶片上，并在晶片顶部上借助光刻工艺图案化的材料膜中实现。特别地，光栅耦合器的制造使用三个基本构造块：(i)在衬底上沉积材料薄膜；(ii)通过光刻成像在膜顶部上施加图案化掩模；以及(iii)对掩模有选择性地蚀刻膜。
图1A至图1E示出了根据本公开的一些方面的除其他特征之外的形成在衬底中的沟槽和腔结构以及相应的制造工艺的截面图。更具体地，图1A示出了引入结构10，其包括由任何合适的半导体材料(例如Si)构成的体衬底12。一个或多个衬垫(pad)膜14(例如电介质材料)沉积在衬底12上。例如，衬垫膜14可以是氧化物或氮化物膜或者这些或其他电介质材料的组合。在实施例中，衬垫膜14可通过的常规沉积工艺(例如化学气相沉积(CVD))来沉积。举例来说，氮化物可沉积至约100nm至200nm的厚度；而氧化物可以沉积至约10nm的厚度。在Si衬底的情况下，氧化物可通过Si材料的炉氧化由Si形成。
仍参考图1A，在衬垫膜14上图案化开口或沟槽16，随后在衬底12中形成沟槽。沟槽16可以包括“孔”和/或“条”。在实施例中，可通过常规的光刻和蚀刻工艺形成沟槽16。例如，使形成在电介质衬垫膜14上方的抗蚀剂暴露于能量(光)下以形成图案(开口)。使用具有选择性化学作用的蚀刻工艺(例如反应离子蚀刻(RIE))来通过抗蚀剂的开口形成一个或多个沟槽16，这些沟槽16穿过衬垫膜14并进入衬底12中。然后可通过常规的氧灰化工艺或其他已知的剥离剂去除抗蚀剂。沟槽14的宽度可以由光刻分辨率确定。在一个说明性的非限制性示例中，沟槽14可以为120nm宽且进入衬底12中0.7微米深。
参考图1B，可以通过沉积电介质材料并从沟槽16底部和结构的顶部平面特征对电介质材料进行各向异性蚀刻，在沟槽16的侧壁上形成侧壁衬里(liner)(也称为间隔物(spacer))18。在实施例中，作为示例，侧壁衬里18可以是氧化物或氮化物、其组合或其他电介质材料。侧壁衬里18可以使用任何已知的沉积方法形成，例如CVD、硅衬底的热氧化、原子层沉积(ALD)或上述各项的任何组合。
侧壁衬里18应牢固地覆盖在沟槽16的侧壁上，以保护下伏的衬底材料12免受后续去除(例如蚀刻)工艺(用于腔形成)的影响。为实现该牢固的侧壁覆盖，电介质材料应该足够厚以在沟槽16的侧壁上留下厚膜，但不能太厚以至于夹断(pinch off)沟槽16的顶部开口，这会阻止腔形成。例如，可以在100nm宽的沟槽上沉积40nm的氮化物。在其它实施例中，可对沟槽16的侧壁进行热氧化以形成在衬垫膜14下方延伸的SiO2层。在此热氧化或其它沉积工艺之后，可对侧壁衬里18执行各向异性蚀刻。在实施例中，衬垫膜14的顶表面被暴露于间隔物蚀刻并且变薄但未完全去除。
在示例中，各向异性蚀刻包括使用基于全氟化碳的化学作用的RIE，此工艺从平面表面去除材料但在沟槽16的侧壁上留下电介质材料，如本领域中公知的。可使用可选的蒸气或液体HF处理、氢等离子体、退火、碱性或酸性化学清洁，或任何已知的从衬底12(例如硅)去除薄的或自生的电介质或残留间隔物蚀刻聚合物的工艺，来去除沟槽16的底部处的任何多余的电介质材料。后侧壁衬里蚀刻清洁(例如各向异性蚀刻)应在沟槽16的顶部拐角和侧壁上留下牢固的电介质衬里18，以防止在腔形成期间穿过沟槽16的侧壁蚀刻衬底12。如果使用在用于侧壁衬里18的在炉中形成的热氧化物，则可以使衬垫膜14下方的衬底12氧化，这可以提供更好的保护屏障以防止在腔形成期间非故意的衬底蚀刻。
如图1C所示，可借助于穿过沟槽16底部的衬底去除(例如蚀刻)工艺在衬底12中选择性地形成腔结构20的阵列。或者，如图1D所示，腔结构的阵列可被过蚀刻以形成单个合并的腔结构20a。在任一情况下，衬底12表面上的衬垫膜14和沟槽16侧壁上的侧壁衬里18将保护衬底12在腔形成期间不被无意地蚀刻。
为了形成腔结构20、20a，可通过湿法蚀刻工艺或干法蚀刻工艺去除沟槽16内暴露的衬底材料12。例如，干法蚀刻剂包括基于等离子体的CF4、基于等离子体的SF6或气体XeF4硅蚀刻等，湿法蚀刻工艺包括KOH和NH4OH。在实施例中，腔结构20的上表面可以在衬底12的顶表面下方约0.4μm至0.7μm深度处；但是可以调整深度以增加针对不同波长的优化。此外，腔结构20可以具有例如约200nm至1.0μm的直径；但是本文中可以预期其他尺寸。
在图1E中，去除了侧壁衬里和衬垫膜，暴露出衬底12的上表面和沟槽16的侧壁。侧壁衬里和衬垫膜可通过对这些材料有选择性的常规蚀刻工艺去除。例如，取决于用于侧壁衬里的单个电介质层或不同电介质层的堆叠，可通过仅使用热磷，或使用热磷与随后的HF化学作用，或使用HF化学作用与随后的热磷，来去除侧壁衬里和衬垫膜。在去除侧壁衬里和衬垫膜之后，可对沟槽22执行可选的退火工艺以软化或圆化(弯曲)沟槽的边缘，如本领域中公知的，从而不需要进一步解释便可完全理解本公开，例如在H2氛围中，在约800℃至约1100℃的温度范围内执行最长约60秒的退火。
图2A和图2B示出了除其他特征之外的集成到衬底12中的气隙阵列的形成。在图2A中，材料22可以形成(例如沉积)在衬底12的表面上，其包括例如可选的具有曲率的表面、沟槽16的侧壁和腔结构20的侧壁。在实施例中，材料22可以是使用超高真空CVD(UHVCVD)沉积的外延SiGe；但本文中可以预期其他半导体材料、多晶硅或外延膜以及沉积工艺。
举例来说，SiGe材料可在约600℃至750℃的温度下沉积，导致约5nm至约50nm的厚度。应当理解，取决于沟槽16的临界尺寸，可以施加其他厚度的材料22。例如，一般来说，随着沟槽16的宽度增加，材料22的厚度也增加以确保在随后的回流退火期间填充或密封沟槽16的顶部。
如图2B所示，衬底(例如材料22)可被加热到等于或高于材料22的回流温度。该回流温度使材料22回流以填充沟槽16的顶部。因为SiGe的回流温度低于Si，因此，例如材料22可以回流到沟槽16的开口中以堵住或填充沟槽16的顶部而不填充腔结构20。在实施例中，回流温度可以是约800℃至1050℃，回流时间可以是最长为约600秒的任何值。通过提供回流工艺，沟槽16的顶部被材料22完全密封，从而形成例如气隙20'。在实施例中，气隙20'可以是圆形(球形)、椭圆形、圆柱形、单个合并气隙(图1D)等。此外，气隙20'的阵列可以具有恒定间距(例如周期性的)或非周期性间距(例如变迹的(apodized))。
在可选的实施例中，可以在具有约850℃至约1050℃的温度的沉积室中持续约60秒沉积硅层至约150nm的厚度。在该温度下，SiGe材料22继续回流，继续被吸引到或迁移到沟槽16的上部(例如，通常在最小临界尺寸)。半导体材料也可以在烘烤期间回流，填充沟槽顶部处增加的体积并导致平面或接近平面的表面。该回流还有助于密封沟槽16，从而形成气隙20'。
图3示出了除其他特征之外的形成在气隙20'上方的光栅耦合器。更具体地，可以在密封气隙20'上方形成(例如沉积)电介质材料24。电介质材料24可以是通过常规沉积方法(例如CVD工艺)沉积的例如氧化物材料。可以在电介质材料24上形成(例如沉积)波导材料26。在实施例中，波导材料26可以是例如通过CVD工艺沉积的SiN。在实施例中，波导材料26的材料厚度可以是例如200nm至500nm。
可以使用常规的光刻和蚀刻工艺对波导材料26进行图案化以形成波导结构28和光栅耦合器30。光栅耦合器30的图案包括多个开口26a，这些开口可以与气隙20'对准，相对于气隙20'偏移，或它们的组合，具体取决于波导结构28的期望性能参数。开口26a也可以具有不同的形状，例如矩形、方形等。在任一情况下，多个开口26a都被定位成使得光可以穿过光栅耦合器30，到达气隙20'，然后反射回到波导结构28以优化波导结构28的耦合效率。
仍参考图3，电介质材料32可以沉积在波导材料26上方，例如波导结构28和光栅耦合器30上方。电介质材料28可以是例如通过常规沉积方法(例如CVD工艺)沉积的氧化物材料。
图4示出了包括光栅耦合器30的结构10a，其中单个气隙20a'集成到衬底12中。单个气隙20a'可通过合并图1D中描述的腔结构且然后执行图1E至图2B中描述的其余工艺来形成。在该实施例中，气隙20a'位于波导结构28和光栅耦合器30下方。此外，通过建模，已经表明，结构10a的耦合效率在记录过程中显著增加，例如，在波导结构的光栅耦合器上方不包括任何气隙特征的结构。
图5示出了结构10b，其包括与图3所示的气隙20'的阵列集成的多晶硅光栅耦合器30。在该实施例中，波导结构28可以由Si材料33构成，并且光栅耦合器30包括在Si材料33上方图案化的多晶硅材料34。在制造过程中，作为示例，Si材料33和多晶硅材料34可通过诸如CVD的任何常规沉积方法沉积，其中多晶硅材料34沉积在Si材料33上方。可以使用本文已经描述的常规的光刻和蚀刻工艺来图案化多晶硅材料34。如在任一实施例中，光栅耦合器30(例如，图案化的多晶材料)可以包括任何数量的不同图案，例如形状或开口34a。
图6示出了结构10c，其包括具有集成到衬底12中的单个气隙20a'的光栅耦合器30。单个气隙20a'可通过合并图1D中描述的腔结构，然后执行图1E至图2B中描述的其余工艺来形成。在该实施例中，光栅耦合器30包括在如关于图5所描述的Si材料33上方图案化的多晶硅材料34，其中波导结构28包括Si材料33。然而，在该实施例中，仅单个气隙20a'可以形成在下伏的衬底12中，例如通过合并图1D中描述的腔。
图7示出了除其他特征之外的使用SOI技术形成的光栅耦合器以及相应的制造工艺。更具体地，图7的结构10d示出了由SOI技术12的半导体材料12c形成的光栅耦合器30和波导结构28。本领域技术人员应当理解，SOI技术12包括衬底(晶片)12a、位于衬底12a上方的绝缘体层12b(例如，掩埋氧化物层)，以及位于绝缘体材料12b上方的半导体材料12c。半导体材料12c可以是任何合适的半导体材料，例如Si或SiN；但本文中可以预期其他半导体材料。
仍参考图7，光栅耦合器30和波导结构28可通过图案化工艺形成，例如本文中已经描述的半导体材料12c的光刻和蚀刻(RIE)，从而不需要进一步解释便可理解本公开。在替代工艺中，例如，光栅耦合器30可通过使用如参考图5所讨论的在半导体材料12c上方图案化的多晶硅材料来形成。在进一步另外的替代实施例中，光栅耦合器30和波导结构28可通过在沉积在半导体材料12c上的电介质材料上方沉积和图案化单独的半导体材料(例如SiN)来形成。在任何情况下，都在光栅耦合器30和波导结构28上沉积包层(claddinglayer)36。在实施例中，包层36是未掺杂的硅酸盐玻璃(USG)。
图8A示出了在光栅耦合器30的两侧形成的并延伸到SOI技术的半导体材料12c中的沟槽38的截面图。图8B是图8A的俯视图。更具体地，沟槽38可以形成在光栅耦合器30的两侧并延伸到半导体材料12c中。沟槽38可通过常规的光刻和蚀刻工艺，使用对于不同材料(例如包覆材料38、绝缘体材料12b和衬底12a)具有选择性的化学作用来形成。
图9A示出了形成在光栅耦合器30下方、衬底12a内的腔结构20的截面图。图9B是图9A的俯视图。更具体地，对暴露的衬底12a执行蚀刻工艺，在衬底12a内、光栅耦合器30下方形成腔结构20。腔结构20可通过对衬底12a的选择性化学作用(即剩余的材料阻止蚀刻处理在其他位置发生)来形成。在实施例中，衬底12a可被过蚀刻以将多个腔结构20合并成单个腔结构。如本文已经描述的，蚀刻工艺可以是湿法蚀刻工艺或干法蚀刻工艺。
图10示出了除其他特征之外的形成在光栅耦合器30下方的气隙20'的阵列。在实施例中，可通过将材料44沉积到沟槽38中以密封沟槽38来形成气隙20'的阵列。在密封气隙20'之前，可以如本文已经描述的那样对腔结构执行可选的清洁工艺。在实施例中，材料44可以是通过常规CVD工艺沉积的电介质材料。本领域技术人员应当理解，电介质材料将导致夹断现象。
在可选实施例中，在形成腔之前，可以在沟槽的侧壁上，优选地在暴露的衬底材料12a上，形成侧壁衬里(也称为间隔物)，然后执行各向异性蚀刻工艺以暴露沟槽的底表面，如本文已经描述的。在图10所描述的气隙形成之后，可通过对这样的材料具有选择性的常规蚀刻工艺来去除侧壁衬里。
图11示出了除其他特征之外的使用SOI技术的结构10e，其包括与光栅耦合器30和波导结构28完全集成的CMOS器件42。在实施例中，CMOS器件42可以是有源或无源器件。例如，有源器件可以是具有氮化物衬里43的晶体管；而无源器件可以是电阻器或电容器，以及其他类型的器件。
可以在片上系统(SoC)技术中利用所述具有气隙的光栅耦合器。本领域技术人员应当理解，SoC是将电子系统的所有部件集成在单个芯片或衬底上的集成电路(也称为“芯片”)。由于部件集成在单个衬底上，因此与具有等效功能的多芯片设计相比，SoC消耗的功率少得多，占用的面积也小得多。因此，SoC正成为移动计算(例如智能手机)和边缘计算市场中的主导力量。SoC也常用于嵌入式系统和物联网。
上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已经出于说明的目的给出，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能够理解本文公开的实施例。
Claims (20)
1.一种结构，包括：
衬底材料，其包括一个或多个气隙；以及
光栅耦合器，其设置在所述衬底材料和所述一个或多个气隙上方。
2.根据权利要求1所述的结构，其中所述衬底材料包括体Si材料。
3.根据权利要求1所述的结构，其中所述一个或多个气隙包括形成在所述光栅耦合器下方的气隙阵列。
4.根据权利要求3所述的结构，其中所述气隙阵列包括多个气隙，所述多个气隙以恒定间距在其间具有间隔。
5.根据权利要求3所述的结构，其中所述气隙阵列包括多个气隙，所述多个气隙以非周期性间距在其间具有间隔。
6.根据权利要求1所述的结构，其中所述光栅耦合器包括与所述一个或多个气隙对准的多个开口。
7.根据权利要求1所述的结构，其中所述光栅耦合器包括相对于所述一个或多个气隙中的每个气隙偏移的多个开口。
8.根据权利要求1所述的结构，其中外延材料密封所述一个或多个气隙，并且所述衬底包括Si。
9.根据权利要求1所述的结构，其中所述光栅耦合器包括在半导体材料上图案化的多晶硅材料。
10.根据权利要求1所述的结构，其中所述衬底材料包括绝缘体上半导体SOI技术的衬底，并且所述光栅耦合器包括所述SOI技术的图案化半导体材料。
11.根据权利要求1所述的结构，其中所述衬底材料包括绝缘体上半导体SOI技术的衬底，并且所述光栅耦合器包括所述SOI技术的半导体材料上的图案化多晶硅材料。
12.根据权利要求1所述的结构，其中所述一个或多个气隙在设置于所述光栅耦合器的相反两侧的沟槽之间延伸。
13.一种结构，包括：
体衬底材料，其包括位于所述体衬底材料内的一个或多个密封气隙；
波导结构，其位于所述体衬底材料上方；以及
光栅耦合器，其光学耦合到所述波导结构并设置在所述一个或多个气隙上方。
14.根据权利要求13所述的结构，其中所述体衬底材料包括Si材料，并且所述波导结构和所述光栅耦合器包括相同的半导体材料。
15.根据权利要求13所述的结构，其中在所述一个或多个密封气隙之间以恒定间距设置有间隔。
16.根据权利要求13所述的结构，其中在所述一个或多个密封气隙之间以非周期性间距设置有间隔。
17.根据权利要求13所述的结构，其中SiGe材料密封所述一个或多个密封气隙。
18.根据权利要求13所述的结构，其中所述光栅耦合器包括在半导体材料上图案化的多晶硅材料，并且所述波导结构包括所述半导体材料。
19.根据权利要求13所述的结构，其中所述体衬底材料包括绝缘体上半导体SOI技术的衬底，所述光栅耦合器包括所述SOI技术的图案化半导体材料，并且所述一个或多个气隙在设置于所述光栅耦合器的相反两侧的沟槽之间延伸。
20.一种方法，包括：
在体衬底材料中形成一个或多个密封气隙；以及
在所述体衬底材料和所述一个或多个气隙上方形成光栅耦合器。
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