CN115050764A - 用于宽带信号的光电检测器 - Google Patents
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Abstract
本公开涉及半导体结构,更具体地涉及用于宽带信号的光电检测器及制造方法。该结构包括:第一光电检测器;与第一光电检测器相邻的第二光电检测器;位于第一光电检测器下方的第一尺寸的第一气隙,其被构造为检测第一波长的光;以及位于第二光电检测器下方的第二尺寸的第二气隙,其被构造为检测第二波长的光。
Description
技术领域
本公开涉及半导体结构,更具体地涉及用于宽带信号的光电检测器及制造方法。
背景技术
光电检测器是将光精确转换为电信号的器件,例如用于许多不同类型的成像、传感和通信应用。为此,通常使用光敏材料(例如,Si)来形成光电检测器,它们是优良的光吸收体。然而,在使用中,光电检测器通常不会吸收照射在其上的所有光,并且在许多情况下,大量光可以完全通过光电检测器而不会被吸收。这会导致器件的准确性和效率方面的问题。
光电检测器通常使用光敏材料(例如,Si)形成,它们是优良的光吸收体。然而,在使用中,光电检测器通常需要检测来自宽带源的特定波长。这目前需要分路器和解复用器,从而增加了制造过程的复杂性。
发明内容
在本公开的一方面,一种结构包括:第一光电检测器;与所述第一光电检测器相邻的第二光电检测器;位于所述第一光电检测器下方的第一尺寸的第一气隙,其被构造为检测第一波长的光;以及位于所述第二光电检测器下方的第二尺寸的第二气隙,其被构造为检测第二波长的光。
在本公开的一方面,一种结构包括:第一光电检测器,其包括第一尺寸的第一气隙结构和密封所述第一气隙结构的外延材料;第二光电检测器,其包括第二尺寸的第二气隙结构和密封所述第二气隙结构的所述外延材料;以及浅沟槽隔离结构,其使所述第一光电检测器与所述第二光电检测器隔离。
在本公开的一方面,一种方法包括:形成第一光电检测器;形成第二光电检测器;形成位于所述第一光电检测器下方的第一尺寸的第一气隙;以及形成位于所述第二光电检测器下方的第二尺寸的第二气隙。
附图说明
在下面的详细描述中,借助本公开的示例性实施例的非限制性示例,参考所提到的多个附图来描述本公开。
图1示出了根据本公开的一些方面的引入结构。
图2示出了根据本公开的一些方面的在衬垫(pad)电介质膜和衬底中图案化的多个沟槽以及相应的制造工艺。
图3示出了根据本公开的一些方面的除其他特征之外的内衬有衬里(liner)材料的沟槽和不同尺寸的腔结构以及相应的制造工艺。
图4示出了根据本公开的一些方面的除其他特征之外的剥离衬里材料的沟槽以及相应的制造工艺。
图5示出了根据本公开的一些方面的除其他特征之外的不同尺寸的密封气隙结构以及相应的制造工艺。
图6示出了根据本公开的一些方面的除其他特征之外的位于密封气隙结构之上的掺杂外延材料以及相应的制造工艺。
图7示出了根据本公开的一些方面的除其他特征之外的到光电检测器的接触以及相应的制造工艺。
图8示出了根据本公开的一些方面的除其他特征之外的具有内衬有外延材料的不同尺寸的密封气隙结构的光电检测器以及相应的制造工艺。
图9示出了图7或图8的结构的俯视图。
具体实施方式
本公开涉及半导体结构,更具体地涉及用于宽带信号的光电检测器及制造方法。更具体地,本公开提供了一种能够检测来自宽带源的不同波长的光电检测器。例如,在实施例中,光电检测器包括在光电检测器下方具有不同尺寸气隙结构的多个Ge光电检测器。有利地,光电检测器下方的气隙结构可以增强(amplify)所需的波长,提高镜面反射率,并且可以个体地(individually)调谐到不同的波长。此外,光电检测器下方的气隙结构充当反射镜(mirror),允许吸收电磁辐射(例如,光)所需的Ge区域较薄,即,Ge厚度减小约10-30%。
在更具体的实施例中,光电检测器包括具有特定曲率的下伏(underlying)气隙结构,其充当球面镜,并且其尺寸可以变化以放大所选波长。气隙结构可以由单个腔或联合腔组成,以在光电检测器下方形成可调气隙结构。多个尺寸的气隙结构可以在同一平面上用于检测不同的波长。并且,可以针对所需波长的相长干涉而设计(调谐(tune))气隙结构的尺寸,即,波长调谐。
例如,各个光电检测器(例如,共面Ge检测器)下方的不同尺寸的气隙结构可以检测不同波长的光,其中较小的气隙结构检测较短的波长,较大的气隙结构检测较长的波长。此外,不同的光电检测器和气隙结构可以在一个区域内混合或在同一芯片上的不同区域中隔离。并且,光电检测器可以是共面的(例如,基于Ge的光电检测器)。
本公开的光电检测器可以使用多种不同的工具,以多种方式来制造。然而,通常,使用方法和工具来形成具有微米和纳米级尺度(dimension)的结构。已经根据集成电路(IC)技术采用了用于制造本公开的光电检测器的方法(即,技术)。例如,这些结构建立在晶片上,并在晶片顶部上借助光刻工艺图案化的材料膜中实现。特别地,光电检测器的制造使用三个基本构造块:(i)在衬底上沉积材料薄膜;(ii)通过光刻成像在膜顶部上施加图案化掩模;以及(iii)对掩模有选择性地蚀刻膜。
图1示出了根据本公开的一些方面的引入结构。特别地,结构10包括包含任何体半导体材料的衬底12。例如,衬底12可由任何合适的体半导体材料构成,例如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其他III/V或II/VI化合物半导体。在实施例中,衬底12可以是具有附加高掺杂区14的p型衬底。附加掺杂区14包括p型掺杂剂,例如硼(B),用于p型掺杂区。未掺杂的半导体材料16可以形成在掺杂区14之上。在实施例中,未掺杂的半导体材料16可以是在掺杂区14上外延生长的本征Si材料。未掺杂的半导体材料16有效地将掺杂区14更深地埋入衬底中。
仍参考图1,可以在未掺杂的半导体材料16上形成(例如,沉积)一个或多个衬垫膜18。作为示例,衬垫膜18可以是氧化物或氮化物。作为说明性的非限制性示例,氮化物可以通过常规沉积工艺,例如化学气相沉积(CVD),沉积到约100nm至200nm的厚度;而氧化物可以沉积到约10nm的厚度。在实施例中,当衬底12包括Si材料时,可以在Si的炉氧化中形成氧化物。
在图2中,多个沟槽20a、20b可以在衬垫膜14中图案化并进入衬底12、16中。在实施例中,多个沟槽20a、20b可以具有不同的宽度和/或不同的深度,具体取决于要由光电检测器检测的波长,如本文更详细描述的。在实施例中,沟槽20a、20b中的每一者可以延伸到掺杂区14中,其中沟槽20a的宽度和/或深度小于沟槽20b。在说明性的非限制性示例中,沟槽20a、20b可以具有约0.1μm至0.20μm范围内的宽度和约0.5μm至0.7μm范围内的深度;尽管本文基于要由光电检测器检测的特定波长可以预期其他尺度。
沟槽20a、20b可以使用常规光刻和蚀刻工艺形成。例如,将形成在衬垫膜18之上的抗蚀剂暴露于能量(光)下以形成图案(开口)。开口可以具有不同的尺度以匹配沟槽20a、20b的不同宽度(和长度)。具有选择性化学作用的蚀刻工艺,例如反应离子蚀刻(RIE),将用于形成穿过抗蚀剂开口、穿过衬垫膜18并进入衬底12中的沟槽20a、20b。然后可以通过常规氧灰化工艺或其他已知的剥离剂去除抗蚀剂。
参考图3,通过沉积电介质材料,然后在沟槽20a、20b底部和结构的顶部平面特征处对电介质材料进行各向异性蚀刻工艺,可以在沟槽20a、20b的侧壁上形成侧壁衬里22。在实施例中,侧壁衬里22可以是使用任何已知沉积方法(例如CVD、硅衬底的热氧化、原子层沉积(ALD)或其任何组合)沉积的任何合适的电介质材料,例如氧化物或氮化物或电介质层的组合。各向异性蚀刻包括使用基于全氟化碳的化学物质的RIE,此工艺从平面表面蚀刻材料但在沟槽20a、20b的侧壁上留下电介质材料(例如,侧壁衬里22)。
在实施例中,侧壁衬里22应该牢固地涂覆沟槽20a、20b的侧壁,以保护下伏的衬底12、16(包括衬底12的高掺杂区14)免受后续蚀刻工艺(用于腔形成)的影响。为了实现这种牢固的侧壁覆盖,电介质材料应该足够厚,以在沟槽20a、20b的侧壁上留下膜,但又不能太厚,以至于它夹断了沟槽20a、20b的顶部开口,这会阻止在接下来的腔蚀刻工艺期间形成腔。
如图3进一步所示,可以通过衬底蚀刻工艺,分别穿过沟槽20a、20b的底部,在衬底12中形成腔结构24a、24b。衬底表面上的衬垫膜18和沟槽20a、20b的侧壁衬里22在腔结构24a、24b的形成期间保护衬底12不被无意地蚀刻。衬底12、16的材料的去除可以通过湿法蚀刻工艺或干法蚀刻工艺完成。例如,干法蚀刻剂可以包括基于等离子体的CF4、基于等离子体的SF6或气体XeF4硅蚀刻等,而湿法蚀刻工艺可以包括KOH和NH4OH。
由于使用不同尺度的沟槽20a、20b,腔结构24a、24b可以具有不同尺度。例如,当使用较深和/或较宽的沟槽20b时,腔结构24a、24b将较宽(和较深)。类似地,当使用较浅和/或较窄的沟槽20a时,腔结构24a、24b将较窄(和较浅)。这是因为较多的蚀刻剂化学物质可以进入较深和/或较宽的沟槽20b,因此侵蚀掉较多的衬底材料。在说明性的非限制性的示例中,腔结构24a、24b的直径尺寸可以在约200nm至2μm的范围内。
在实施例中,在腔形成之前,可以使用可选的气体或液体HF清洁、氢等离子体、退火、碱性或酸性化学清洁、或已知用于从衬底12(例如,硅)去除薄的或天然的电介质或残留间隔物(spacer)蚀刻聚合物的任何工艺,来去除沟槽20a、20b底部的任何多余的电介质。后侧壁衬里蚀刻清洁(例如,各向异性蚀刻)应该在沟槽20a、20b的顶部拐角和侧壁上留下牢固的电介质衬里,例如侧壁衬里22,以防止在腔形成期间通过沟槽16的侧壁蚀刻衬底12。
在图4中,可以从该结构去除侧壁衬里和衬垫膜,从而暴露衬底16的上表面和沟槽20a、20b的侧壁。在实施例中,侧壁衬里和衬垫膜可以通过对这些材料有选择性的常规蚀刻工艺去除。例如,可以通过热磷和随后的HF化学作用或者通过HF化学作用和随后的热磷去除侧壁衬里和衬垫电介质膜,具体取决于用于侧壁衬里的是单个电介质层还是不同电介质层的堆叠。
去除侧壁衬里和衬垫膜之后,可以对沟槽20a、20b进行可选的退火工艺以软化或圆化(弯曲)沟槽20a、20b的边缘。在实施例中,退火可以在H2或其他氢气氛中执行,这还可以从硅衬底表面去除任何原生氧化物或其他氧化物。退火也可以在其他气氛中提供,例如,NH3、B2H6、Ph3、AsH2或与氢结合的其他气体。举例来说,在HF预清洁工艺之后,该结构可以在约800℃至约1100℃的温度范围内经历最多约60秒的退火工艺。如果需要很少或不需要弯曲,则可以降低退火温度,缩短时间或减少基于氢的气体流量以消除或最小化硅衬底回流。因此,本领域技术人员应当理解,可以通过温度和气体流来调节曲率。
在实施例中,在退火期间,在沟槽20a、20b的顶部处的可选弯曲的硅之间的临界尺度可以增加约20%或更多。例如,作为一个非限制性的说明性示例,对于120nm的沟槽开口,退火后的硅曲率的临界尺度可以增加到约156nm。这样,可以增加沟槽20a、20b顶部开口处的体积,这有效地允许更多的材料在其中沉积和回流以完全密封沟槽。
在图5中,可以在包括沟槽20a、20b的侧壁和腔结构24a、24b的侧壁的衬底16的表面上形成材料26。在实施例中,材料26可以是使用超高真空CVD(UHVCVD)沉积的外延Ge或SiGe材料;尽管本文设想了形成在沟槽20a、20b中的其他光电检测器半导体材料。而且,材料26应该具有比Si或衬底12、16的其他材料低的回流温度。在该示例中,材料26可以在约600℃到750℃的温度下沉积,导致约100nm到约1μm的厚度;尽管取决于沟槽20a、20b的临界尺度,可以应用其他厚度的材料26。例如,可以用更大的沟槽沉积更多的材料。
如图5进一步所示,晶片被加热到等于或大于材料的回流温度,使得材料形成填充沟槽20a、20b顶部的插塞26a。本领域普通技术人员应当理解,外延Ge或SiGe材料(例如,插塞26a)具有有助于光反射的反射特性,因此可以用作彼此共面的光电检测器。插塞26a还密封腔结构,从而形成密封的气隙结构24a'、24b'。可以构想一些材料26可以保留而作为密封气隙结构24a'、24b'中的衬里。
在实施例中,密封的气隙结构24a'、24b'可以具有约200nm到2μm范围的直径。而且,材料26可以回流并密封或塞住沟槽20a、20b而不填充腔结构24a、24b。例如,回流温度可以是800-1050℃,回流时间可以为至多约600秒的任何时间。通常,形成插塞26a的回流材料26的厚度和其他尺度可以根据沟槽20a、20b的深度和其他尺度而变化。说明性地,插塞26a可以在沟槽20b较深时较厚,在沟槽16b较宽时较宽,并且在沟槽16b较长时较长。还应当理解,取决于沟槽20a、20b的形状,插塞26a(例如,光电检测器材料)可以具有各种形状,包括圆形、椭圆形、六边形、八边形、正方形、长方形等。
在图6中,可以在密封的气隙结构24a'、24b',即,插塞(光电检测器材料)26a之上形成(例如,生长)外延半导体材料28。在实施例中,外延半导体材料28可以是具有平面上表面的本征Si材料。可以通过使用n型掺杂剂(例如,砷(As)、磷(P)和Sb和其他合适的示例)的离子注入工艺,在密封的气隙结构24a'、24b'之上的外延半导体材料28中形成n掺杂区32。这样,光电检测器可以是P-I-N光电二极管(例如,包括p掺杂区14、本征材料16、28和n掺杂区32)或雪崩结光电检测器。还构想了外延半导体材料28的附加p型掺杂可用于形成P-I-P-N光电二极管。
外延半导体材料28还可以包括在密封的气隙结构24a'、24b'的一侧上与掺杂区14接触的p掺杂区30。p掺杂区30可以通过使用p型掺杂剂(例如,硼)的离子注入工艺形成。这允许接触从结构的下侧(例如,通过接触p掺杂区14)电连接到光电检测器。
图7示出了由浅沟槽隔离区34分隔开的单独的(separate)光电检测器36。浅沟槽隔离区34形成在外延半导体材料28中,有效地隔离和分隔个体(individual)光电检测器36。在实施例中,个体光电检测器36可以具有最大为约0.25μm的宽度。浅沟槽隔离结构34通过本领域技术人员公知的常规光刻、蚀刻和沉积工艺形成,从而无需进一步解释即可完全理解本公开。
应当理解,每个光电检测器36包括p掺杂区14、密封的气隙结构24a'或24b'、光电检测器材料26a、本征材料16、28以及n掺杂区32。并且,本领域普通技术人员现在应当理解,光电检测器36可以根据相应密封的气隙结构24a'、24b'的尺寸和/或形状检测不同的波长。
仍参考图7,可以在浅沟槽隔离结构34、n掺杂区32和p掺杂区14之上形成层间电介质材料38,例如SiO2。层间电介质材料38可以通过常规CVD工艺沉积。多个接触40可形成于层间电介质材料38中,与光电检测器36(例如,n掺杂区32和p掺杂区14)电连接(例如,接触)。接触40可以通过常规光刻、蚀刻和沉积工艺形成,因此无需进一步解释即可完全理解本公开。还可以对接触40进行常规平面化工艺,例如化学机械抛光。
不同尺度的相应密封的气隙结构24a'、24b'可用于检测不同的波长。例如,可以控制用于形成个体腔结构以及随后形成具有相应尺寸的气隙结构24a'、24b'的蚀刻工艺,以为弯曲的下表面提供最佳曲率半径,用于将反射光聚焦回到光电检测器的下表面,例如插塞26a。以此方式,个体气隙结构24a'、24b'的不同尺度提供不同的吸收特性,因此可用于检测不同的波长。具有多个尺寸的气隙结构在同一平面上用于不同的波长检测,每个气隙结构可以针对所需波长的相长干涉而被调谐,即波长调谐。
图8示出了除其他特征之外的具有不同尺寸并且分别内衬有外延材料的密封的气隙结构的光电检测器。更具体地,图8所示的结构10a包括内衬有材料26a'的不同尺度的密封的气隙结构24a'、24b'。在实施例中,材料26a'是外延半导体材料。更具体地,材料26a'是外延SiGe材料,其可以在关于图5所描述的工艺(即形成用于密封腔结构的插塞26a)期间形成。密封的气隙结构24a'、24b'的侧壁上的材料26a'的厚度可根据密封的气隙结构24a'、24b'的尺度而变化。例如,材料的厚度可以在约5nm到约100nm的范围内,其中较厚的材料为较大的密封气隙结构24b'加衬里。作为另一示例,衬里材料26a'的厚度可以取决于沟槽开口的尺寸,其中较大的沟槽开口允许较厚的材料衬里。
图9示出了图7或图8的结构的俯视图。如该视图所示,接触40相对于密封的气隙结构24a'、24b'是偏心的。尽管显示为圆形,但本领域普通技术人员还应该理解,密封的气隙结构24a'、24b'可以是椭圆形或本文所述的其他形状。此外,如从该角度所示,浅沟槽隔离材料将每个密封的气隙结构24a'、24b'的接触分隔开,例如材料40、32、16。
本领域普通技术人员应当理解,上述气隙结构24a'、24b'中的任一者的下表面将反射穿过光电检测器的近轴光线,从而提高光电检测器的光吸收效率。该构思适用于使用不同尺寸的气隙结构。特别地,相应气隙结构24a'、24b'的下表面可被配置为具有相对于曲率中心的曲率半径,使得穿过光电检测器的近轴光线将从沿着光线主轴定位的弯曲下表面的极点P反射回到基于由弯曲下表面形成的会聚镜的焦距的焦点F。根据本公开的一些方面,下表面可以被配置为使得焦点位于光电检测器的下表面处。例如,围绕曲率中心的球面曲率半径可以为500nm,焦点的焦距为250nm。换言之,在该示例中,弯曲下表面的极点到光电检测器底表面之间的距离可以是250nm。当然,根据本公开可以设想其他间距。
可以在片上系统(SoC)技术中利用这些光电检测器。领域技术人员应当理解,SoC是将电子系统的所有部件集成在单个芯片或衬底上的集成电路(也称为“芯片”)。由于部件集成在单个衬底上,因此与具有等效功能的多芯片设计相比,SoC消耗的功率少得多,占用的面积也小得多。因此,SoC正成为移动计算(例如智能手机)和边缘计算市场中的主导力量。SoC也常用于嵌入式系统和物联网。
上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即,作为具有多个未封装芯片的单个晶片),作为裸芯或以封装形式分发。在后一种情况下,芯片以单芯片封装(例如塑料载体,其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体,其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下,芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成,作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品,从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已经出于说明的目的给出,但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下,许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的技术改进,或者使本技术领域的其他普通技术人员能够理解本文公开的实施例。
Claims (20)
1.一种结构,包括:
第一光电检测器;
与所述第一光电检测器相邻的第二光电检测器;
位于所述第一光电检测器下方的第一尺寸的第一气隙,其被构造为检测第一波长的光;以及
位于所述第二光电检测器下方的第二尺寸的第二气隙,其被构造为检测第二波长的光。
2.根据权利要求1所述的结构,其中所述第一尺寸和所述第二尺寸包括不同的尺度。
3.根据权利要求1所述的结构,其中所述第一尺寸和所述第二尺寸包括在底部处不同的曲率。
4.根据权利要求1所述的结构,还包括连接到所述第一气隙的第一尺寸的第一沟槽和连接到所述第二气隙的第二尺寸的第二沟槽。
5.根据权利要求4所述的结构,其中更深或更宽的第一沟槽延伸到具有比所述第二气隙尺寸更大的所述第一气隙,并且更浅或更窄的第二沟槽延伸到比所述第一气隙尺寸更小的第二气隙。
6.根据权利要求1的结构,其中所述第一气隙和所述第二气隙位于衬底的P掺杂区中,本征半导体材料位于所述第一光电检测器和所述第二光电检测器之上,并且N掺杂半导体材料位于所述本征半导体材料之上。
7.根据权利要求6所述的结构,还包括延伸到不同光电检测器的所述本征半导体材料和所述N掺杂半导体材料的浅沟槽隔离结构。
8.根据权利要求7所述的结构,还包括:连接到所述第一光电检测器的所述N掺杂半导体材料的第一接触;连接到所述第二光电检测器的所述N掺杂半导体材料的第二接触;以及电连接到所述衬底的所述P掺杂区的第三接触。
9.根据权利要求1所述的结构,其中所述第一光电检测器和所述第二光电检测器各自包括位于延伸到所述第一气隙和所述第二气隙的相应沟槽中的外延半导体材料插塞。
10.根据权利要求1所述的结构,其中所述第一光电检测器和所述第二光电检测器包括密封所述第一气隙和所述第二气隙的Ge材料。
11.根据权利要求1所述的结构,其中所述第一光电检测器和所述第二光电检测器包括密封所述第一气隙和所述第二气隙的SiGe材料。
12.一种结构,包括:
第一光电检测器,其包括第一尺寸的第一气隙结构和密封所述第一气隙结构的外延材料;
第二光电检测器,其包括第二尺寸的第二气隙结构和密封所述第二气隙结构的所述外延材料;以及
浅沟槽隔离结构,其使所述第一光电检测器与所述第二光电检测器隔离。
13.根据权利要求12所述的结构,其中
所述第一光电检测器还包括:
位于密封所述第一气隙结构的所述外延材料之上的本征半导体材料;以及
位于所述本征半导体材料上方的n掺杂半导体材料;并且
所述第二光电检测器还包括:
位于密封所述第二气隙结构的所述外延材料之上的所述本征半导体材料;以及
位于所述本征半导体材料上方的所述n掺杂半导体材料。
14.根据权利要求12所述的结构,其中所述第一尺寸和所述第二尺寸包括不同的尺度。
15.根据权利要求12所述的结构,还包括连接到所述第一气隙结构的第一尺寸的第一沟槽和连接到所述第二气隙结构的第二尺寸的第二沟槽。
16.根据权利要求15所述的结构,其中所述第一沟槽比所述第二沟槽更深或更宽。
17.根据权利要求15所述的结构,其中所述外延材料塞住所述第一沟槽和所述第二沟槽以密封所述第一气隙结构和所述第二气隙结构。
18.根据权利要求12所述的结构,其中所述外延材料包括密封所述第一气隙结构和所述第二气隙结构的Ge材料。
19.根据权利要求12所述的结构,其中所述外延材料包括密封所述第一气隙结构和所述第二气隙结构的SiGe材料。
20.一种方法,包括:
形成第一光电检测器;
形成第二光电检测器;
形成位于所述第一光电检测器下方的第一尺寸的第一气隙;以及
形成位于所述第二光电检测器下方的第二尺寸的第二气隙。
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