JPH05218317A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05218317A JPH05218317A JP4018055A JP1805592A JPH05218317A JP H05218317 A JPH05218317 A JP H05218317A JP 4018055 A JP4018055 A JP 4018055A JP 1805592 A JP1805592 A JP 1805592A JP H05218317 A JPH05218317 A JP H05218317A
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- Japan
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- polycrystalline silicon
- silicon film
- semiconductor substrate
- diffusion layer
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＭＯＳ・ＩＣのラッチアップ及びソフトエラー
防止対策を素子寸法を増大させることなく行なう。 【構成】Ｎ型半導体基板１上の素子分離領域に半導体基
板と同型の導電性の不純物をドープした第１多結晶シリ
コン膜３を半導体基板に直接配置し、それを熱処理する
ことによって第１多結晶シリコン膜３の持つ不純物を半
導体基板中に拡散させて、ウエルコン（サブコン）拡散
層４を形成する。次に、半導体基板と逆導電性不純物を
ドープした第２多結晶シリコン膜１０をソース・ドレイ
ン拡散膜１２領域の半導体基板面には直接、第１多結晶
シリコン３及びゲート電極７上には薄くかつ誘電率の高
い絶縁膜８を間に介して形成する。
防止対策を素子寸法を増大させることなく行なう。 【構成】Ｎ型半導体基板１上の素子分離領域に半導体基
板と同型の導電性の不純物をドープした第１多結晶シリ
コン膜３を半導体基板に直接配置し、それを熱処理する
ことによって第１多結晶シリコン膜３の持つ不純物を半
導体基板中に拡散させて、ウエルコン（サブコン）拡散
層４を形成する。次に、半導体基板と逆導電性不純物を
ドープした第２多結晶シリコン膜１０をソース・ドレイ
ン拡散膜１２領域の半導体基板面には直接、第１多結晶
シリコン３及びゲート電極７上には薄くかつ誘電率の高
い絶縁膜８を間に介して形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＭＯＳ型電界効果トランジスタのラッチアップ
及びソフトエラー現象の抑圧を図った半導体集積回路装
置に関する。
し、特にＭＯＳ型電界効果トランジスタのラッチアップ
及びソフトエラー現象の抑圧を図った半導体集積回路装
置に関する。
【０００２】
【従来の技術】図３及び図４に示すＮチャネルＭＯＳ型
電界効果トランジスタを例とし、従来の半導体集積回路
装置について説明する。
電界効果トランジスタを例とし、従来の半導体集積回路
装置について説明する。
【０００３】図３は従来の半導体集積回路装置の平面
図、図４は図３のＢ−Ｂ線縦断面図である。
図、図４は図３のＢ−Ｂ線縦断面図である。
【０００４】Ｎ型半導体基板１上にＰ型ウェル２が形成
され、Ｐ型ウェル２の所定部分に形成された厚い酸化膜
１３により素子領域（ウエルコン拡散層領域を含む）が
画定される。
され、Ｐ型ウェル２の所定部分に形成された厚い酸化膜
１３により素子領域（ウエルコン拡散層領域を含む）が
画定される。
【０００５】素子領域上に形成されたゲート絶縁膜２０
上にＮ型多結晶シリコン膜からなるゲート電極１８が形
成される。
上にＮ型多結晶シリコン膜からなるゲート電極１８が形
成される。
【０００６】ゲート電極１８の両側のＰ型ウエル２に、
酸化膜１３及びゲート電極１８をマスクとしてＮ型イオ
ンを注入することにより、ソース拡散層１５ａ及びドレ
イン拡散層１５ｂによるソース・ドレイン拡散層１５が
形成される。尚、このイオン注入時、ウエルコン拡散層
１４領域のＰ型ウエル２は、適当な材質でマスクされ
る。
酸化膜１３及びゲート電極１８をマスクとしてＮ型イオ
ンを注入することにより、ソース拡散層１５ａ及びドレ
イン拡散層１５ｂによるソース・ドレイン拡散層１５が
形成される。尚、このイオン注入時、ウエルコン拡散層
１４領域のＰ型ウエル２は、適当な材質でマスクされ
る。
【０００７】同様に、ウエルコン拡散層１４領域のＰ型
ウエル２に酸化膜１３をマスクとしてＰ型イオンを注入
することにより、ウエルコン拡散層１４が形成される。
尚、このイオン注入時、ソース拡散層１５ａ及びドレイ
ン拡散層１５ｂ領域は、適当な材質でマスクされてい
る。
ウエル２に酸化膜１３をマスクとしてＰ型イオンを注入
することにより、ウエルコン拡散層１４が形成される。
尚、このイオン注入時、ソース拡散層１５ａ及びドレイ
ン拡散層１５ｂ領域は、適当な材質でマスクされてい
る。
【０００８】ゲート電極１８，ウエルコン拡散層１４，
ソース拡散層１５ａ，ドレイン拡散層１５ｂ及び酸化膜
１３上に絶縁膜１７が形成される。
ソース拡散層１５ａ，ドレイン拡散層１５ｂ及び酸化膜
１３上に絶縁膜１７が形成される。
【０００９】ウエルコン拡散層１４，ソース拡散層１５
ａ及びドレイン拡散層１５ｂに電位及び電流を供給する
ため、それらの上部の絶縁膜１７の一部に開口させたコ
ンタクト１９を通して電極配線１６が接続される。
ａ及びドレイン拡散層１５ｂに電位及び電流を供給する
ため、それらの上部の絶縁膜１７の一部に開口させたコ
ンタクト１９を通して電極配線１６が接続される。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置において、ラッチアップ及びソフトエラー
現象に対する抑圧対策は次のようなものが用いられてい
る。 （１）ラッチアップ対策 ソース及びドレイン拡散層に近接した周囲を、できるだ
けウエルコン拡散層領域で囲み、かつ、ウエルコン拡散
層にできるだけ大きな面積（小さなコンタクト抵抗）で
電極配線をコンタクトさせる。 （２）ソフトエラー対策 （ａ）ノード容量を大きくする。
集積回路装置において、ラッチアップ及びソフトエラー
現象に対する抑圧対策は次のようなものが用いられてい
る。 （１）ラッチアップ対策 ソース及びドレイン拡散層に近接した周囲を、できるだ
けウエルコン拡散層領域で囲み、かつ、ウエルコン拡散
層にできるだけ大きな面積（小さなコンタクト抵抗）で
電極配線をコンタクトさせる。 （２）ソフトエラー対策 （ａ）ノード容量を大きくする。
【００１１】（ｂ）ドレイン拡散層領域の面積を小さく
し、Ｐ−Ｎジャンクションによる空乏層の面積を小さく
する。
し、Ｐ−Ｎジャンクションによる空乏層の面積を小さく
する。
【００１２】上述した従来の半導体集積回路装置におけ
るラッチアップ，ソフトエラー抑圧には、次のような問
題点がある。 （１）ラッチアップ対策に関する問題点 ウエルコン拡散層領域の面積を含む素子寸法を増大させ
ることとなり、素子の微細化及び大容量化を阻む要因と
なる。 （２）ソフトエラー対策に関する問題点 （ａ）ノード容量を大きくすることについて ノード容量には、主にゲート絶縁膜を間に介したゲート
電極ウエル間の層間容量（ゲート容量）と、ドレイン拡
散層〜ウエル間のジャンクション容量（拡散層容量）の
２つがあるが、単位面積当りの容量としては、ゲート容
量が拡散層容量に較べ１桁以上大きいため、ほぼゲート
容量でノード容量が決定される。従ってノード容量を増
大させるには、ゲート面積を拡大せざるを得ず、このこ
とも素子の微細化を阻む要因となる。
るラッチアップ，ソフトエラー抑圧には、次のような問
題点がある。 （１）ラッチアップ対策に関する問題点 ウエルコン拡散層領域の面積を含む素子寸法を増大させ
ることとなり、素子の微細化及び大容量化を阻む要因と
なる。 （２）ソフトエラー対策に関する問題点 （ａ）ノード容量を大きくすることについて ノード容量には、主にゲート絶縁膜を間に介したゲート
電極ウエル間の層間容量（ゲート容量）と、ドレイン拡
散層〜ウエル間のジャンクション容量（拡散層容量）の
２つがあるが、単位面積当りの容量としては、ゲート容
量が拡散層容量に較べ１桁以上大きいため、ほぼゲート
容量でノード容量が決定される。従ってノード容量を増
大させるには、ゲート面積を拡大せざるを得ず、このこ
とも素子の微細化を阻む要因となる。
【００１３】（ｂ）ドレイン拡散層面積を小さくするこ
とについて ソース及びドレイン拡散層面積は、本来トランジスタの
ゲート電極直下のチャネル領域と接続できる程度の面積
があれば十分なので、従来技術のように、ソース及びド
レイン拡散層への電位及び電流の供給を、コンタクトを
通した電極配線によって行なう場合、コンタクト寸法の
他に、コンタクト〜ゲート電極及びコンタクト〜酸化膜
間にそれぞれ適当な間隔（製造上の位置合せ能力で決ま
る間隔）をとる必要があるため、その分ドレイン拡散層
面積の増大をもたらすこととなる。
とについて ソース及びドレイン拡散層面積は、本来トランジスタの
ゲート電極直下のチャネル領域と接続できる程度の面積
があれば十分なので、従来技術のように、ソース及びド
レイン拡散層への電位及び電流の供給を、コンタクトを
通した電極配線によって行なう場合、コンタクト寸法の
他に、コンタクト〜ゲート電極及びコンタクト〜酸化膜
間にそれぞれ適当な間隔（製造上の位置合せ能力で決ま
る間隔）をとる必要があるため、その分ドレイン拡散層
面積の増大をもたらすこととなる。
【００１４】本発明の目的は上述した欠点を除去しラッ
チアップ対策におけるウエルコン拡散層領域の面積を含
む素子寸法の増大を抑圧して素子の微細化及び大容量化
を容易とし、かつソフトエラー対策におけるゲート面積
の拡大とドレイン拡散層面積の増大を抑圧して素子の微
細化を容易とした半導体集積回路装置を提供することに
ある。
チアップ対策におけるウエルコン拡散層領域の面積を含
む素子寸法の増大を抑圧して素子の微細化及び大容量化
を容易とし、かつソフトエラー対策におけるゲート面積
の拡大とドレイン拡散層面積の増大を抑圧して素子の微
細化を容易とした半導体集積回路装置を提供することに
ある。
【００１５】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上のＭＯＳ型電界効果トランジスタ
のゲート電極と、このゲート電極から後でソース及びド
レイン拡散層を形成するに必要な最小限の間隔とを除い
た残り領域の全面に半導体基板と同型の導電性の不純物
をドープした第１多結晶シリコン膜を直接形成するとと
もに、前記第１多結晶シリコン膜を熱処理してその不純
物を半導体基板中に拡散させて半導体基板の電位及び電
流を供給するウエルコン拡散層を形成し、また、半導体
基板と逆型の導電性不純物をドープした第２の多結晶シ
リコン膜を前記ソース及びドレイン拡散層に対しては直
接、前記第１多結晶シリコン膜及び前記ゲート電極に対
しては薄くかつ誘導率の高い絶縁膜を介し、さらに前記
ソース拡散層とドレイン拡散層を互いに電気的に分離で
きる間隔を設けて形成し、かつこれらソース及びドレイ
ン拡散層は、前記第２多結晶シリコン膜を熱処理し、そ
の不純物を接している半導体基板中に拡散させて形成す
るか、もしくは前記第２多結晶シリコンを形成する以前
に、半導体基板のソース及びドレイン拡散層を形成する
領域に、半導体基板と逆型のイオンを前記第１多結晶シ
リコン膜及びゲート電極を含む不要領域をマスクして注
入することによって形成する構成を有する。
装置は、半導体基板上のＭＯＳ型電界効果トランジスタ
のゲート電極と、このゲート電極から後でソース及びド
レイン拡散層を形成するに必要な最小限の間隔とを除い
た残り領域の全面に半導体基板と同型の導電性の不純物
をドープした第１多結晶シリコン膜を直接形成するとと
もに、前記第１多結晶シリコン膜を熱処理してその不純
物を半導体基板中に拡散させて半導体基板の電位及び電
流を供給するウエルコン拡散層を形成し、また、半導体
基板と逆型の導電性不純物をドープした第２の多結晶シ
リコン膜を前記ソース及びドレイン拡散層に対しては直
接、前記第１多結晶シリコン膜及び前記ゲート電極に対
しては薄くかつ誘導率の高い絶縁膜を介し、さらに前記
ソース拡散層とドレイン拡散層を互いに電気的に分離で
きる間隔を設けて形成し、かつこれらソース及びドレイ
ン拡散層は、前記第２多結晶シリコン膜を熱処理し、そ
の不純物を接している半導体基板中に拡散させて形成す
るか、もしくは前記第２多結晶シリコンを形成する以前
に、半導体基板のソース及びドレイン拡散層を形成する
領域に、半導体基板と逆型のイオンを前記第１多結晶シ
リコン膜及びゲート電極を含む不要領域をマスクして注
入することによって形成する構成を有する。
【００１６】また、本発明の半導体集積回路装置は、前
記ゲート電極上に形成した前記絶縁膜に開口，配設した
コンタクトを通して電気配線を前記ゲート電極に接続
し、前記ウエルコン拡散層では前記第１多結晶シリコン
膜から電位及び電流を供給し、前記ソース及びドレイン
拡散層では前記第２多結晶シリコン膜から電位及び電流
の供給を行なうものとし、かつ前記第１及び第２多結晶
膜を低抵抗性物質で形成した構成を有する。
記ゲート電極上に形成した前記絶縁膜に開口，配設した
コンタクトを通して電気配線を前記ゲート電極に接続
し、前記ウエルコン拡散層では前記第１多結晶シリコン
膜から電位及び電流を供給し、前記ソース及びドレイン
拡散層では前記第２多結晶シリコン膜から電位及び電流
の供給を行なうものとし、かつ前記第１及び第２多結晶
膜を低抵抗性物質で形成した構成を有する。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１は、本発明の一実施例の半導体集積回
路装置の平面図，図２は図１のＡ−Ａ線縦断面図であ
る。本実施例はＮチャネルＭＯＳ型電界効果トランジス
タを利用した場合を例として示し、次のようにして形成
される。
路装置の平面図，図２は図１のＡ−Ａ線縦断面図であ
る。本実施例はＮチャネルＭＯＳ型電界効果トランジス
タを利用した場合を例として示し、次のようにして形成
される。
【００１９】Ｎ型半導体基板１上にＰ型ウエル２が形成
され、Ｐ型ウエル２上の所定位置にゲート絶縁膜６を間
に介してゲート電極７を設ける。
され、Ｐ型ウエル２上の所定位置にゲート絶縁膜６を間
に介してゲート電極７を設ける。
【００２０】Ｐ型不純物をドープしたポリサイド等の低
抵抗物質による第１多結晶シリコン膜３を後でソース・
ドレイン拡散層１２を形成するに必要な最低限の間隔を
ゲート電極７から設け、かつＰ型ウエル２に直接設け、
この第１多結晶シリコン膜３を熱処理することによっ
て、不純物をＰ型ウエル２に拡散させてウエルコン拡散
層４を形成する。
抵抗物質による第１多結晶シリコン膜３を後でソース・
ドレイン拡散層１２を形成するに必要な最低限の間隔を
ゲート電極７から設け、かつＰ型ウエル２に直接設け、
この第１多結晶シリコン膜３を熱処理することによっ
て、不純物をＰ型ウエル２に拡散させてウエルコン拡散
層４を形成する。
【００２１】第１多結晶シリコン膜３及びゲート電極７
上に薄くかつ誘電率の高い絶縁膜８を形成する。この絶
縁膜８は、第１多結晶シリコン膜３及びゲート電極７に
酸化又は窒化等の処理を施すか、又は適当な膜をＣＶＤ
等によって成長させることによって形成する。
上に薄くかつ誘電率の高い絶縁膜８を形成する。この絶
縁膜８は、第１多結晶シリコン膜３及びゲート電極７に
酸化又は窒化等の処理を施すか、又は適当な膜をＣＶＤ
等によって成長させることによって形成する。
【００２２】Ｎ型不純物をドープした抵抵抗物質による
第２多結晶シリコン膜１０をソース・ドレイン拡散層１
２領域に対しては半導体基板と接するように、また第１
多結晶シリコン膜３及びゲート電極７上に対しては絶縁
膜８を間に介して配置する。
第２多結晶シリコン膜１０をソース・ドレイン拡散層１
２領域に対しては半導体基板と接するように、また第１
多結晶シリコン膜３及びゲート電極７上に対しては絶縁
膜８を間に介して配置する。
【００２３】ソース・ドレイン拡散層１２は、第２多結
晶シリコン膜１０を熱処理することによって、その不純
物を接しているＰウエル２中に拡散させるが、もしくは
同個所にＮ型イオンを注入することによって形成するこ
とができる。
晶シリコン膜１０を熱処理することによって、その不純
物を接しているＰウエル２中に拡散させるが、もしくは
同個所にＮ型イオンを注入することによって形成するこ
とができる。
【００２４】尚、Ｎ型イオンの注入によりソース・ドレ
イン拡散層１２を形成する場合、イオン注入は第２多結
晶シリコン膜１０の形成前に第１多結晶シリコン膜３，
ゲート電板７及びその他をマスクとして行なう。
イン拡散層１２を形成する場合、イオン注入は第２多結
晶シリコン膜１０の形成前に第１多結晶シリコン膜３，
ゲート電板７及びその他をマスクとして行なう。
【００２５】ゲート電板７及び第１多結晶シリコン膜３
上の絶縁膜８の一部をコンタクト９により開口させその
開口部に電極配線１１を形成する。なお、上述したゲー
ト電極７と第１多結晶シリコン層は、同一の膜で同時に
形成，もしくは別の膜で別個に形成してもよい。
上の絶縁膜８の一部をコンタクト９により開口させその
開口部に電極配線１１を形成する。なお、上述したゲー
ト電極７と第１多結晶シリコン層は、同一の膜で同時に
形成，もしくは別の膜で別個に形成してもよい。
【００２６】図１および図２において、各電極への電位
及び電流の供給は次の経路で行なっている。
及び電流の供給は次の経路で行なっている。
【００２７】ゲート電極７へは、コンタクト９を介して
電極配線１１で供給。
電極配線１１で供給。
【００２８】ドレイン拡散層５ｂへは、第２多結晶シリ
コン膜１０から供給。
コン膜１０から供給。
【００２９】ウエルコン拡散層４へは、第１多結晶シリ
コン３から供給。
コン３から供給。
【００３０】ソース拡散層５ａへは、第１多結晶シリコ
ン膜３とコンタクト９を介して接続した電極配線１１、
及び電極配線１１と接続された第２多結晶シリコン膜１
０を経由して供給。
ン膜３とコンタクト９を介して接続した電極配線１１、
及び電極配線１１と接続された第２多結晶シリコン膜１
０を経由して供給。
【００３１】以上、ＮチャネルＭＯＳ型電界効果トラン
ジスタに用いた場合の例で示したが、Ｐチャネル型電界
効果トランジスタ４の場合は、上述した逆内容でそのま
ま適用できる。
ジスタに用いた場合の例で示したが、Ｐチャネル型電界
効果トランジスタ４の場合は、上述した逆内容でそのま
ま適用できる。
【００３２】
【発明の効果】以上説明したように本発明は、ラッチア
ップ及びソフトエラー現象の抑制対策において、次の３
点の改善効果を得ている。
ップ及びソフトエラー現象の抑制対策において、次の３
点の改善効果を得ている。
【００３３】（１）ウエルコン拡散層領域確保における
素子寸法の増加抑圧（ラッチアップ対策）。
素子寸法の増加抑圧（ラッチアップ対策）。
【００３４】ウエルコン拡散層をゲート電極と、後にソ
ース及びドレイン拡散層を形成するに必要な最低限の間
隔をゲート電極からあけた領域とを除く残り全ての半導
体基板領域に形成でき、かつ、その全ての面積がウエル
コン（又はサブコン）拡散層への電位及び電流供給のた
めの接触面（ウエルコン拡散層〜第１多結晶シリコン）
でもあるため、極めて低抵抗でウエルコン拡散層への電
位及び電流の供給が可能であり、また、このウエルコン
拡散層領域は従来素子間分離領域として利用されていた
領域をそのまま利用しているため、従来構造のように別
途ウエルコン（又はサブコン）拡散層領域を設ける必要
がないため素子の微細化が可能となり、さらにウエルコ
ン拡散層をソース・ドレイン拡散層と接して形成できる
という効果がある。
ース及びドレイン拡散層を形成するに必要な最低限の間
隔をゲート電極からあけた領域とを除く残り全ての半導
体基板領域に形成でき、かつ、その全ての面積がウエル
コン（又はサブコン）拡散層への電位及び電流供給のた
めの接触面（ウエルコン拡散層〜第１多結晶シリコン）
でもあるため、極めて低抵抗でウエルコン拡散層への電
位及び電流の供給が可能であり、また、このウエルコン
拡散層領域は従来素子間分離領域として利用されていた
領域をそのまま利用しているため、従来構造のように別
途ウエルコン（又はサブコン）拡散層領域を設ける必要
がないため素子の微細化が可能となり、さらにウエルコ
ン拡散層をソース・ドレイン拡散層と接して形成できる
という効果がある。
【００３５】（２）ノード容量確保における素子寸法の
増大抑圧（ソフトエラー対策）。
増大抑圧（ソフトエラー対策）。
【００３６】従来のゲート絶縁膜を間に介したゲート電
極〜ウエル間の層間容量の他、単位面積当りの容量の大
きな層間容量が、薄くかつ誘電率の高い絶縁膜を間に介
した第１多結晶シリコン膜〜ゲート電極間、及び第１多
結晶シリコン膜〜第２多結晶シリコン膜間に形成できる
ため、ゲート面積を大きくする必要がない。従って、素
子の微細化が可能となるという効果がある。
極〜ウエル間の層間容量の他、単位面積当りの容量の大
きな層間容量が、薄くかつ誘電率の高い絶縁膜を間に介
した第１多結晶シリコン膜〜ゲート電極間、及び第１多
結晶シリコン膜〜第２多結晶シリコン膜間に形成できる
ため、ゲート面積を大きくする必要がない。従って、素
子の微細化が可能となるという効果がある。
【００３７】（３）ドレイン拡散層を小さくする場合の
限界抑圧（ソフトエラー対策）。
限界抑圧（ソフトエラー対策）。
【００３８】ソース及びドレイン拡散層への電位及び電
流の供給を第２多結晶シリコンによって行なっているた
め従来構造のソース及びドレイン拡散層へ電極配線から
電位及び電流を供給するために必要としたコンタクトに
係わるソース及びドレイン拡散層領域面積の増加が不要
となり、最低限の面積で良いこととなるという効果があ
る。
流の供給を第２多結晶シリコンによって行なっているた
め従来構造のソース及びドレイン拡散層へ電極配線から
電位及び電流を供給するために必要としたコンタクトに
係わるソース及びドレイン拡散層領域面積の増加が不要
となり、最低限の面積で良いこととなるという効果があ
る。
【図１】本発明の一実施例の半導体集積回路装置の平面
図である。
図である。
【図２】図１のＡ−Ａ線縦断面図である。
【図３】従来の半導体集積回路装置の平面図である。
【図４】図３のＢ−Ｂ線縦断面図である。
１ Ｎ型半導体基板 ２ Ｐ型ウエル ３ 第１多結晶シリコン膜 ４，１４ ウエルコン拡散層 ５ａ，１５ａ ソース拡散層 ５ｂ，１５ｂ ドレイン拡散層 ６，２０ ゲート絶縁膜 ７，１８ ゲート電極 ８，１７ 絶縁膜 ９，１９ コンタクト １０ 第２多結晶シリコン膜 １１，１６ 電極配線 １２，１５ ソース・ドレイン拡散層 １３ 酸化膜
Claims (2)
- 【請求項１】 半導体基板上のＭＯＳ型電界効果トラン
ジスタのゲート電極と、このゲート電極から後でソース
及びドレイン拡散層を形成するに必要な最小限の間隔と
を除いた残り領域の全面に半導体基板と同型の導電性の
不純物をドープした第１多結晶シリコン膜を直接形成す
るとともに、前記第１多結晶シリコン膜を熱処理してそ
の不純物を半導体基板中に拡散させて半導体基板の電位
及び電流を供給するウエルコン拡散層を形成し、また、
半導体基板と逆型の導電性不純物をドープした第２の多
結晶シリコン膜を前記ソース及びドレイン拡散層に対し
ては直接、前記第１多結晶シリコン膜及び前記ゲート電
極に対しては薄くかつ誘導率の高い絶縁膜を介し、さら
に前記ソース拡散層とドレイン拡散層を互いに電気的に
分離できる間隔を設けて形成し、かつこれらソース及び
ドレイン拡散層は、前記第２多結晶シリコン膜を熱処理
し、その不純物を接している半導体基板中に拡散させて
形成するか、もしくは前記第２多結晶シリコンを形成す
る以前に、半導体基板のソース及びドレイン拡散層を形
成する領域に、半導体基板と逆型のイオンを前記第１多
結晶シリコン膜及びゲート電極を含む不要領域をマスク
して注入することによって形成することを特徴とする半
導体集積回路。 - 【請求項２】 前記ゲート電極上に形成した前記絶縁膜
に開口，配設したコンタクトを通して電気配線を前記ゲ
ート電極に接続し、前記ウエルコン拡散層では前記第１
多結晶シリコン膜から電位及び電流を供給し、前記ソー
ス及びドレイン拡散層では前記第２多結晶シリコン膜か
ら電位及び電流の供給を行なうものとし、かつ前記第１
及び第２多結晶膜を低抵抗性物質で形成したことを特徴
とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018055A JPH05218317A (ja) | 1992-02-04 | 1992-02-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4018055A JPH05218317A (ja) | 1992-02-04 | 1992-02-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218317A true JPH05218317A (ja) | 1993-08-27 |
Family
ID=11961016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4018055A Withdrawn JPH05218317A (ja) | 1992-02-04 | 1992-02-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010004019A (ja) * | 2008-05-22 | 2010-01-07 | Nec Electronics Corp | 半導体集積回路 |
-
1992
- 1992-02-04 JP JP4018055A patent/JPH05218317A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010004019A (ja) * | 2008-05-22 | 2010-01-07 | Nec Electronics Corp | 半導体集積回路 |
| JP4609907B2 (ja) * | 2008-05-22 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
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