JPH04304658A - 高耐圧半導体装置及びその製造方法 - Google Patents
高耐圧半導体装置及びその製造方法Info
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- JPH04304658A JPH04304658A JP3068663A JP6866391A JPH04304658A JP H04304658 A JPH04304658 A JP H04304658A JP 3068663 A JP3068663 A JP 3068663A JP 6866391 A JP6866391 A JP 6866391A JP H04304658 A JPH04304658 A JP H04304658A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 230000015556 catabolic process Effects 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000011229 interlayer Substances 0.000 claims abstract description 45
- 230000003647 oxidation Effects 0.000 claims description 33
- 238000007254 oxidation reaction Methods 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 17
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 21
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 230000005685 electric field effect Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910007277 Si3 N4 Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はプラズマディスプレイ、
エレクトロルミネッセンスディスプレイ等の各種表示体
に高電圧を供給する駆動用集積回路等に用いられる高耐
圧半導体装置に関し、特に、その素子耐圧を高めるため
の構造に関する。
エレクトロルミネッセンスディスプレイ等の各種表示体
に高電圧を供給する駆動用集積回路等に用いられる高耐
圧半導体装置に関し、特に、その素子耐圧を高めるため
の構造に関する。
【０００２】
【従来の技術】ＭＯＳ集積回路装置等の半導体装置では
、アルミニウム等からなる配線層が、チップ内に形成さ
れた半導体層やその表面上に設けられたゲート電極の上
に層間絶縁膜を介して横切るように配設される。この場
合、配線層の電位が層間絶縁膜を介してその下の半導体
層等に影響を与え、素子内部の電界分布を変えて耐圧を
低下せしめるという問題がある。特に、各種表示体の駆
動用ＩＣとして低電圧論理回路用のシリコンゲートＣＭ
ＯＳと、高電圧回路用のＤＭＯＳ（Ｄｏｕｂｌｅ ｄｉ
ｆｆｕｓｅｄ ＭＯＳ ）ＦＥＴとを共存させた高耐圧
ＤＭＯＳＩＣにおいては、配線と半導体層間の電位差が
大きいことから上述した配線電位の影響が増大し、素子
の耐圧が配線の電界効果によって限定されてしまう。そ
こで、従来、使用電圧が数十Ｖ以上の高耐圧半導体装置
では、層間絶縁膜の厚さを１μｍ以上に増加して、上記
の電界効果を低減させるようにしていた。
、アルミニウム等からなる配線層が、チップ内に形成さ
れた半導体層やその表面上に設けられたゲート電極の上
に層間絶縁膜を介して横切るように配設される。この場
合、配線層の電位が層間絶縁膜を介してその下の半導体
層等に影響を与え、素子内部の電界分布を変えて耐圧を
低下せしめるという問題がある。特に、各種表示体の駆
動用ＩＣとして低電圧論理回路用のシリコンゲートＣＭ
ＯＳと、高電圧回路用のＤＭＯＳ（Ｄｏｕｂｌｅ ｄｉ
ｆｆｕｓｅｄ ＭＯＳ ）ＦＥＴとを共存させた高耐圧
ＤＭＯＳＩＣにおいては、配線と半導体層間の電位差が
大きいことから上述した配線電位の影響が増大し、素子
の耐圧が配線の電界効果によって限定されてしまう。そ
こで、従来、使用電圧が数十Ｖ以上の高耐圧半導体装置
では、層間絶縁膜の厚さを１μｍ以上に増加して、上記
の電界効果を低減させるようにしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
層間絶縁膜の厚さを増加させると、半導体層と電極との
コンタクト部を形成する際に層間絶縁膜に設ける開口部
が深くなり、この結果、その開口部の内部及び周囲に形
成する電極配線の段差が大きくなって、電極配線の断線
が発生し易くなる。
層間絶縁膜の厚さを増加させると、半導体層と電極との
コンタクト部を形成する際に層間絶縁膜に設ける開口部
が深くなり、この結果、その開口部の内部及び周囲に形
成する電極配線の段差が大きくなって、電極配線の断線
が発生し易くなる。
【０００４】深い開口部に形成したコンタクト部の断線
を防止する技術としては、開口部の側面にテーパや複数
の段差を形成する等の方法が知られているが、何れの方
法であっても、コンタクト面積の増加、製造工程数の増
加、又はコストの上昇を招き、しかも安定した導電接触
を得ることが困難である。
を防止する技術としては、開口部の側面にテーパや複数
の段差を形成する等の方法が知られているが、何れの方
法であっても、コンタクト面積の増加、製造工程数の増
加、又はコストの上昇を招き、しかも安定した導電接触
を得ることが困難である。
【０００５】そこで、本発明の課題は、上記問題点に鑑
み、コンタクト部の開口深さを増加させることなく配線
電位の影響を低減して、絶縁耐圧を向上させ得る素子構
造を提供することにある。
み、コンタクト部の開口深さを増加させることなく配線
電位の影響を低減して、絶縁耐圧を向上させ得る素子構
造を提供することにある。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに、半導体基体上に電極接触部を備えた素子構造領域
と、半導体基体表面上に選択酸化絶縁膜の形成された配
線領域とを有し、該素子構造領域上及び該配線領域上に
層間絶縁膜の形成された高耐圧半導体装置において、本
発明が講じた手段は、選択酸化絶縁膜を層間絶縁膜より
も厚く形成するものである。ここで、選択酸化絶縁膜の
厚さを２μｍ以上、層間絶縁膜の厚さを１μｍ乃至２μ
ｍの範囲内で形成することが望ましい。また、選択酸化
絶縁膜は熱酸化法で、層間絶縁膜はＣＶＤ法により形成
することが好ましい。
めに、半導体基体上に電極接触部を備えた素子構造領域
と、半導体基体表面上に選択酸化絶縁膜の形成された配
線領域とを有し、該素子構造領域上及び該配線領域上に
層間絶縁膜の形成された高耐圧半導体装置において、本
発明が講じた手段は、選択酸化絶縁膜を層間絶縁膜より
も厚く形成するものである。ここで、選択酸化絶縁膜の
厚さを２μｍ以上、層間絶縁膜の厚さを１μｍ乃至２μ
ｍの範囲内で形成することが望ましい。また、選択酸化
絶縁膜は熱酸化法で、層間絶縁膜はＣＶＤ法により形成
することが好ましい。
【０００７】また、上記高耐圧半導体装置の製造方法と
しては、層間絶縁膜の厚さを選択酸化絶縁膜の厚さより
も小さい１μｍ乃至２μｍの範囲内の値とし、素子の要
求耐圧に応じて選択酸化絶縁膜の厚さを増減して形成す
るものである。
しては、層間絶縁膜の厚さを選択酸化絶縁膜の厚さより
も小さい１μｍ乃至２μｍの範囲内の値とし、素子の要
求耐圧に応じて選択酸化絶縁膜の厚さを増減して形成す
るものである。
【０００８】
【作用】高耐圧半導体装置では、配線が選択酸化絶縁膜
の形成された配線領域に配設されているので、配線が横
切る素子間領域における配線と半導体基体間の隔たりは
、選択酸化絶縁膜の厚さと層間絶縁膜の厚さとの和で表
される。しかし、従来の層間絶縁膜の厚さを増加させて
耐圧を確保する方法を改め、配線領域上に形成される選
択酸化絶縁膜の厚さを層間絶縁膜の厚さよりも厚く形成
するので、配線と半導体基体間の隔たりを従来と同様の
値に確保しながら、層間絶縁膜の厚さを相対的に薄くす
ることができる。一方、コンタクト部の開口深さは素子
構造領域上に形成された層間絶縁膜の厚さとほぼ同様で
あるので、配線による電界効果を低減しながら、コンタ
クト部の開口深さを抑制することができる。したがって
、素子の高耐圧化を図る一方でコンタクト部の断線を防
止することができる。また、コンタクト部に断線防止用
の特殊構造を形成する必要がないので、何らコンタクト
部面積の増加、製造工程の増加、コスト上昇等を招くこ
とがなく、しかも、安定した導電接触が得られる。
の形成された配線領域に配設されているので、配線が横
切る素子間領域における配線と半導体基体間の隔たりは
、選択酸化絶縁膜の厚さと層間絶縁膜の厚さとの和で表
される。しかし、従来の層間絶縁膜の厚さを増加させて
耐圧を確保する方法を改め、配線領域上に形成される選
択酸化絶縁膜の厚さを層間絶縁膜の厚さよりも厚く形成
するので、配線と半導体基体間の隔たりを従来と同様の
値に確保しながら、層間絶縁膜の厚さを相対的に薄くす
ることができる。一方、コンタクト部の開口深さは素子
構造領域上に形成された層間絶縁膜の厚さとほぼ同様で
あるので、配線による電界効果を低減しながら、コンタ
クト部の開口深さを抑制することができる。したがって
、素子の高耐圧化を図る一方でコンタクト部の断線を防
止することができる。また、コンタクト部に断線防止用
の特殊構造を形成する必要がないので、何らコンタクト
部面積の増加、製造工程の増加、コスト上昇等を招くこ
とがなく、しかも、安定した導電接触が得られる。
【０００９】更に熱酸化法で形成した選択酸化絶縁膜は
、半導体層の表面下に厚さの半分程度が形成されるので
、選択酸化絶縁膜が厚く形成されることによって、選択
酸化絶縁膜と層間絶縁膜の合計膜厚が従来と同様であっ
ても、半導体基体の表面下に存在する部分が増加する結
果、半導体基体面から層間絶縁膜の表面までの高さが低
減される。したがって、多層構造を形成する場合に上部
構造の段差が少なくなるので、断線等の危険が回避され
る。
、半導体層の表面下に厚さの半分程度が形成されるので
、選択酸化絶縁膜が厚く形成されることによって、選択
酸化絶縁膜と層間絶縁膜の合計膜厚が従来と同様であっ
ても、半導体基体の表面下に存在する部分が増加する結
果、半導体基体面から層間絶縁膜の表面までの高さが低
減される。したがって、多層構造を形成する場合に上部
構造の段差が少なくなるので、断線等の危険が回避され
る。
【００１０】
【実施例】次に、添付図面を参照して本発明の実施例を
説明する。図１には、ＤＭＯＳＦＥＴの一部（ドレイン
電極部を省略したもの）の構造を断面図で示す。この実
施例では、ｐ型のシリコン単結晶基板１上にｎ型のドレ
イン層２をエピタキシャル法等で形成し、このドレイン
層２の表面側に５００乃至１０００Å程度の膜厚のゲー
ト酸化膜６を介してゲート電極９をポリシリコンで形成
する。この後、このゲート電極９をマスクとしてセルフ
アラインにより２重拡散でｐ型のベース領域７及びｎ型
のソース領域８を形成している。ここで、３はｐ型の分
離拡散層、４は高濃度ｎ型の埋込み層、５は選択酸化膜
、１０はリンをドープした層間酸化膜、１０ａは層間酸
化膜１０のコンタクト用の開口部、１１はアルミニウム
からなる電極配線、１１ａはソース電極、１２はパッシ
ベーション膜、１５はポリシリコンからなるフィールド
プレートである。
説明する。図１には、ＤＭＯＳＦＥＴの一部（ドレイン
電極部を省略したもの）の構造を断面図で示す。この実
施例では、ｐ型のシリコン単結晶基板１上にｎ型のドレ
イン層２をエピタキシャル法等で形成し、このドレイン
層２の表面側に５００乃至１０００Å程度の膜厚のゲー
ト酸化膜６を介してゲート電極９をポリシリコンで形成
する。この後、このゲート電極９をマスクとしてセルフ
アラインにより２重拡散でｐ型のベース領域７及びｎ型
のソース領域８を形成している。ここで、３はｐ型の分
離拡散層、４は高濃度ｎ型の埋込み層、５は選択酸化膜
、１０はリンをドープした層間酸化膜、１０ａは層間酸
化膜１０のコンタクト用の開口部、１１はアルミニウム
からなる電極配線、１１ａはソース電極、１２はパッシ
ベーション膜、１５はポリシリコンからなるフィールド
プレートである。
【００１１】このＤＭＯＳＦＥＴは、選択酸化膜５の厚
さＴ１ が２μｍ、層間酸化膜１０の厚さＴ２ が１μ
ｍとなるように形成されており、両者の和Ｔ０ が合計
３μｍとなっている。従来は、選択酸化膜５の厚さＴ１
は１μｍ程度であり、合計の厚さＴ０ を厚くするに
は、層間絶縁膜１０の厚さを増加する（Ｔ０ が３μｍ
であれば、Ｔ２ は２μｍとなる。）手法が採用されて
いた。しかし、本実施例では、予め選択酸化膜５を充分
に厚く形成した後、この膜厚に応じて層間絶縁膜１０を
薄く形成する。 したがって、コンタクト部を構成するソース電極１１ａ
は、１μｍの深さの開口部１０ａ上に形成すればよいの
で、ソース電極１１ａと電極配線１１との段差も小さく
なり、特殊なコンタクト形状を構成せずとも断線のおそ
れが少なく、安定した導電接触が得られる。
さＴ１ が２μｍ、層間酸化膜１０の厚さＴ２ が１μ
ｍとなるように形成されており、両者の和Ｔ０ が合計
３μｍとなっている。従来は、選択酸化膜５の厚さＴ１
は１μｍ程度であり、合計の厚さＴ０ を厚くするに
は、層間絶縁膜１０の厚さを増加する（Ｔ０ が３μｍ
であれば、Ｔ２ は２μｍとなる。）手法が採用されて
いた。しかし、本実施例では、予め選択酸化膜５を充分
に厚く形成した後、この膜厚に応じて層間絶縁膜１０を
薄く形成する。 したがって、コンタクト部を構成するソース電極１１ａ
は、１μｍの深さの開口部１０ａ上に形成すればよいの
で、ソース電極１１ａと電極配線１１との段差も小さく
なり、特殊なコンタクト形状を構成せずとも断線のおそ
れが少なく、安定した導電接触が得られる。
【００１２】ところで、その合計膜厚さＴ０ （Ｔ１
＋Ｔ２ ）と素子耐圧との関係を図２に示す。これによ
ると、Ｔ０ ＝３．０μｍでほぼ３００Ｖの耐圧が得ら
れることがわかる。素子耐圧をこれ以上高めようとする
場合には、選択酸化膜５を必要とされるＴ０ の増加分
だけ厚く形成すれば、層間絶縁膜１０の膜厚は増加しな
いので、同一構造のコンタクト部構造で対処できる。こ
のようにして、選択酸化膜５と層間絶縁膜１０の相対的
な膜厚を変えるだけで、ＤＭＯＳＦＥＴの高耐圧化を達
成しながら、コンタクト部の段差を小さくし、断線等の
発生を回避することができる。したがって、何ら製造工
程数の増加、コスト上昇、或いは、コンタクト構造の複
雑化によるコンタクト部面積の増大を招くことがない。
＋Ｔ２ ）と素子耐圧との関係を図２に示す。これによ
ると、Ｔ０ ＝３．０μｍでほぼ３００Ｖの耐圧が得ら
れることがわかる。素子耐圧をこれ以上高めようとする
場合には、選択酸化膜５を必要とされるＴ０ の増加分
だけ厚く形成すれば、層間絶縁膜１０の膜厚は増加しな
いので、同一構造のコンタクト部構造で対処できる。こ
のようにして、選択酸化膜５と層間絶縁膜１０の相対的
な膜厚を変えるだけで、ＤＭＯＳＦＥＴの高耐圧化を達
成しながら、コンタクト部の段差を小さくし、断線等の
発生を回避することができる。したがって、何ら製造工
程数の増加、コスト上昇、或いは、コンタクト構造の複
雑化によるコンタクト部面積の増大を招くことがない。
【００１３】次に、図３を参照して、本発明の実施例の
製造方法を簡単に説明する。図３（ａ）に示すように、
単結晶シリコン基板１上にドレイン層２をエピタキシャ
ル成長させ、その表面上に熱酸化法によって７５０Å程
度のベース酸化膜１６を形成し、その上に減圧ＣＶＤ法
で窒化シリコン（Ｓｉ３ Ｎ４ ）膜１７を堆積する。 次に、図３（ｂ）に示すように、窒化シリコン膜１７を
部分的に残すようにエッチング除去し、この状態で熱酸
化法によって選択酸化を行う。この時、素子の耐圧を考
慮して選択酸化の時間を調節し、図３（ｃ）に示すよう
に選択酸化膜５を形成する。この選択酸化工程では、例
えば、素子に要求される耐圧値に基づいて図２に示すグ
ラフを用いてＴ０ （Ｔ１ ＋Ｔ２ ）の値を決定し、
後に形成される層間酸化膜の厚さＴ２ を１乃至２μｍ
の範囲内に収めることのできる選択酸化膜５の厚さＴ１
を得るために、必要な熱処理時間が予め設定される。
製造方法を簡単に説明する。図３（ａ）に示すように、
単結晶シリコン基板１上にドレイン層２をエピタキシャ
ル成長させ、その表面上に熱酸化法によって７５０Å程
度のベース酸化膜１６を形成し、その上に減圧ＣＶＤ法
で窒化シリコン（Ｓｉ３ Ｎ４ ）膜１７を堆積する。 次に、図３（ｂ）に示すように、窒化シリコン膜１７を
部分的に残すようにエッチング除去し、この状態で熱酸
化法によって選択酸化を行う。この時、素子の耐圧を考
慮して選択酸化の時間を調節し、図３（ｃ）に示すよう
に選択酸化膜５を形成する。この選択酸化工程では、例
えば、素子に要求される耐圧値に基づいて図２に示すグ
ラフを用いてＴ０ （Ｔ１ ＋Ｔ２ ）の値を決定し、
後に形成される層間酸化膜の厚さＴ２ を１乃至２μｍ
の範囲内に収めることのできる選択酸化膜５の厚さＴ１
を得るために、必要な熱処理時間が予め設定される。
【００１４】その後、図３（ｄ）に示すように、窒化シ
リコン膜１７及びベース酸化膜１６を選択的にエッチン
グ除去することによって露出したドレイン層２の表面上
に、改めてゲート酸化膜６を熱酸化法で形成する。そし
て、このゲート酸化膜６上に減圧ＣＶＤ法によりポリシ
リコンを堆積し、ゲート電極９やその他の配線、フィー
ルドプレート等を形成する（図３（ｅ））。ここで、ド
レイン層２内に上記図１に示した各種拡散層を形成し、
しかる後、図３（ｆ）に示すように、全面上に減圧ＣＶ
Ｄ法により、層間酸化膜１０を上記Ｔ２ の厚さとなる
ように堆積する。最後に、図３（ｇ）に示すように、層
間酸化膜１０に開口部１０ａをウエットエッチングとド
ライエッチングの組合せで形成し、ここに、図３（ｈ）
に示すアルミニウムの電極配線１１を蒸着させ、コンタ
クト部１１ａを形成する。ここで、層間酸化膜の厚さＴ
２ が１乃至２μｍの範囲内に形成されていれば、通常
の開口形状で断線等の危険なくコンタクト部を形成する
ことができる。
リコン膜１７及びベース酸化膜１６を選択的にエッチン
グ除去することによって露出したドレイン層２の表面上
に、改めてゲート酸化膜６を熱酸化法で形成する。そし
て、このゲート酸化膜６上に減圧ＣＶＤ法によりポリシ
リコンを堆積し、ゲート電極９やその他の配線、フィー
ルドプレート等を形成する（図３（ｅ））。ここで、ド
レイン層２内に上記図１に示した各種拡散層を形成し、
しかる後、図３（ｆ）に示すように、全面上に減圧ＣＶ
Ｄ法により、層間酸化膜１０を上記Ｔ２ の厚さとなる
ように堆積する。最後に、図３（ｇ）に示すように、層
間酸化膜１０に開口部１０ａをウエットエッチングとド
ライエッチングの組合せで形成し、ここに、図３（ｈ）
に示すアルミニウムの電極配線１１を蒸着させ、コンタ
クト部１１ａを形成する。ここで、層間酸化膜の厚さＴ
２ が１乃至２μｍの範囲内に形成されていれば、通常
の開口形状で断線等の危険なくコンタクト部を形成する
ことができる。
【００１５】熱酸化法で形成した選択酸化膜５は１０Ｍ
Ｖ／ｃｍ程度の絶縁耐圧を有し、一方、ＣＶＤ法で形成
した層間酸化膜の絶縁耐圧は、通常６乃至７ＭＶ／ｃｍ
程度であるから、本実施例によって選択酸化膜５を厚く
形成した素子の絶縁性は従来よりも安定する。また、Ｔ
０ （Ｔ１ ＋Ｔ２）の値が従来と同じ場合でも、厚い
選択酸化膜５が熱酸化法で形成されているので、酸化層
のうち、半導体基体の表面下に形成される部分が従来よ
りも増加し、このため、半導体基体面から層間酸化膜１
０の表面までの高さが低減される。したがって、多層構
造を形成する場合に上部構造の段差が少なくなるので、
断線等の危険が回避される。
Ｖ／ｃｍ程度の絶縁耐圧を有し、一方、ＣＶＤ法で形成
した層間酸化膜の絶縁耐圧は、通常６乃至７ＭＶ／ｃｍ
程度であるから、本実施例によって選択酸化膜５を厚く
形成した素子の絶縁性は従来よりも安定する。また、Ｔ
０ （Ｔ１ ＋Ｔ２）の値が従来と同じ場合でも、厚い
選択酸化膜５が熱酸化法で形成されているので、酸化層
のうち、半導体基体の表面下に形成される部分が従来よ
りも増加し、このため、半導体基体面から層間酸化膜１
０の表面までの高さが低減される。したがって、多層構
造を形成する場合に上部構造の段差が少なくなるので、
断線等の危険が回避される。
【００１６】この実施例では、ＤＭＯＳＦＥＴの構造に
基づいて本発明を説明したが、本発明は、選択酸化膜と
層間絶縁膜を備え、これらの両者の膜厚の和によって配
線と半導体層との距離が確保されている半導体素子であ
れば、他のＦＥＴ、バイポーラトランジスタ等の能動素
子、更には拡散抵抗等の受動素子にも同様に適用できる
ものである。
基づいて本発明を説明したが、本発明は、選択酸化膜と
層間絶縁膜を備え、これらの両者の膜厚の和によって配
線と半導体層との距離が確保されている半導体素子であ
れば、他のＦＥＴ、バイポーラトランジスタ等の能動素
子、更には拡散抵抗等の受動素子にも同様に適用できる
ものである。
【００１７】
【発明の効果】以上説明したように、本発明は、配線領
域の選択酸化絶縁膜の厚さを配線領域上とともに素子構
造領域上にも形成される層間絶縁膜の膜厚よりも厚く形
成するようにしたことに特徴を有するので、両者の厚さ
の和たる配線と半導体基体間の隔たりを従来と同様の値
に確保しながら、層間絶縁膜の厚さを相対的に薄くする
ことができる。一方、コンタクト部の開口深さは素子構
造領域上に形成された層間絶縁膜の厚さとほぼ同様であ
るので、配線による電界効果を低減しながら、コンタク
ト部の開口深さを抑制することができる。したがって、
素子の高耐圧化を図る一方でコンタクト部の断線を防止
することができる。
域の選択酸化絶縁膜の厚さを配線領域上とともに素子構
造領域上にも形成される層間絶縁膜の膜厚よりも厚く形
成するようにしたことに特徴を有するので、両者の厚さ
の和たる配線と半導体基体間の隔たりを従来と同様の値
に確保しながら、層間絶縁膜の厚さを相対的に薄くする
ことができる。一方、コンタクト部の開口深さは素子構
造領域上に形成された層間絶縁膜の厚さとほぼ同様であ
るので、配線による電界効果を低減しながら、コンタク
ト部の開口深さを抑制することができる。したがって、
素子の高耐圧化を図る一方でコンタクト部の断線を防止
することができる。
【００１８】また、コンタクト部に断線防止用の特殊構
造を形成する必要がないので、何らコンタクト部面積の
増加、製造工程の増加、コスト上昇等を招くことがなく
、しかも、安定した導電接触が得られる。
造を形成する必要がないので、何らコンタクト部面積の
増加、製造工程の増加、コスト上昇等を招くことがなく
、しかも、安定した導電接触が得られる。
【００１９】更に熱酸化法で形成した選択酸化絶縁膜は
、半導体層の表面下に厚さの半分程度が形成されるので
、選択酸化絶縁膜が厚く形成されることによって、選択
酸化絶縁膜と層間絶縁膜の合計膜厚が従来と同様であっ
ても、半導体基体の表面下に存在する部分が増加する結
果、半導体基体面から層間絶縁膜の表面までの高さが低
減される。したがって、多層構造を形成する場合に上部
構造の段差が少なくなるので、集積回路における多層構
造化が容易となり、該構造における断線等の危険が回避
される。
、半導体層の表面下に厚さの半分程度が形成されるので
、選択酸化絶縁膜が厚く形成されることによって、選択
酸化絶縁膜と層間絶縁膜の合計膜厚が従来と同様であっ
ても、半導体基体の表面下に存在する部分が増加する結
果、半導体基体面から層間絶縁膜の表面までの高さが低
減される。したがって、多層構造を形成する場合に上部
構造の段差が少なくなるので、集積回路における多層構
造化が容易となり、該構造における断線等の危険が回避
される。
【図１】本発明に係る実施例のＤＭＯＳＦＥＴ構造の一
部を示す縦断面図である。
部を示す縦断面図である。
【図２】同実施例における素子耐圧を選択酸化膜と層間
酸化膜との厚さの和Ｔ１ ＋Ｔ２ に対して示すグラフ
図である。
酸化膜との厚さの和Ｔ１ ＋Ｔ２ に対して示すグラフ
図である。
【図３】同実施例の製造工程（ａ）乃至（ｈ）を示す工
程断面図である。
程断面図である。
１ 単結晶シリコン基板
２ ドレイン層
５ 選択酸化膜
６ ゲート酸化膜
７ ベース領域
８ ソース領域
９ ゲート電極
１０ 層間酸化膜
１０ａ 開口部
１１ 電極配線
１１ａ コンタクト部
Claims (4)
- 【請求項１】半導体基体上に電極接触部を備えた素子構
造領域と、半導体基体表面上に選択酸化絶縁膜の形成さ
れた配線領域とを有し、該素子構造領域上及び該配線領
域上に層間絶縁膜の形成された高耐圧半導体装置におい
て、前記選択酸化絶縁膜が前記層間絶縁膜よりも厚く形
成されていることを特徴とする高耐圧半導体装置。 - 【請求項２】請求項１において、前記層間絶縁膜の厚さ
は１μｍ乃至２μｍの範囲内であることを特徴とする高
耐圧半導体装置。 - 【請求項３】請求項１又は請求項２において、前記選択
酸化絶縁膜は熱酸化法により、前記層間絶縁膜はＣＶＤ
法により、形成されていることを特徴とする高耐圧半導
体装置。 - 【請求項４】半導体基体上に電極接触部を備えた素子構
造領域と、半導体基体表面上に選択酸化絶縁膜の形成さ
れた配線領域とを有し、該素子構造領域上及び該配線領
域上に層間絶縁膜の形成された高耐圧半導体装置の製造
方法であって、前記層間絶縁膜の厚さを、前記選択酸化
絶縁膜の厚さよりも小さい１μｍ乃至２μｍの範囲内と
し、素子の要求耐圧に応じて前記選択酸化絶縁膜の厚さ
を増減して形成することを特徴とする高耐圧半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068663A JPH04304658A (ja) | 1991-04-02 | 1991-04-02 | 高耐圧半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068663A JPH04304658A (ja) | 1991-04-02 | 1991-04-02 | 高耐圧半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304658A true JPH04304658A (ja) | 1992-10-28 |
Family
ID=13380179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068663A Pending JPH04304658A (ja) | 1991-04-02 | 1991-04-02 | 高耐圧半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994025985A1 (en) * | 1993-04-28 | 1994-11-10 | Harris Corporation | Method and semiconductor device with increased maximum terminal voltage |
| US5432370A (en) * | 1992-08-17 | 1995-07-11 | Fuji Electric Co., Ltd. | High withstand voltage M I S field effect transistor and semiconductor integrated circuit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023285A (ja) * | 1973-06-29 | 1975-03-12 | ||
| JPS57182643A (en) * | 1981-05-08 | 1982-11-10 | Tokushu Toryo Kk | Tester for eddy current |
| JPH0249155A (ja) * | 1988-04-13 | 1990-02-19 | Us Government | 物質の導電度の特性を記述する装置および方法 |
| JPH03105245A (ja) * | 1989-09-20 | 1991-05-02 | Hitachi Ltd | リモート・フイールド式渦流探傷用プローブ |
| JPH03140861A (ja) * | 1989-10-27 | 1991-06-14 | Hitachi Ltd | リモート・フイールド式渦流探傷用プローブ |
-
1991
- 1991-04-02 JP JP3068663A patent/JPH04304658A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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