JP2019197850A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】オン電圧の低減を図りつつ、スイッチング速度が低下することも抑制する。【解決手段】トレンチゲート構造２０を有する半導体装置において、延設方向と交差する方向に沿って隣合うトレンチゲート構造２０は、相対する所定の部分にそれぞれ他方のトレンチゲート構造２０に向かって延設された複数の延設部３０ｂ、４０ｂを有する構成とする。そして、トレンチゲート構造２０の延設方向に沿って隣合う延設部３０ｂ、４０ｂは、ベース層１２に反転層が形成されるゲート電圧が印加されるゲート電極３３と、ゲート電極３３と電気的に分離され、ゲート電圧と異なる電圧が印加されるダミー電極４３とを有するようにする。【選択図】図３

Description

本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置およびその製造方法に関するものである。

従来より、産業用モータ等の電子機器に使用される半導体装置として、ＩＧＢＴが形成されたものが知られている（例えば、特許文献１参照）。

具体的には、この半導体装置では、Ｎ⁻型のドリフト層を有する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。なお、複数のトレンチは、半導体基板の面方向の一方向に沿って形成されていると共に、格子状となるように隣合うトレンチ同士が所定箇所にて連結されている。そして、各トレンチは、壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極によって埋め込まれている。これにより、トレンチゲート構造が構成されている。つまり、トレンチゲート構造は、格子状に形成されている。

また、ベース層の表層部には、トレンチと接するようにＮ^＋型のエミッタ領域が形成されている。半導体基板の裏面側には、Ｐ^＋型のコレクタ層が形成されている。そして、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層と電気的に接続される裏面電極が形成されている。

このような半導体装置では、トレンチゲート構造が格子状に形成されているため、例えば、トレンチゲート構造がストライプ状に形成されている場合と比較して、コレクタ層からドリフト層に供給されたホールをベース層に抜け難くできる。このため、上記半導体装置では、オン電圧の低減を図ることができる。

特開２０１６−８２０９７号公報

しかしながら、上記半導体装置では、オン電圧の低減を図ることができるものの、隣合うトレンチを繋ぐ部分にもゲート電極が配置されており、ゲート電極のゲート容量が大きくなる。このため、上記半導体装置では、ストライプ状のトレンチゲートに比べ大きなゲート駆動電流が必要となる、もしくは同一ゲート駆動電流ではスイッチング速度が低下するという問題がある。

本発明は上記点に鑑み、オン電圧の低減を図りつつ、ゲート容量の増大を抑制できる半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するための請求項１では、複数のトレンチゲート構造（２０）を有する半導体装置であって、第１導電型のドリフト層（１１）を有する半導体基板（１０）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ドリフト層を挟んでベース層側と反対側に形成された第２導電型のコレクタ層（１８）と、ベース層を貫通してドリフト層に達するように形成されたトレンチ（３１、４１）の壁面に形成されたゲート絶縁膜（３２、４２）と、ゲート絶縁膜上に形成された電極（３３、４３）と、を有する複数のトレンチゲート構造と、ベース層の表層部に形成され、トレンチと接する第１導電型のエミッタ領域（１３）と、ベース層およびエミッタ領域と電気的に接続される第１電極（１６）と、コレクタ層と電気的に接続される第２電極（１９）と、を備えている。そして、複数のトレンチゲート構造は、半導体基板の面方向における一方向にそれぞれ延設されていると共に一方向と交差する方向に沿って配列されており、交差する方向に沿って隣合うトレンチゲート構造は、相対する所定の部分にそれぞれ他方のトレンチゲート構造に向かって延設された延設部（３０ｂ、４０ｂ）を複数有し、一方向に沿って隣合う延設部は、ベース層に反転層が形成されるゲート電圧が印加されるゲート電極（３３）と、ゲート電極と電気的に分離され、ゲート電圧と異なる電圧が印加されるダミー電極（４３）とを有する構成とされている。

これによれば、隣合うトレンチゲート構造は、それぞれ他方のトレンチゲート構造に向かって延設された延設部を有している。このため、ドリフト層に供給されたキャリア（例えば、ホール）がベース層に抜け難くなり、オン電圧の低減を図ることができる。

また、一方向に沿って隣合う延設部は、ゲート電極およびダミー電極を有する構成とされている。このため、ダミー電極を備えない場合と比較して、ゲート容量を低減でき、スイッチング速度が低下することを抑制することができる。

また、請求項８は、請求項１に記載の半導体装置に関する製造方法であり、半導体基板を用意することと、半導体基板に、当該半導体基板の面方向における一方向にそれぞれ延設されていると共に一方向と交差する方向に沿って配列された複数のトレンチを形成することと、複数のトレンチの壁面にそれぞれゲート絶縁膜を形成することと、ゲート絶縁膜上にそれぞれ電極を形成することと、を行い、複数のトレンチを形成することでは、交差する方向に沿って隣合うトレンチの相対する所定の部分にそれぞれ他方のトレンチに向かって突出する突出部（３１ａ、４１ａ）が形成されたトレンチを形成し、電極を形成することでは、一方向に沿って隣合う突出部において、ベース層に反転層が形成されるゲート電圧が印加されるゲート電極（３３）と、ゲート電極と電気的に分離され、ゲート電圧と異なる電圧が印加されるダミー電極（４３）とを含む電極を形成する。

これによれば、隣合うトレンチゲート構造では、それぞれ他方のトレンチゲート構造に向かって延設された延設部を有する構成とできる。また、一方向に沿って隣合う延設部では、ゲート電極およびダミー電極を有する構成とできる。このため、オン電圧を低減しつつ、ダミー電極を備えない場合と比較してゲート容量を低減した半導体装置を製造できる。

なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。

第１実施形態における半導体装置の断面図である。 図１とは異なる半導体装置の断面図である。 トレンチゲート構造を示す平面図である。 図２に示す半導体装置の製造工程を示す断面図である。 （ａ）は図４（ｂ）に対応する平面図であり、（ｂ）は図４（ｃ）に対応する平面図である。 第２実施形態におけるトレンチゲート構造を示す平面図である。 図６に示す半導体装置の製造工程を示す平面図である。 第２実施形態の変形例における半導体装置の製造工程を示す平面図である。 第３実施形態におけるトレンチゲート構造を示す平面図である。 図９に示す半導体装置の製造工程を示す平面図である。 第４実施形態におけるトレンチゲート構造を示す平面図である。 第５実施形態におけるトレンチゲート構造を示す平面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態の半導体装置について、図１〜図３を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。

図１および図２に示されるように、半導体装置は、ドリフト層１１を有する半導体基板１０を備えており、ドリフト層１１上には、Ｐ型のベース層１２が形成されている。そして、半導体基板１０には、図１〜図３に示されるように、複数のトレンチゲート構造２０が形成されている。

ここで、本実施形態のトレンチゲート構造２０の構成について、図１〜図３を参照しつつ説明する。なお、図３は平面図であるが、理解をし易くするため、後述するゲート絶縁膜３２、４２、電極３３、４３、および分離絶縁膜５２にハッチングを施してある。

各トレンチゲート構造２０は、ベース層１２を貫通してドリフト層１１に達するトレンチ３１、４１の壁面にゲート絶縁膜３２、４２が形成され、ゲート絶縁膜３２、４２上に電極３３、４３が配置されることで構成されている。なお、本実施形態では、ゲート絶縁膜３２、４２は、酸化膜で構成され、電極３３、４３は、ドープトポリシリコンで構成されている。

そして、本実施形態の各トレンチゲート構造２０は、略格子状を構成するように形成されている。具体的には、トレンチゲート構造２０における各トレンチ３１、４１は、それぞれ半導体基板１０の面方向における一方向に沿って延設され、一方向と交差する方向に沿って等間隔に配列されている。以下では、一方向を延設方向ともいい、一方向と交差する方向を配列方向ともいう。なお、図１および図２中では、紙面奥行方向が延設方向となり、紙面左右方向が配列方向となる。また、図３中では、紙面左右方向が延設方向となり、紙面上下方向が配列方向となる。

そして、配列方向において隣合うトレンチ３１、４１は、図３に示されるように、相対する所定の部分に他方のトレンチに向かって突出する複数の突出部３１ａ、４１ａが形成されている。また、隣合うトレンチ３１、４１における各突出部３１ａ、４１ａの間には、各突出部３１ａ、４１ａを繋げる連通トレンチ５１が形成されている。

連通トレンチ５１は、延設方向に沿った長さ（すなわち、図３中紙面左右方向の長さ）を幅とすると、幅が各トレンチ３１、４１における突出部３１ａ、４１ａの幅より十分に狭くされており、例えば、約０．２μｍとされている。そして、連通トレンチ５１内は、分離絶縁膜５２によって埋め込まれている。

電極３３、４３は、一部がベース層１２に反転層を形成するためのゲート電圧が印加されるゲート電極３３とされ、残りがゲート電圧と異なる電圧が印加されるダミー電極４３とされている。本実施形態では、ゲート電極３３およびダミー電極４３は、配列方向に沿って交互に配列されている。

なお、ゲート電極３３およびダミー電極４３は、配列方向において隣合うトレンチ３１、４１の各突出部３１ａ、４１ａにも配置されているが、分離絶縁膜５２によって電気的に分離されている。また、本実施形態では、ゲート電極３３は、図２および図３とは別断面において図示しないゲート制御回路と接続されることでゲート電圧が印加されるようになっている。ダミー電極４３は、具体的には後述するが、後述の上部電極１６と接続されることで上部電極１６と同電位とさている。

以下では、ゲート電極３３が配置されるトレンチを主トレンチ３１ともいい、ゲート電極３３を有するトレンチゲート構造２０を主トレンチゲート構造３０ともいう。また、以下では、ダミー電極４３が配置されるトレンチをダミートレンチ４１ともいい、ダミー電極４３を有するトレンチゲート構造２０をダミートレンチゲート構造４０ともいう。つまり、本実施形態では、主トレンチゲート構造３０およびダミートレンチゲート構造４０は、配列方向に沿って交互に配列されているといえる。

また、本実施形態のトレンチゲート構造２０は、上記のように構成されている。このため、各トレンチゲート構造２０は、それぞれ延設方向に沿って延設された第１延設部３０ａ、４０ａを有するといえる。また、各トレンチゲート構造２０は、各第１延設部３０ａ、４０ａにおける所定の相対する部分に他方の第１延設部３０ａ、４０ａに向かって延設された複数の第２延設部３０ｂ、４０ｂを有するといえる。そして、配列方向に沿って隣合うトレンチゲート構造２０は、延設方向に沿って隣合う第２延設部３０ｂ、４０ｂがゲート電極３３およびダミー電極４３を有する構成とされているといえる。また、分離絶縁膜５２は連通トレンチ５１に配置されているため、分離絶縁膜５２における延設方向に沿った幅は、第２延設部３０ｂ、４０ｂの延設方向に沿った幅よりも狭くされているといえる。

なお、本実施形態では、上記のように、主トレンチゲート構造３０およびダミートレンチゲート構造４０は、配列方向に沿って交互に配列されている。このため、１つの主トレンチゲート構造３０は、２つのダミートレンチゲート構造４０に挟まれており、各ダミートレンチゲート構造４０に向かって突出する第２延設部３０ｂが形成されている。但し、第１延設部３０ａから反対方向に突出する第２延設部３０ｂは、第１延設部３０ａを挟んで対称とはなっておらず、非対称とされている。同様に、１つのダミートレンチゲート構造４０は、２つの主トレンチゲート構造３０に挟まれており、各主トレンチゲート構造３０に向かって突出する第２延設部４０ｂが形成されている。但し、第１延設部４０ａから反対方向に突出する第２延設部４０ｂは、第１延設部４０ａを挟んで対称となっておらず、非対称とされている。

以上が本実施形態におけるトレンチゲート構造２０の構成である。

ベース層１２の表層部には、図１〜図３に示されるように、Ｎ^＋型のエミッタ領域１３と、エミッタ領域１３に挟まれるＰ^＋型のコンタクト領域１４とが形成されている。本実施形態では、エミッタ領域１３は、ドリフト層１１よりも高不純物濃度で構成され、各トレンチゲート構造２０における第１延設部３０ａ、４０ａに接するように形成されている。一方、コンタクト領域１４は、ベース層１２よりも高不純物濃度で構成され、２つのエミッタ領域１３に挟まれるように形成されている。なお、本実施形態では、エミッタ領域１３およびコンタクト領域１４は、図３に示されるように、第２延設部３０ｂ、４０ｂとは離れた状態で形成されている。また、本実施形態のコンタクト領域１４は、半導体基板１０の一面１０ａを基準としてエミッタ領域１３よりも深く形成されている。

ベース層１２（すなわち、半導体基板１０の一面１０ａ）上には、図１および図２に示されるように、ＢＰＳＧ（Boro-phospho silicate glassの略）等で構成される層間絶縁膜１５が形成されている。そして、層間絶縁膜１５には、エミッタ領域１３の一部およびコンタクト領域１４を露出させるコンタクトホール１５ａ、およびダミー電極４３を露出させるコンタクトホール１５ｂが形成されている。

層間絶縁膜１５上には上部電極１６が形成されている。この上部電極１６は、コンタクトホール１５ａを介してエミッタ領域１３およびコンタクト領域１４と電気的に接続されている。また、上部電極１６は、コンタクトホール１５ｂを介してダミー電極４３とも接続されている。このようにして、ダミー電極４３は、エミッタ領域１３と同電位とされている。すなわち、ダミー電極４３は、ゲート−エミッタ間の電圧ＶｇｅがＭＯＳゲートの閾値電圧Ｖｔｈより高くならない電圧（すなわち、Ｖｇｅ＝０）に維持されるようになっている。つまり、ダミー電極４３は、ゲート電極３３に印加される電圧と異なる電圧が印加されるようになっている。

ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）１７が形成されている。このＦＳ層１７は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。

そして、ＦＳ層１７を挟んでドリフト層１１と反対側にＰ型のコレクタ層１８が形成されている。コレクタ層１８上（半導体基板１０の他面１０ｂ）には下部電極１９が形成されている。

以上が本実施形態における半導体装置の構成である。また、本実施形態では、上記のように半導体装置が構成されていることにより、半導体基板１０は、コレクタ層１８、ＦＳ層１７、ドリフト層１１、ベース層１２、エミッタ領域１３、およびコンタクト領域１４を有する構成とされている。なお、本実施形態では、Ｎ型、Ｎ⁻型、Ｎ^＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ^＋型が本発明の第２導電型に相当している。次に、上記半導体装置の作動について説明する。

まず、上記半導体装置は、上部電極１６に下部電極１９より低い電圧が印加されると共に、ゲート電極３３に所定のゲート電圧が印加されると、ベース層１２のうちの主トレンチ３１と接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、エミッタ領域１３から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層１８からホールがドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。この際、ドリフト層１１に供給されたホールは、トレンチゲート構造２０が略格子状に形成されているため、ベース層１２側に抜け難くなる。このため、上記半導体装置では、オン電圧の低減を図ることができる。

次に、上記半導体装置の製造方法について、図４および図５を参照しつつ説明する。なお、図４は、図２に相当する断面図である。

まず、図４（ａ）に示されるように、ドリフト層１１上にベース層１２が形成された半導体基板１０を用意する。このような半導体基板１０は、例えば、Ｎ⁻型の基板を用意し、当該基板にＰ型の不純物をイオン注入等して熱拡散させすることでベース層１２を形成することにより用意される。

次に、ベース層１２の上に、シリコン酸化膜等で構成される図示しないマスクを形成し、当該マスクをパターニングする。そして、図４（ｂ）および図５（ａ）に示されるように、マスクを用いて反応性イオンエッチング等の異方性エッチングを行うことにより、上記主トレンチ３１、ダミートレンチ４１および連通トレンチ５１を一体的に形成する。なお、連通トレンチ５１は、上記のように、幅が主トレンチ３１およびダミートレンチ４１の幅に対して十分に狭くされている。その後、必要に応じてケミカルドライエッチング等を行うことにより、各トレンチ３１、４１、５１における壁面のダメージを除去する工程を行う。

次に、図４（ｃ）および図５（ｂ）に示されるように、熱酸化等を行うことにより、主トレンチ３１およびダミートレンチ４１にゲート絶縁膜３２、４２を形成すると共に、連通トレンチ５１に分離絶縁膜５２を形成する。この際、熱酸化は、連通トレンチ５１が分離絶縁膜５２にて埋め込まれるように行う。つまり、連通トレンチ５１を形成する際には、分離絶縁膜５２にて当該連通トレンチ５１が埋め込まれるように幅が設定され、例えば、０．２μｍ以下とされる。

続いて、図４（ｄ）に示されるように、ドープトポリシリコンを成膜してゲート電極３３およびダミー電極４３を形成する。これにより、上記主トレンチゲート構造３０およびダミートレンチゲート構造４０が形成される。この際、本実施形態では、各第１延設部３０ａ、４０ａから反対方向に突出する各第２延設部３０ｂ、４０ｂは、各第１延設部３０ａ、４０ａを挟んで対称とはなっておらず、非対称とされている。このため、ゲート電極３３およびダミー電極４３内に空洞が形成されることを抑制できる。

すなわち、ドープトポリシリコンを成膜する場合、ドープトポリシリコンは、ゲート絶縁膜３２、４２上に順に堆積される。この場合、第１延設部３０ａ、４０ａから反対方向に突出する各第２延設部３０ｂ、４０ｂが当該第１延設部３０ａ、４０ａを挟んで対称とはなっていると、第１延設部３０ａ、４０ａにおける第２延設部３０ｂ、４０ｂと連結される部分の中心は、各トレンチ３１、４１の壁面に形成されたゲート絶縁膜３２、４２との距離が長くなり過ぎることがある。このため、このような構成では、第１延設部３０ａ、４０ａにおける第２延設部３０ｂ、４０ｂと連結される部分の中心にドープトポリシリコンが成膜されず、空洞となってしまう可能性がある。これに対し、本実施形態では、各第１延設部３０ａ、４０ａから反対方向に突出する第２延設部３０ｂ、４０ｂは、第１延設部３０ａ、４０ａを挟んで非対称とされているため、ゲート電極３３およびダミー電極４３内に空洞が形成されることを抑制できる。

その後は、特に図示しないが、所定の製造プロセスを行い、エミッタ領域１３、コンタクト領域１４、層間絶縁膜１５、上部電極１６、ＦＳ層１７、コレクタ層１８、下部電極１９等を形成することにより、上記半導体装置が製造される。

以上説明したように、本実施形態では、トレンチゲート構造２０は、略格子状に形成されている。このため、ドリフト層１１に供給されたホールがベース層１２に抜け難くなり、オン電圧の低減を図ることができる。また、延設方向に沿って隣合う第２延設部３０ｂ、４０ｂは、ゲート電極３３およびダミー電極４３を有する構成とされている。つまり、１つの格子は、主トレンチゲート構造３０およびダミートレンチゲート構造４０を有する構成とされている。このため、１つの格子を主トレンチゲート構造３０のみで形成する場合と比較して、ゲート容量を低減でき、スイッチング速度が低下することを抑制することができる。

また、本実施形態では、主トレンチゲート構造３０およびダミートレンチゲート構造４０は、それぞれ第２延設部３０ｂ、４０ｂを有する構成とされており、用途に応じて特性を容易に変更できる。例えば、オン電圧の更なる低減を図りたい場合には、主トレンチゲート構造３０における第２延設部３０ｂの延設長さを長くすればよい。また、スイッチング速度の更なる向上を図りたい場合には、ダミートレンチゲート構造４０の第２延設部４０ｂの延設長さを長くすればよい。

さらに、本実施形態では、トレンチゲート構造２０は、第１延設部３０ａ、４０ａから反対方向に突出する第２延設部３０ｂ、４０ｂが当該第１延設部３０ａ、４０ａを挟んで非対称とされている。このため、ゲート電極３３およびダミー電極４３内に空洞が形成されることを抑制できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、主トレンチゲート構造３０の第２延設部３０ｂとダミートレンチゲート構造４０の第２延設部４０ｂとの間に互いのゲート絶縁膜３２、４２を配置したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図６に示されるように、主トレンチ３１の突出部３１ａとダミートレンチ４１の突出部４１ａとの間には、連通トレンチ５１は形成されていない。そして、ゲート電極３３とダミー電極４３との間に配置される分離絶縁膜５２は、主トレンチ３１およびダミートレンチ４１に形成されるゲート絶縁膜３２、４２が一体化されることで構成されている。つまり、本実施形態では、主トレンチゲート構造３０の第２延設部３０ｂとダミートレンチゲート構造４０の第２延設部３０ｂとが繋がった状態とされている。

次に、上記半導体装置の製造方法について、図７を参照しつつ説明する。

本実施形態では、図７（ａ）に示されるように、主トレンチ３１およびダミートレンチ４１を形成する際、上記第１実施形態より互いの突出部３１ａ、４１ａの先端の間隔が狭くなるように、主トレンチ３１およびダミートレンチ４１を形成する。具体的には、各突出部３１ａ、４１ａの先端の間隔が約０．２μｍ以下となるようにする。

次に、図７（ｂ）に示されるように、熱酸化等を行うことにより、主トレンチ３１およびダミートレンチ４１にゲート絶縁膜３２、４２を形成する。この際、熱酸化は、各突出部３１ａ、４１ａにおける突出方向の先端側の壁面に形成されるゲート絶縁膜３２、４２同士が繋がって分離絶縁膜５２が構成されるように行う。つまり、図７（ａ）にて主トレンチ３１およびダミートレンチ４１を形成する際には、各トレンチ３１、４１に形成されるゲート絶縁膜３２、４２同士が繋がるように、突出部３１ａ、４１ａの間隔が設定される。

そして、図７（ｃ）に示されるように、分離絶縁膜５２によって電気的に分離されたゲート電極３３およびダミー電極４３を形成する。その後は、上記第１実施形態と同様に、所定の製造プロセスを行うことにより、図６に示す半導体装置が製造される。

以上説明したように、上記のような半導体装置としても、上記第１実施形態と同様の効果を得ることができる。

（第２実施形態の変形例）
第２実施形態の変形例について説明する。上記第２実施形態に対し、分離絶縁膜５２の製造方法を変更してもよい。例えば、図８（ａ）に示されるように、まず、突出部３１ａを有する主トレンチ３１のみを形成する。次に、図８（ｂ）に示されるように、熱酸化をしてゲート絶縁膜３２を形成する。続いて、図８（ｃ）に示されるように、突出部４１ａを有するダミートレンチ４１を形成する。この際、本変形例では、突出部３１ａの突出方向の先端側に形成されたゲート絶縁膜３２が露出するように、ダミートレンチ４１を形成する。その後は、特に図示しないが、熱酸化をしてゲート絶縁膜４２を形成することにより、上記図７（ｂ）と同様に、ゲート絶縁膜３２、４２同士が繋がって分離絶縁膜５２が構成される。このようにして分離絶縁膜５２を構成するようにしてもよい。

なお、図８（ｃ）の工程にて形成されるダミートレンチ４１は、ゲート絶縁膜４２を形成する際にゲート絶縁膜４２がゲート絶縁膜３２と繋がるのであれば、ゲート絶縁膜３２と離れていてもよい。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、分離絶縁膜５２の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図９に示されるように、主トレンチ３１の突出部３１ａおよびダミートレンチ４１の突出部４１ａは、直接連結されている。そして、主トレンチ３１に形成されたゲート電極３３およびダミートレンチ４１に形成されたダミー電極４３の間には、分離絶縁膜５２として、ＢＰＳＧ等で構成される絶縁膜が配置されている。

次に、本実施形態の半導体装置の製造方法について、図１０を参照しつつ説明する。

本実施形態では、図１０（ａ）に示されるように、主トレンチ３１およびダミートレンチ４１を形成する際、互いの突出部３１ａ、４１ａがそのまま連結されるようにする。つまり、主トレンチ３１およびダミートレンチ４１が格子状となるように形成する。

そして、図１０（ｂ）に示されるように、ゲート絶縁膜３２、４２を形成する工程および電極３３、４３を形成する工程を順に行う。なお、図１０（ｂ）の工程が終了した後は、主トレンチ３１およびダミートレンチ４１に形成された電極３３、４３は繋がっている。

次に、図１０（ｃ）に示されるように、図示しないマスクを形成し、主トレンチ３１の突出部３１ａとダミートレンチ４１の突出部４１ａとの連結部分に形成された電極３３、４３をエッチング等により除去する。その後、電極３３、４３を除去した部分に、分離絶縁膜５２を構成するＢＰＳＧ等の絶縁膜を埋め込むことにより、ゲート電極３３とダミー電極４３とを電気的に絶縁する。その後は、上記第１実施形態と同様に、所定の製造プロセスを行うことにより、図９に示す半導体装置が製造される。

以上説明したように、分離絶縁膜５２をゲート絶縁膜３２、４２と異なる絶縁膜で構成しても、上記第１実施形態と同様の効果を得ることができる。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、ゲート電極３３およびダミー電極４３が配置される部分を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態は、図１１に示されるように、隣合うトレンチゲート構造２０それぞれは、ゲート電極３３およびダミー電極４３をそれぞれ有する構成とされており、ゲート電極３３とダミー電極４３との間に分離絶縁膜５２が配置されている。つまり、隣合うトレンチゲート構造２０は、それぞれ主トレンチゲート構造３０およびダミートレンチゲート構造４０を有する構成とされている。なお、分離絶縁膜５２は、上記第３実施形態と同様に、ＢＰＳＧ等で構成されている。

そして、隣合うトレンチゲート構造２０は、第２延設部３０ｂ、４０ｂを通じて互いのゲート電極３３同士が接続されていると共に、互いのダミー電極４３同士が接続されている。

なお、本実施形態では、エミッタ領域１３は、第２延設部３０ｂ、４０ｂに沿って形成されている。コンタクト領域１４は、第２延設部３０ｂ、４０ｂに沿って形成されたエミッタ領域１３の間に配置されている。但し、第１実施形態と同様に、エミッタ領域１３およびコンタクト領域１４が形成されていてもよい。

このような半導体装置は、特に図示しないが、上記図４実施形態における図１０（ｃ）の工程において、電極３３、４３を除去する部分、および分離絶縁膜５２を埋め込む部分を変更することによって製造される。

以上説明したように、隣合うトレンチゲート構造２０それぞれがゲート電極３３およびダミー電極４３を有する構成としても、上記第１実施形態と同様の効果を得ることができる。

（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対し、分離絶縁膜５２を備えないようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態は、図１２に示されるように、主トレンチゲート構造３０の第２延設部３０ｂとダミートレンチゲート構造４０の第２延設部３０ｂとの間には、分離絶縁膜５２が形成されていない。そして、主トレンチゲート構造３０における第２延設部３０ｂとダミートレンチゲート構造４０における第２延設部３０ｂとの間には、ベース層１２およびドリフト層１１が位置する構成となっている。但し、本実施形態では、主トレンチゲート構造３０の第２延設部３０ｂとダミートレンチゲート構造４０の第２延設部４０ｂとの間隔は、約０．５μｍ以下とされている。

このように、主トレンチゲート構造３０の第２延設部３０ｂとダミートレンチゲート構造４０の第２延設部４０ｂとが繋がっていない構成としても、オン電圧の低減を図りつつ、スイッチング速度が低下することを抑制できる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。

また、上記各実施形態において、例えば、ドリフト層１１とベース層１２との間に、ドリフト層１１よりも高不純物濃度とされたＮ^＋型のキャリアストッパー層を備えるようにしてもよい。これによれば、さらにドリフト層に供給されたホールがベース層１２に抜け難くなるため、さらにオン電圧の低減を図ることができる。

そして、上記各実施形態において、ゲート電極３３とダミー電極４３との位置関係は、適宜変更可能である。例えば、上記第３実施形態および上記第４実施形態では、電極３３、４３を形成した後に一部の電極３３、４３を除去し、除去した部分に分離絶縁膜５２を埋め込むため、ゲート電極３３とダミー電極４３との位置関係を容易に変更できる。

さらに、上記各実施形態において、ゲート電極３３を形成した後、熱酸化等を行ってゲート電極３３のうちの主トレンチ３１から露出する部分の表面を酸化するようにしてもよい。

また、上記第１〜第３、第５実施形態では、主トレンチゲート構造３０とダミートレンチゲート構造４０とが配列方向に沿って交互に配置されている例について説明した。しかしながら、主トレンチゲート構造３０とダミートレンチゲート構造４０との配列の仕方は、適宜変更可能である。例えば、隣合うダミートレンチゲート構造４０の間に、２つの主トレンチゲート構造３０が配置される構成としてもよいし、３つ以上の主トレンチゲート構造３０が配置される構成としてもよい。この場合は、配列方向において隣合う主トレンチゲート構造３０とダミートレンチゲート構造４０とに対して上記第１〜第３、第５実施形態の構成が適用されることにより、上記第１〜第３、第５実施形態と同様の効果を得ることができる。

１０ 半導体基板
１１ ドリフト層
１２ ベース層
１３ エミッタ領域
１６ 上部電極（第１電極）
１８ コレクタ層（１８）
１９ 下部電極（第２電極）
２０ トレンチゲート構造
３０ 主トレンチゲート構造
３１ 主トレンチ
３２ ゲート絶縁膜
３３ ゲート電極
４０ ダミートレンチゲート構造
４１ ダミートレンチ
４２ ゲート絶縁膜
４３ ダミー電極

Claims (11)

1. 複数のトレンチゲート構造（２０）を有する半導体装置であって、
   第１導電型のドリフト層（１１）を有する半導体基板（１０）と、
   前記ドリフト層上に形成された第２導電型のベース層（１２）と、
   前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１８）と、
   前記ベース層を貫通して前記ドリフト層に達するように形成されたトレンチ（３１、４１）の壁面に形成されたゲート絶縁膜（３２、４２）と、前記ゲート絶縁膜上に形成された電極（３３、４３）と、を有する前記複数のトレンチゲート構造と、
   前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１３）と、
   前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１６）と、
   前記コレクタ層と電気的に接続される第２電極（１９）と、を備え、
   前記複数のトレンチゲート構造は、前記半導体基板の面方向における一方向にそれぞれ延設されていると共に前記一方向と交差する方向に沿って配列されており、
   前記交差する方向に沿って隣合うトレンチゲート構造は、相対する所定の部分にそれぞれ他方のトレンチゲート構造に向かって延設された延設部（３０ｂ、４０ｂ）を複数有し、
   前記一方向に沿って隣合う延設部は、前記ベース層に反転層を形成するゲート電圧が印加されるゲート電極（３３）と、前記ゲート電極と電気的に分離され、前記ゲート電圧と異なる電圧が印加されるダミー電極（４３）とを有する構成とされている半導体装置。
2. 前記隣合うトレンチゲート構造は、一方のトレンチゲート構造が前記ゲート電極を有し、他方のトレンチゲート構造が前記ダミー電極を有する構成とされており、
   前記一方のトレンチゲート構造における延設部と前記他方のトレンチゲート構造における延設部との間には、分離絶縁膜（５２）が配置されている請求項１に記載の半導体装置。
3. 前記分離絶縁膜における前記一方向に沿った幅は、前記延設部の前記一方向に沿った幅よりも狭くされている請求項２に記載の半導体装置。
4. 前記分離絶縁膜は、前記一方のトレンチゲート構造におけるゲート絶縁膜と前記他方のトレンチゲート構造におけるゲート絶縁膜とが繋がることで構成されている請求項２に記載の半導体装置。
5. 前記分離絶縁膜は、前記ゲート絶縁膜と異なる絶縁膜にて構成されている請求項２に記載の半導体装置。
6. 前記隣合うトレンチゲート構造は、前記ゲート電極と前記ダミー電極とをそれぞれ有する構成とされ、当該隣合うトレンチゲート構造における互いの前記延設部を通じて互いの前記ゲート電極同士が接続されていると共に互いの前記ダミー電極同士が接続されており、
   前記トレンチゲート構造における前記ゲート電極と前記ダミー電極との間には、分離絶縁膜（５２）が配置されている請求項１に記載の半導体装置。
7. 前記隣合うトレンチゲート構造における互いの前記延設部は、離れている請求項１に記載の半導体装置。
8. 第１導電型のドリフト層（１１）を有する半導体基板（１０）と、
   前記ドリフト層上に形成された第２導電型のベース層（１２）と、
   前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１８）と、
   前記ベース層を貫通して前記ドリフト層に達するように形成されたトレンチ（３１、４１）の壁面に形成されたゲート絶縁膜（３２、４２）と、前記ゲート絶縁膜上に形成された電極（３３、４３）と、を有する複数のトレンチゲート構造（２０）と、
   前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１３）と、
   前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１６）と、
   前記コレクタ層と電気的に接続される第２電極（１９）と、を備える半導体装置の製造方法であって、
   前記半導体基板を用意することと、
   前記半導体基板に、当該半導体基板の面方向における一方向にそれぞれ延設されていると共に前記一方向と交差する方向に沿って配列された複数の前記トレンチを形成することと、
   複数の前記トレンチの壁面にそれぞれ前記ゲート絶縁膜を形成することと、
   前記ゲート絶縁膜上にそれぞれ前記電極を形成することと、を行い、
   複数の前記トレンチを形成することでは、前記交差する方向に沿って隣合う前記トレンチの相対する所定の部分にそれぞれ他方のトレンチに向かって突出する突出部（３１ａ、４１ａ）が形成された前記トレンチを形成し、
   前記電極を形成することでは、前記一方向に沿って隣合う突出部において、前記ベース層に反転層を形成するゲート電圧が印加されるゲート電極（３３）と、前記ゲート電極と電気的に分離され、前記ゲート電圧と異なる電圧が印加されるダミー電極（４３）とを含む前記電極を形成する半導体装置の製造方法。
9. 複数の前記トレンチを形成することでは、隣合う前記トレンチの突出部の間に、隣合う前記トレンチの突出部を連結し、前記一方向に沿った幅が前記突出部の前記一方向に沿った幅よりも狭くされた連通トレンチ（５１）を形成し、
   前記ゲート絶縁膜を形成することでは、熱酸化を行うことにより、前記ゲート絶縁膜と共に前記連通トレンチを埋め込む分離絶縁膜（５２）を形成し、
   前記電極を形成することでは、隣合う前記トレンチの突出部における一方の突出部に前記ゲート電極を形成し、他方の突出部に前記ダミー電極を形成する請求項８に記載の半導体装置の製造方法。
10. 複数の前記トレンチを形成することでは、隣合う前記トレンチにおける互いの突出部が離れた状態とし、
    前記ゲート絶縁膜を形成することでは、熱酸化を行うことにより、前記ゲート絶縁膜と共に、隣合う前記トレンチにおける互いの突出部の突出方向先端側に形成される前記ゲート絶縁膜同士を一体化させて分離絶縁膜（５２）を形成し、
    前記電極を形成することでは、隣合う前記トレンチの突出部における一方の突出部に前記ゲート電極を形成し、他方の突出部に前記ダミー電極を形成する請求項８に記載の半導体装置の製造方法。
11. 複数の前記トレンチを形成することでは、隣合う前記トレンチの突出部同士が連結するようにし、
    前記電極を形成することでは、隣合う前記トレンチの突出部を含む部分に前記電極を形成することと、前記電極の一部を除去することと、前記ゲート電極を除去した部分に分離絶縁膜（５２）を形成することと、を行うことにより、前記分離絶縁膜を挟んで一方側の前記電極を前記ゲート電極とし、他方側の前記電極を前記ダミー電極とする請求項８に記載の半導体装置の製造方法。

Images