JP4830263B2

JP4830263B2 - 高耐圧絶縁ゲート形バイポーラトランジスタ

Info

Publication number: JP4830263B2
Application number: JP2004129200A
Authority: JP
Inventors: 仁志澄田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-04-26
Filing date: 2004-04-26
Publication date: 2011-12-07
Anticipated expiration: 2024-04-26
Also published as: JP2005311212A

Description

この発明は、絶縁ゲート形バイポーラトランジスタ（以下、ＩＧＢＴと略す）に関する。

ＩＧＢＴは周知のように、高入力インピーダンス特性と低出力インピーダンス特性を兼ね備えたパワーデバイスとしてさまざまな分野に広く使用されている。
ＩＧＢＴは当初、家電、交通、産業分野のモータ制御用デバイスとして縦形構造の個別素子として盛んに開発されてきた。最近では、ＩＧＢＴの動作を制御する制御回路をＩＧＢＴと同一チップ上に搭載した、いわゆるパワーＩＣの市場拡大により、パワーＩＣへの搭載を目的とした横形ＩＧＢＴの開発も活発になっている。
図１１は、一般的な高耐圧のｎチャネル形横形ＩＧＢＴの要部断面図である。尚、導電形を反転することによりｐチャネル形横形ＩＧＢＴとなる。また図には動作を説明するための電子電流Ｉｅと正孔電流Ｉｈを示した。
ｎ形半導体基板あるいはｎ形エピタキシャル層などのｎ形半導体層１の表面にｎ形バッファ層１１とｐ形ベース層２をある距離を設けて形成する。この距離は素子に要求される耐圧に応じて決定される。そして、ｎ形バッファ層１１内にはコレクタ層１２を、ｐ形ベース層２内にはｐ形コンタクト層３を、いずれも高不純物濃度のｐ形拡散層で形成する。また、ｐ形ベース層２の表面層にはｎ形エミッタ層４が高不純物濃度の拡散層で形成される。

ｎ形エミッタ層４からｐ形ベース層２を介し、ｎ形半導体層１の表面にまたがって酸化膜でゲート絶縁膜８が形成される。そして、このゲート絶縁膜８上にゲート電極７が設けられる。ゲート絶縁膜８端からコレクタ領域１４まではゲート絶縁膜８よりも厚い酸化膜でＬＯＣＯＳ酸化膜１０が形成される。また、ゲート電極７は図のようにＬＯＣＯＳ酸化膜１０上も部分的に覆うように配置される。この箇所のゲート電極７はフィールドプレートの働きをする。尚、図中の１７はｎ形ドリフト層、６ａはエミッタ電極端、９はｎ形エミッタ層４とエミッタ電極６とゲート電極７からなるエミッタ・ゲート領域、１４はｐ形コレクタ層とコレクタ電極からなるコレクタ領域である。
ｐ形コレクタ層１２にはコレクタ電極１３が接続し、またｐ形コンタクト層３およびｎ形エミッタ層４の一部にエミッタ電極６が接続する。エミッタ電極６にはエミッタ端子Ｅが接続し、コレクタ電極１３にはコレクタ端子Ｃを接続し、ゲート電極７にはゲート端子Ｇが接続する。

つぎに、ｎチャネル形横形ＩＧＢＴの動作を説明する図である。
エミッタ端子Ｅに対してゲート端子Ｇにしきい値電圧以上の電圧を与えるとゲート絶縁膜８直下のｐ形ベース層２の表面にチャネル５が形成され、これを介しｎ形エミッタ層４から多数キャリアである電子がｎ形半導体層１に注入されて電子電流Ｉｅが流れる。そして、ｐ形コレクタ層１２に流入する電子電流によって少数キャリアである正孔がｎ形バッファ層１１を介してｎ形半導体層１に注入され、正孔電流Ｉｈが流れ、ｎ形半導体層１が伝導度変調する。これがＩＧＢＴのオン動作である。
一方、ゲート端子Ｇに与えていたゲート電圧をしきい値電圧未満までに下げるとゲート絶縁膜８直下のチャネル５が消失し、電子電流Ｉｅの注入が停止する。これにより、ＩＧＢＴをオフさせることができる。

このようにＩＧＢＴはＭＯＳ駆動による高速スイッチング特性と、バイポーラ動作による大電流駆動能力を備えたデバイスであり、さまざまなアプリケーションにおいて優れたパフォーマンスを示している。しかし、ＩＧＢＴには寄生サイリスタが存在し、この寄生サイリスタが動作するラッチアップ現象を防止しなければならないという大きな課題がある。
図１２は、図１１のｎチャネル形横形ＩＧＢＴのラッチアップ現象を説明する図である。
ＩＧＢＴがオン状態になるとコレクタ領域１４から少数キャリアである正孔がｎ形半導体層１に注入され正孔電流Ｉｈが流れる。この正孔電流Ｉｈはｎ形半導体層１−ｐ形ベース層２−ｐ形コンタクト層３−エミッタ電極６の経路でエミッタ端子Ｅに流れる。正孔電流Ｉｈがｐ形ベース層２を流れる時に、ｎ形エミッタ層４直下のｐ形ベース層２の横方向抵抗Ｒｂによって電圧降下が発生し、この電圧降下によってｎ形エミッタ層４とｐ形ベース層２のｐｎ接合が順バイアスされる。この順バイアス電圧が０．６Ｖ以上になると、ｎ形エミッタ層４からｐ形ベース層２へ電子が注入され、電子流ＩＬｅがｎ形エミッタ層４−ｐ形ベース層を経由してｎ形半導体層１に流れ込み、ｐ形コレクタ層１２／ｎ形半導体層１／ｐ形ベース層２／ｎ形エミッタ層４で構成される寄生サイリスタがオンすることになる。これがＩＧＢＴのラッチアップ現象である。

ラッチアップが一旦起こると、ＭＯＳゲートによる電流制御機能が失われ、また素子の電圧印加状態によっては素子が破壊に到る危険がある。よって、ＩＧＢＴの開発では横型構造や縦型構造に関係なく、このラッチアップの発生をいかに抑えるかが大きな課題となる。
ラッチアップの発生を防止するためにはｐ形ベース層２の横方向抵抗Ｒｂによる電圧降下を抑え、ｎ形エミッタ層４とｐ形ベース層２のｐｎ接合が０．６Ｖ以上に順バイアスされないようにする必要がある。ｎ形エミッタ層４とｐ形ベース層２のｐｎ接合の順バイアス電の上昇を抑える手法として、ｎ形エミッタ層４のパターンを最適化する方法がある。以下、これについて説明する。
図１３は、高耐圧横型ＩＧＢＴの平面パターンを示す図である。ｎ形ドリフト層１７が直線箇所と曲線箇所で構成され、蛇行したパターンとなっている。曲線箇所はエミッタ・ゲート領域９がドレイン領域１４で囲まれたエミッタコーナー１５とドレイン領域１４がエミッタ・ゲート領域９で囲まれたコレクタコーナー１６がある。Ｘ−Ｘ線で切断した要部断面図が図１１である。

図１４は、図１３のＡ部の詳細拡大図である。中央部にｐ形コレクタ層１２が形成され、その両側にｎ形バッファ層１１が形成され、さらにその外側にｎ形ドリフト層１７、ｐ形ベース層２、ｎ形エミッタ層４、ｐ形コンタクト層３がそれぞれ形成される。図中のＸ−Ｘ線で切断した要部断面図は図１１である。この詳細拡大図では、ゲート絶縁膜８とエミッタ電極６とゲート電極７は省略し、ｎ形半導体層１の表面に形成された拡散層を示している。
このパターンではｎ形エミッタ層４は高濃度拡散層でストライプ状に形成されている。尚、ｐ形コンタクト層３はｎ形エミッタ層４に重なるようにｎ形エミッタ層４の下部領域まで形成される。このｎ形エミッタ層４のパターンは最も一般的であり、このパターンでは前記のｐｎ接合の順バイアス電圧の上昇で、ラッチアップが発生しやすい。そこで、ラッチアップ対策した例が特許文献１に記載されており、それを図１４の横形ＩＧＢＴに適用した場合のパターンについて説明する。

図１５および図１６は、ラッチアップ対策した横型ＩＧＢＴの構成図であり、図１５は要部平面図、図１６（ａ）は図１５のＸ−Ｘ線で切断した要部断面図、図１６（ｂ）は図１５のＹ−Ｙ線で切断した要部断面図、図１６（ｃ）は図１５のＺ−Ｚ線で切断した要部断面図である。図１５はゲート酸化膜８とエミッタ電極６とゲート電極７は省略されており、ｎ形半導体層１の表面に形成された拡散層のみを示している。
この横型ＩＧＢＴではｎ形エミッタ層４は高濃度拡散層４４と高濃度拡散層４５で構成され、高濃度拡散層４５は分割形成され、この分割された高濃度拡散層４５に挟まれて高濃度層４４が形成されている。エミッタ電極６は高濃度拡散層４４に接触し、高濃度拡散層４５には接触しない。また、ｐ形コンタクト層３の平面形状は直線でなく櫛の歯状に入り組んでおり、高濃度拡散層４４の先端部がｐ形コンタクト層３の先端部に囲まれるように形成されている。尚、高濃度拡散層４４と高濃度拡散層４５は同一条件で形成される。

このような構成にすると、高濃度拡散層４４とベース層２との間のｐ形コンタクト層３は不純物濃度が高いためしきい値電圧は高くなりチャネルが形成されない。一方、エミッタ電極６と接触しない高濃度拡散層４５の先端部と接するｐ形ベース層４５は不純物濃度が低いためにチャネルが形成される。
このパターンの特徴は、電子電流はエミッタ電極６と非接触のｎ形エミッタ層４を構成する高濃度拡散層４５のみに流れ、その時、高濃度拡散層４５の横方向抵抗Ｒｅにより高濃度拡散層４５の先端部の電位を上昇させるところにある。この電位上昇によりｐ形ベース層２とｎ形エミッタ層４のｐｎ接合電圧の上昇が抑えられ、ラッチアップが起こりにくくなる。また、このパターンではエミッタフォロア構造となるため、ＩＧＢＴの飽和電流を抑える効果もある。

ｎ形エミッタ層４の異なるパターンとして、ｎ形エミッタ層４をｐ形ベース層２内に短冊状に形成する手法が特許文献２に記載されており、それを図１４の横形ＩＧＢＴに適用した場合のパターンについて説明する。
図１７および図１８は、ラッチアップ対策した横型ＩＧＢＴの構成図であり、図１７は要部平面図、図１８（ａ）は図１７のＸ−Ｘ線で切断した要部断面図、図１８（ｂ）は図１７のＹ−Ｙ線で切断した要部断面図、図１８（ｃ）は図１７のＺ−Ｚ線で切断した要部断面図である。図１７はゲート酸化膜８とエミッタ電極６とゲート電極７は省略されており、ｎ形半導体層１の表面に形成された拡散層のみを示している。
ｐ形ベース層２内に高濃度拡散層４４で形成されたｎ形エミッタ層４が短冊状に形成され、ｎ形エミッタ層４はｐ形コンタクト層３によって分割される。分割されたｎ形エミッタ層４同士の間隔は要求特性によって調整される。このパターンではゲート電極７に対してｐ形コンタクト層３がｎ形エミッタ層４と並列に配置されるため、突き出したｐ形コンタクト層３からｎ形ドリフト層に蓄積した正孔を効果的に引き抜くことができて、ラッチアップの発生を抑えることができる。

また、このパターンではｎ形エミッタ層４が形成されない領域が存在するため、ｎ形エミッタ層４の横方向抵抗Ｒｅが多少大きくなり、ｐ形ベース層２とｎ形エミッタ層４のｐｎ接合電圧の上昇が抑えられ、ラッチアップが起こりにくくなる傾向になる。また、このパターンではエミッタフォロア構造となるため、ＩＧＢＴの飽和電流を抑える効果もある。
また、例えば特許文献３では、絶縁ゲート形半導体装置のオン抵抗を増大させることなく、アバランシェ耐量やラッチアップ耐量を向上させるために、ｎ形エミッタ層のチャネル側に低濃度拡散層を形成して、寄生トランジスタをオンしにくくすることが報告されている。
特開平６−１３６２０号公報図１〜図３特開平５−２０６４６９号公報特開平８−１８６２５４号公報図１、図１２

ＩＧＢＴはＭＯＳ駆動による高速スイッチング特性と、バイポーラ動作による大電流駆動能力を備えたデバイスであり、さまざまなアプリケーションにおいて優れたパフォーマンスを示している。しかし、ＩＧＢＴには寄生サイリスタが存在し、この寄生サイリスタが動作するラッチアップ現象を防止しなければならないという大きな課題がある。
このラッチアップの発生を防止するためには、前記したように、ｎ形エミッタ層とｐ形ベース層で形成される接合の電位上昇をいかに抑えるかが鍵となる。そのため、ｎ形エミッタ層のパターンを工夫し、この領域での横方向抵抗を持たせる手法が考案されている。しかし、これらの手法ではｎ形エミッタ層が高濃度拡散で形成されるため、横方向抵抗を上げるためにはエミッタ電極との非接触面積を増やす必要がある。これはｎ形エミッタ層のパターン面積を増加させることになり、素子面積の増加をもたらす結果となる。

この発明の目的は、前記の課題を解決して、ｎ形エミッタ層の横方向抵抗を少ない形成面積で増加させ、ｎ形エミッタ層とｐ形ベース層のｐｎ接合電圧の上昇を抑えることでラッチアップの発生を防止できる高耐圧絶縁ゲート型バイポーラトランジスタを提供することにある。

前記の目的を達成するために、第１導電形半導体層の表面層に選択的に形成された第２導電形ベース層と、該第２導電形ベース層の表面層に選択的に形成された第１導電形エミッタ層と、該第１導電形エミッタ層と前記第１導電形半導体層に挟まれた前記第２導電形ベース層上にゲート絶縁膜を介して形成されたゲート電極とを有する絶縁ゲート形バイポーラトランジスタにおいて、前記第１導電形エミッタ層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層で形成され、前記低濃度拡散層はチャネル幅方向に分割されて配置され、この分割された低濃度拡散層同士に挟まれて前記高濃度拡散層が配置され、前記ゲート電極側に位置する前記高濃度拡散層と前記低濃度拡散層の端部が前記ゲート電極に対して交互に配置され、前記高濃度拡散層と前記半導体層との間の前記ベース層の表面層に前記高濃度拡散層と隣接して第２導電形反転防止層を有し、
前記高濃度拡散層に前記エミッタ電極が接触し、前記低濃度拡散層に前記エミッタ電極が接触しない構成とする。

また、前記エミッタ層に隣接し前記ゲート電極と反対側に前記ベース層の表面層に選択的に形成された第２導電形コンタクト層を有し、前記反転防止層は、前記コンタクト層が前記高濃度拡散層の底部を覆い前記エミッタ層と前記半導体層との間の前記ベース層の表面に延在したものである。
また、前記第１導電形半導体層の表面層に前記第２導電形ベース層から離して形成された第２導電形コレクタ層と、該第２導電形コレクタ層に接触するコレクタ電極とを有するとよい。
また、前記第１導電形半導体層の表面層に前記第２導電形ベース層と離して形成された第１導電形バッファ層と、該第１導電形バッファ層の表面層に形成された前記第２導電形コレクタ層と、該第２導電形コレクタ層に接触するコレクタ電極とを有するとよい。

また、前記第１導電形半導体層の裏面側の表面層に形成された第２導電形コレクタ層と、該第２導電形コレクタ層に接触するコレクタ電極とを有するとよい。
また、前記第１導電形半導体層の裏面側の表面層に形成された第１導電形バッファ層と、該第１導電形バッファ層の表面層に形成された前記第２導電形コレクタ層と、該第２導電形コレクタ層に接触するコレクタ電極とを有するとよい。
ＩＧＢＴのラッチアップを防止するためには、ｎ形エミッタ層とｐ形ベース層で形成される接合の電位上昇を抑える必要があり、これを実現する方法としてｎ形エミッタ層の抵抗を大きくする手法がある。そこで本発明では、ｎ形エミッタ層の抵抗を増加させるためにｎ形エミッタ層を低濃度拡散層と高濃度拡散層の２つの拡散層で構成する。すなわち、エミッタ電極と接触する部分とその近傍には高濃度拡散層を形成し、その他の部分を低濃度拡散層で形成する。これにより、ｎ形エミッタ層の横方向抵抗を少ない形成面積で増加させることが可能となる。また、ｎ形エミッタ層においてラッチアップが発生する部分は低濃度拡散層で形成するため、ＭＯＳ電流の増加とともにこの部分での電圧降下も上昇する。よって、ｎ形エミッタ層とｐ形ベースコンタクト層の接合電位の上昇を素子電流の増加に応じて効果的に抑えることができる。以上により、ＩＧＢＴのラッチアップ耐量向上を図ることができる。

この発明によると、ＩＧＢＴのｎ形エミッタ層の抵抗を増加させるためにｎ形エミッタ層を高濃度拡散層と該高濃度拡散層より不純物濃度が低い低濃度拡散層の２つの拡散層で構成し、エミッタ電極と接触する部分とその近傍には高濃度拡散層を形成し、エミッタ電極と接触しない部分を低濃度拡散層で形成し、この高濃度拡散層のゲート電極側の先端部とベース層との間に高濃度のｐ形コンタクト層を延在して形成したり、ｐ形反転防止層を形成することで、高濃度拡散層とベース層との間にチャネルを形成しない領域を形成することで、ｎ形エミッタ層を流れる電子電流を横方向抵抗の大きな低濃度拡散層に流して、ｎ形エミッタ層とｐ形ベース層のｐｎ接合電圧の上昇を抑え、ラッチアップの発生を抑制できる。
この構成とすることにより、少ない形成面積でｎ形エミッタ層の横方向抵抗を増加させることが可能となり、その結果、少ない形成面積でラッチアップ耐量を向上させることができる。

この発明の実施の形態は、ｎ形エミッタ層を高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層で形成し、エミッタ電極と高濃度拡散層を接触させ、低濃度拡散層とは接触させない構成とする。この高濃度拡散層のゲート電極側の先端部とベース層との間にｐ形反転防止層を形成し、該ｐ形反転防止層にチャネルを形成させないようにして、ｎ形エミッタ層の横方向抵抗を増大させることでラッチアップの発生を防止する。この構成とすることで、ｎ形エミッタ層を小さい面積で形成しながら、ラッチアップ耐量の向上を図ることである。
以下の説明では、従来構造と同一部位には同一の符号を付した。

図１および図２は、この発明の第１実施例の高耐圧横形ＩＧＢＴの構成図であり、図１は要部平面図、図２（ａ）は図１のＸ−Ｘ線で切断した要部断面図、図２（ｂ）は図１のＹ−Ｙ線で切断した要部断面図、図２（ｃ）は図１のＺ１−Ｚ１線で切断した要部断面図、図２（ｄ）は図１のＺ２−Ｚ２線で切断した要部断面図である。図１は図１４に相当する図である。
ｎ形半導体基板あるいはｎ形エピタキシャル層などの比抵抗５〜１０Ω・ｃｍ程度のｎ形半導体層１の表面に不純物濃度１０¹³ｃｍ^-2程度のｎ形バッファ層１１と不純物濃度３×１０¹³ｃｍ^-2程度のｐ形ベース層２をある距離を設けて形成する。この距離は素子に要求される耐圧に応じて決定される。そして、ｎ形バッファ層１１内には不純物濃度３×１０¹⁵ｃｍ^-2程度のコレクタ層１２を、ｐ形ベース層２内にはｐ形コンタクト層３を、いずれも高不純物濃度のｐ形拡散層で形成する。ｐ形ベース層２の表面層にはｎ形エミッタ層４が高濃度拡散層４６と高濃度拡散層４６より不純物濃度の低い低濃度拡散層４７で形成される。高濃度拡散層４６は不純物濃度５×１０¹⁵ｃｍ^-2程度で形成され、低濃度拡散層４７は不純物濃度１０¹³ｃｍ^-2程度で形成される。低濃度拡散層４７は分割され、この分割された低濃度拡散層４７同士に挟まれて高濃度拡散層４６が形成され、この高濃度拡散層４６のゲート電極側の先端部はｐ形コンタクト層３内に形成されている。ｐ形コンタクト層３はｐ形ベース層２に比べ不純物濃度が高くゲート電圧が印加されても反転してチャネルとならないため、高濃度拡散層４６とｐ形ベース層２との間に形成されるｐ形コンタクト層３は反転防止層の役割を果たす。高濃度拡散層４６の低濃度拡散層４７に隣接する側面は低濃度拡散層４７と接続されるように形成される。

ｎ形エミッタ層４からｐ形ベース層２を介し、ｎ形半導体層１の表面にまたがって酸化膜でゲート絶縁膜８が形成される。そして、このゲート絶縁膜８上にゲート電極７が設けられる。ゲート絶縁膜８端からコレクタ領域１４まではゲート絶縁膜８よりも厚い酸化膜でＬＯＣＯＳ酸化膜１０が形成される。また、ゲート電極７は図のようにＬＯＣＯＳ酸化膜１０上も部分的に覆うように配置される。この箇所のゲート電極７はフィールドプレートの働きをする。
また、ｐ形コンタクト層３およびｎ形エミッタ層４の一部にエミッタ電極６が接続し、ｐ形コレクタ層１２にはコレクタ電極１３が接続する。エミッタ電極６にはエミッタ端子Ｅ、コレクタ電極１３にはコレクタ端子Ｃ、ゲート電極７にはゲート端子Ｇがそれぞれ接続する。

尚、チャネル形成箇所５と反対側のエミッタ電極６側の高濃度拡散層４６同士を接続しても構わない。また、前記のｎ形バッファ層１１は耐圧が比較的低い場合には形成しなくてもよい。図中の１７はｎ形ドリフト層、６ａはエミッタ電極端である。
図３および図４は、図１および図２の高耐圧横形ＩＧＢＴにおけるラッチアップの発生を抑制する様子を説明する図で、図３は図１のａ−ａ線で切断した要部断面図、図４は図３のｎ形エミッタ層とｐ形コンタクト層とｐ形ベース層の拡大図である。
図３ではｎ形エミッタ層４が高濃度拡散層４６と低濃度拡散層４７の２つの拡散層で形成されている点が図１１と異なる。ラッチアップのトリガ電流となるホール電流Ｉｈはｐ形ベース層２の横方向抵抗Ｒｂを通り、ｐ形コンタクト層３を経由してエミッタ電極６に流れ込む。

ｎ形エミッタ層４の一部が低濃度拡散層４７で形成されるため、この領域の横方向抵抗Ｒｅは、図１５、図１６で示した従来技術のように高濃度拡散層４４、４５だけで形成した場合よりも大きい。よって、エミッタ電極６からｎ形エミッタ層４を構成する低濃度拡散層４７を介し、チャネル５に電子電流Ｉｅが流れることによって、この低濃度拡散層４７の横方向抵抗Ｒｅによる電圧降下が増加する。その結果、ｐ形ベース層２の横方向抵抗Ｒｂと正孔電流Ｉｈによる電圧降下が相殺されるようになり、ｎ形エミッタ層４とｐ形ベース層２のｐｎ接合電圧の上昇を抑えることが可能となる。
そして、従来技術のようにｎ形エミッタ層４を高濃度拡散層４４、４５だけで形成した場合に比べて、ｎ形エミッタ層４での電圧降下をより大きくすることが可能となり、横方向抵抗Ｒｅを大きくするためのパターン面積を増加させる必要はない。これは、素子面積の増加を抑える効果をもたらす。

また、この低濃度拡散層４７を形成するためのイオン注入工程は高濃度拡散層４６を形成するイオン注入工程の直前に導入すれば良い。そして、熱処理工程は高濃度拡散層４６と同一で良い。
パワーＩＣへ適用する高耐圧横形ＩＧＢＴに本発明を適用する場合ではこの低濃度拡散層４７を、制御回路を構成するＣＭＯＳのＬＤＤ（ＬｉｇｈｔＤｏｐｅｄＤｒａｉｎ）層の形成と同時に形成することが可能である。
前記したように、図１のようなパターンでｎ形エミッタ層を高濃度拡散層４６と低濃度拡散層４７で形成することで、ｎ形エミッタ層４の横方向抵抗Ｒｅを、パターン面積を増やすことなく大きくすることができる。また、ＭＯＳ電流の増加とともにｎ形エミッタ層４の電圧降下をより効果的に上昇させることができ、素子のラッチアップを防止することができる。

図５および図６は、この発明の第２実施例の高耐圧横形ＩＧＢＴの構成図であり、図５は要部平面図、図６（ａ）は図５のＸ−Ｘ線で切断した要部断面図、図６（ｂ）は図５のＹ−Ｙ線で切断した要部断面図、図６（ｃ）は図５のＺ１−Ｚ１線で切断した要部断面図、図６（ｄ）は図５のＺ２−Ｚ２線で切断した要部断面図である。図５は図１に相当する図である。
図１との違いは、ｐ形コンタクト層３が入り組んでいないことと、ｎ形エミッタ層４を構成する高濃度拡散層４６の先端部がｐ形反転防止層３３内に形成されている点である。
この場合も高濃度拡散層４６の先端部のｐ形反転防止層３３にはチャネルが形成されないため、電子電流Ｉｅは低濃度拡散層４７を介してチャネル５に流れるため、第１実施例と同様の効果が得られる。

また、図１の場合にはｐ形コンタクト層３が入り組んでいるためマスク合わせずれなどで、高濃度拡散層４６と低濃度拡散層４７が接触できない場合が生じることがあるが、図５のパターンではそのようなことが生ぜすに、高濃度拡散層４６の側面と低濃度拡散層４７を確実に接触させることができる。

図７および図８は、この発明の第３実施例の高耐圧横形ＩＧＢＴの構成図であり、図７は要部平面図、図８（ａ）は図７のＸ−Ｘ線で切断した要部断面図、図８（ｂ）は図７のＹ−Ｙ線で切断した要部断面図、図８（ｃ）は図７のＺ１−Ｚ１線で切断した要部断面図、図８（ｄ）は図７のＺ２−Ｚ２線で切断した要部断面図である。図７は図１に相当する図である。
図１との違いは、高濃度拡散層４６が低濃度拡散層４７より引っ込んでいる点である。この場合も第１実施例と同様の効果が得られる。
図１と比べると低濃度拡散層４７の先端部の角部がｐ形コンタクト層３で隠れなくなる分だけ、先端部の長さが長くなり、オン抵抗が多少小さくなる。

図９および図１０は、この発明の第４実施例の高耐圧縦形ＩＧＢＴの構成図であり、図９は要部平面図、図１０（ａ）は図９のＸ−Ｘ線で切断した要部断面図、図１０（ｂ）は図９のＹ−Ｙ線で切断した要部断面図である。図９のＺ１−Ｚ１線で切断した要部断面図、図９のＺ２−Ｚ２線で切断した要部断面図は、図２（ｃ）と図２（ｄ）とそれぞれ同じである。この縦形ＩＧＢＴに対しても前記の横型ＩＧＢＴと同様の効果が得られる。
尚、縦型ＩＧＢＴの場合も、横型ＩＧＢＴと同様に、耐圧が比較的低い場合にはｎ形バッファ層は形成しない場合もある。本実施例は第１実施例を高耐圧縦型ＩＧＢＴに適用したものであるが、第２実施例、第３実施例においても、高耐圧縦型ＩＧＢＴに適用することも可能である。

この発明の第１実施例の高耐圧横形ＩＧＢＴの要部平面図（ａ）は図１のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１のＹ−Ｙ線で切断した要部断面図、（ｃ）は図１のＺ１−Ｚ１線で切断した要部断面図、（ｄ）は図１のＺ２−Ｚ２線で切断した要部断面図高耐圧横形ＩＧＢＴにおけるラッチアップの発生を抑制する様子を説明する図で、図１のａ−ａ線で切断した要部断面図図３のｎ形エミッタ層とｐ形コンタクト層とｐ形ベース層の拡大図この発明の第２実施例の高耐圧横形ＩＧＢＴの要部平面図（ａ）は図５のＸ−Ｘ線で切断した要部断面図、（ｂ）は図５のＹ−Ｙ線で切断した要部断面図、（ｃ）は図５のＺ１−Ｚ１線で切断した要部断面図、（ｄ）は図５のＺ２−Ｚ２線で切断した要部断面図この発明の第３実施例の高耐圧横形ＩＧＢＴの要部平面図（ａ）は図７のＸ−Ｘ線で切断した要部断面図、（ｂ）は図７のＹ−Ｙ線で切断した要部断面図、（ｃ）は図７のＺ１−Ｚ１線で切断した要部断面図、（ｄ）は図７のＺ２−Ｚ２線で切断した要部断面図この発明の第４実施例の高耐圧縦形ＩＧＢＴの要部平面図（ａ）は図９のＸ−Ｘ線で切断した要部断面図、（ｂ）は図９のＹ−Ｙ線で切断した要部断面図一般的な高耐圧のｎチャネル形横形ＩＧＢＴの要部断面図図１１のｎチャネル形横形ＩＧＢＴのラッチアップ現象を説明する図高耐圧横型ＩＧＢＴの平面パターンを示す図図１３のＡ部の詳細拡大図ラッチアップ対策した横形ＩＧＢＴの要部平面図（ａ）は図１５のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１５のＹ−Ｙ線で切断した要部断面図、（ｃ）は図１５のＺ−Ｚ線で切断した要部断面図ラッチアップ対策した横形ＩＧＢＴの要部平面図（ａ）は図１７のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１７のＹ−Ｙ線で切断した要部断面図、（ｃ）は図１７のＺ−Ｚ線で切断した要部断面図

符号の説明

１ｎ形半導体層
２ｐ形ベース層
３ｐ形コンタクト層
３ａｐ形コンタクト層端
４ｎ形エミッタ層
５チャネル／チャネル形成箇所
６エミッタ電極
６ａエミッタ電極端
７ゲート電極
８ゲート絶縁膜
１０ＬＯＣＯＳ酸化膜
１１ｎ形バッファ層
１２ｐ形コレクタ層
１３コレクタ電極
１７ｎ形ドリフト層
３３ｐ形反転防止層
４６高濃度拡散層
４７低濃度拡散層
Ｅエミッタ端子
Ｇゲート端子
Ｃコレクタ端子
Ｉｅ電子電流
ＩＬｅ電子流
Ｉｈ正孔電流
Ｒｂ横方向抵抗（ｐ形ベース層）
Ｒｅ横方向抵抗（ｎ形エミッタ層）

Claims

第１導電形半導体層の表面層に選択的に形成された第２導電形ベース層と、該第２導電形ベース層の表面層に選択的に形成された第１導電形エミッタ層と、該第１導電形エミッタ層と前記第１導電形半導体層に挟まれた前記第２導電形ベース層上にゲート絶縁膜を介して形成されたゲート電極とを有する絶縁ゲート形バイポーラトランジスタにおいて、
前記第１導電形エミッタ層が高濃度拡散層と該高濃度拡散層より不純物濃度の低い低濃度拡散層の２つの拡散層で形成され、
前記低濃度拡散層はチャネル幅方向に分割されて配置され、この分割された低濃度拡散層同士に挟まれて前記高濃度拡散層が配置され、
前記ゲート電極側に位置する前記高濃度拡散層と前記低濃度拡散層の端部が前記ゲート電極に対して交互に配置され、
前記高濃度拡散層と前記半導体層との間の前記ベース層の表面層に前記高濃度拡散層と隣接して第２導電形反転防止層を有し、
前記高濃度拡散層に前記エミッタ電極が接触し、前記低濃度拡散層に前記エミッタ電極が接触しないことを特徴とする絶縁ゲート形バイポーラトランジスタ。
前記エミッタ層に隣接し前記ゲート電極と反対側に前記ベース層の表面層に選択的に形成された第２導電形コンタクト層を有し、
前記反転防止層は、前記コンタクト層が前記高濃度拡散層の底部を覆い前記エミッタ層と前記半導体層との間の前記ベース層の表面に延在したものであることを特徴とする請求項１に記載の絶縁ゲート形バイポーラトランジスタ。
前記ゲート電極側に位置する前記高濃度拡散層の端部とゲート電極との距離が前記ゲート電極側に位置する前記低濃度拡散層の端部と前記ゲート電極との距離よりも大きく、前記ゲート電極側に位置する前記反転防止層の端部とゲート電極との距離が前記ゲート電極側に位置する前記低濃度拡散層の端部と前記ゲート電極との距離よりも大きいことを特徴とする請求項１または２に記載の絶縁ゲート形バイポーラトランジスタ。
前記第１導電形半導体層の表面層に前記第２導電形ベース層から離して形成された第２導電形コレクタ層と、該第２導電形コレクタ層に接触するコレクタ電極とを有することを特徴とする請求項１〜３のいずれか一項に記載の絶縁ゲート形バイポーラトランジスタ。
前記第１導電形半導体層の表面層に前記第２導電形ベース層と離して形成された第１導電形バッファ層と、該第１導電形バッファ層の表面層に形成された前記第２導電形コレクタ層と、該第２導電形コレクタ層に接触するコレクタ電極とを有することを特徴とする請求項４に記載の絶縁ゲート形バイポーラトランジスタ。
前記第１導電形半導体層の裏面側の表面層に形成された第２導電形コレクタ層と、該第２導電形コレクタ層に接触するコレクタ電極とを有することを特徴とする請求項１〜３のいずれか一項に記載の絶縁ゲート形バイポーラトランジスタ。
前記第１導電形半導体層の裏面側の表面層に形成された第１導電形バッファ層と、該第１導電形バッファ層の表面層に形成された前記第２導電形コレクタ層と、該第２導電形コレクタ層に接触するコレクタ電極とを有することを特徴とする請求項６に記載の絶縁ゲート形バイポーラトランジスタ。
前記第１導電形半導体層の表面層にＬＤＤ層を有するＣＭＯＳを備えたことを特徴とする請求項４または５に記載の絶縁ゲート形バイポーラトランジスタ。
請求項８に記載の絶縁ゲート形バイポーラトランジスタの製造方法であって、
前記ＬＤＤ層と前記低濃度拡散層とを同時に形成することを特徴とする絶縁ゲート形バイポーラトランジスタの製造方法。