KR100594324B1 - 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법 - Google Patents

반도체 소자의 듀얼 폴리실리콘 게이트 형성방법 Download PDF

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Abstract

세정공정을 통한 게이트 높이를 낮추는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법에 관해 개시한다. 이를 위해 본 발명은 NMOS 영역과 PMOS 영역으로 구분된 반도체 기판에 폴리실리콘막을 증착하고, PMOS 영역에만 P형 불순물을 이온주입하고, 열처리 공정을 수행하여 PMOS 영역 표면에 P형 불순물과 폴리실리콘의 결합물질을 만들고, NMOS영역과 PMOS 영역을 동시에 세정한다. 이때 결합물질이 PMOS영역에서 식각율을 떨어뜨려 NMOS 영역의 폴리실리콘막이 PMOS 영역의 폴리실리콘막보다 높이가 더 낮게 형성된다. 이에 따라 PMOS 영역에서 P형 불순물이 게이트 절연막으로 침투하여 문턱전압에 영향을 미치는 것을 억제하면서 셀 영역의 게이트 전압 전달물질의 높이를 증가시켜 저항을 줄일 수 있다.
디램, 듀얼 게이트, SC-1 세정, 게이트 높이.

Description

반도체 소자의 듀얼 폴리실리콘 게이트 형성방법{Method for forming a dual polysilicon gate of semiconductor device}
도 1 및 도 2는 일반적인 듀얼 폴리실리콘 게이트 형성방법을 설명하기 위해 도시한 단면도들이다.
도 3 내지 도 5는 본 발명의 바람직한 실시예에 의한 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법을 설명하기 위해 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 게이트 절연막,
104: 폴리실리콘막, 104A: PMOS 영역의 폴리실리콘막,
106: 마스크 패턴, 108: P형 불순물 이온,
110: 결합물질, 112: 게이트 전극용 금속막,
114: 게이트 식각마스크층.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 디램(DRAM) 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법에 관한 것이다.
앞으로 반도체 소자의 발전 방향은 휴대폰과 같은 개인 소지용 전자제품의 사용이 확대됨에 따라, 저전압 구동 방식과, 빠른 속도 특성에 초점이 맞춰지고 있다. 이에 따라 반도체 소자 제조공정에서는 공정 개발의 개발 방향이 저전압 구동방식과, 빠른 속도 특성을 구현하기 위하여 많은 연구 개발이 이루어지고 있다.
디램과 같은 반도체 메모리 소자의 게이트 형성공정에서는 빠른 속도 구현을 위하여 게이트 전극에 실리사이드 혹은 텅스텐과 같은 금속막을 사용하고 있으며, 낮은 문턱전압을 달성하기 위하여 듀얼 폴리실리콘 게이트 공정의 사용이 점차 확대되고 있다.
일반적으로 듀얼 폴리실리콘 게이트 형성공정은 두개의 서로 다른 불순물을 갖는 게이트 전극을 형성하기 위해 PMOS 영역에 있는 폴리실리콘막에 붕소(B) 혹은 이불화붕소(BF2)와 같은 P형 불순물을 이온 주입한다. 이때 상기 폴리실리콘막의 두께가 얇을 경우, 이온 주입된 P형 불순물이 게이트 절연막 방향으로 침투하는 현상이 발생되어 트랜지스터 채널의 불순물 농도가 바뀌면서 문턱전압의 변화가 발생된다. 상기 문턱전압은 게이트 불순물 농도에 비해, 채널 영역에서 작은 양의 불순물 농도 변화에도 크게 변화하는 특성이 있다. 이에 따라 P형 불순물이 게이트 절연막 방향으로 침투하는 것은, 반도체 소자에 있는 트랜지스터 문턱전압의 산포가 나빠지는 결과를 초래하여 반도체 소자의 제조공정에서 불량률을 높이는 원인이 된다.
도 1 및 도 2는 일반적인 듀얼 폴리실리콘 게이트 형성방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)에 게이트 절연막(12)을 형성한 후, 상기 게이트 절연막(12) 위에 게이트를 형성하기 위해 N형 불순물을 포함하는 폴리실리콘막 또는 비정질실리콘막(14)을 형성한다. 그 후 상기 반도체 기판(10)에서 NMOS 영역을 덮는 마스크 패턴(16)을 형성한 후, PMOS 영역에 P형 불순물(18), 예컨대 붕소(B) 혹은 이불화붕소(BF2)22 을 이온 주입한다.
도 2를 참조하면, 상기 마스크 패턴(16)을 에싱 공정(ashing process) 및 스트립 공정(strip process)으로 제거한 후, 열처리(RTA: Rapid Thermal Annealing) 공정을 진행하여 이온주입된 P형 불순물을 활성화(Activation)시킨다. 이어서 상기 열처리된 폴리실리콘막(14) 위에 텅스텐 혹은 텅스텐 실리사이드 금속막(22)을 형성한다. 상기 금속막(20) 위에 절연막을 사용하여 게이트 식각마스크층(22)을 형성한다. 그 후 통상의 방법에 따라 상기 폴리실리콘막(14, 14A), 금속막(20) 및 게이트 식각마스크층(22)을 식각하여 게이트 전극을 형성한다.
이때 상기 폴리실리콘막(14A)의 두께가 얇은 경우, PMOS 영역에 이온 주입된 붕소(B)와 같은 P형 불순물이 게이트 절연막(12) 방향으로 침투하는 현상(24)이 발생한다. 그러나 이것은 앞서 설명한 바와 같이 반도체 소자의 제조공정에서 트랜지스터 문턱전압의 산포를 유발하여 불량률을 높이는 원인이 된다.
현재 디램과 같은 반도체 소자는 그 집적도가 날로 높아지고 있다. 이에 따라 반도체 소자의 집적도가 높아지면 높아질수록 게이트 면적은 작아지고 게이트 높이 역시 지속적으로 낮아져야 한다. 한편 셀 영역의 게이트 폭이 좁아지면서 저항이 크게 증가하여 텡스텐 실리사이드와 같은 게이트 신호전달물질의 높이를 낮추면서 저항 증가를 억제할 수 있다.
그러나 게이트의 높이를 낮추기 위해 폴리실리콘막(14, 14A)의 두께를 줄이게 되면 듀얼 폴리실리콘 게이트 형성공정에서는 P형 불순물이 게이트 절연막(12) 방향으로 침투하는 현상(24)이 발생한다. 이러한 문제를 해결하기 위하여 PMOS 영역에서 P형 불순물을 이온 주입하는 에너지를 줄이는 방법이 있는데, 이것은 이온주입 공정에서 공정진행 시간(throughput time)이 길어져 생산성을 떨어뜨리는 문제를 야기한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 듀얼 폴리실리콘 게이트 형성공정에서 폴리실리콘막을 형성하고 이온주입을 수행한 후 세정공정을 통하여 NMOS 및 셀 영역의 폴리실리콘막 두께를 선택적으로 줄일 수 있는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법은, NMOS 영역과 PMOS 영역으로 구분된 반도체 기판에 게이트 전극용 폴리실리콘막을 증착하는 단계와, 상기 반도체 기판의 NMOS 영역을 덮는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴에 의해 노출된 반도체 기판의 PMOS 영역에 P형 불순물을 이온 주입하는 단계와, 상기 마스크 패턴을 제거하는 단 계와, 상기 반도체 기판에 열처리(RTA)를 수행하여 상기 PMOS영역 표면에 P형 불순물과 상기 게이트 전극용 폴리실리콘막의 결합물질을 생성하는 단계 및 상기 결합물질을 이용하여 반도체 기판을 세정하여 상기 NMOS영역의 폴리실리콘막이 PMOS영역의 폴리실리콘막보다 더 낮게 만드는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 폴리실리콘막은 인(phosphorus)과 같은 N형 불순물이 도핑된 막질인 것이 적합하고, 500~900Å의 두께인 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 마스크 패턴은 포토레지스트막인 것이 적합하고, P형 불순물은 BF2인 것이 적합하고, 상기 P형 불순물을 이온 주입하는 방법은 이온주입 에너지를 1~20KeV로 수행하는 것이 적합하고, 상기 마스크 패턴을 제거하는 방법은 에싱(ashing) 공정 및 스트립 공정(strip process)을 이용하여 제거하는 것이 적합하다.
바람직하게는, 상기 열처리(RTA) 조건은 질소가스 분위기에서 800~1200℃ 온도 범위로 20~60초(sec) 시간 범위에서 열처리를 수행하는 것이 적합하고, 상기 결합물질의 형성을 용이하게 하기 위하여 1-5%의 산소를 질소가스 분위기에 첨가할 수 있다.
또한 상기 P형 불순물과 게이트 전극용 폴리실리콘막의 결합물질은 붕소(boron)-폴리실리콘(polysilicon)-산소(oxide)의 결합물질인 것이 적합하고, 상기 세정방법은 SC1 세정방법으로 60~80℃에서 5~15분 시간범위로 세정을 진행하는 것 이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 NMOS 영역이 상기 PMOS 영역보다 더 낮은 정도는 100~500Å 두께 범위인 것이 적합하고, 상기 반도체 기판에 세정공정은 진행하는 단계 후에, 상기 NMOS 영역 및 PMOS 영역의 폴리실리콘막 위에 텅스텐 실리사이드로 이루어진 게이트 전극용 금속막을 형성하는 단계를 더 진행하는 것이 적합하고, 상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 상기 게이트 전극용 금속막을 형성하는 단계 후에, 상기 게이트 전극용 금속막 위에 질화막 재질의 게이트 식각마스크층을 형성하는 단계를 더 진행하는 것이 바람직하다.
바람직하게는, 상기 반도체 소자는 PMOS 영역보다 더 낮게 만들어지는 영역이 NMOS 영역과 함께 셀 영역(cell area)의 폴리실리콘막도 더 낮게 만들어지는 것이 적합하고, 상기 반도체 소자는 DRAM 소자인 것이 적합하다.
본 발명에 따르면, 디램의 듀얼 폴리실리콘 게이트 형성공정에서 폴리실리콘막에 이온주입을 실시하고 열처리 공정을 통해 PMOS 영역에 식각율이 떨어지는 결합물질을 선택적으로 형성하고, 세정공정을 통해 NMOS 영역의 폴리실리콘막의 두께를 선택적으로 낮춤으로써, 첫째, PMOS영역의 폴리실리콘막 두께를 선택적으로 두껍게 만들기 때문에 PMOS 영역에서 붕소(B)같은 P형 불순물이 게이트 절연막 방향으로 침투하는 것을 억제할 수 있다. 둘째, 이에 따라 PMOS 영역의 문턱전압을 균일하게 낮추어 낮은 전압으로 구동할 수 있는 반도체 소자를 구현할 수 있다. 셋째, 반도체 소자에서 트랜지스터 문턱전압의 산포로 인한 불량률 저하를 억제할 수 있다. 넷째, 이온주입 에너지를 낮추어 이온주입을 위한 공정진행 시간을 길게 늘리지 않기 때문에 생산성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 3 내지 도 5는 본 발명의 바람직한 실시예에 의한 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법을 설명하기 위해 도시한 단면도들이다.
도 3을 참조하면, 디램의 듀얼 폴리실리콘 게이트를 형성하기 위한 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)에 통상의 방법에 따라 소자분리 공정(isolation process)을 진행한다. 이어서 상기 반도체 기판(100) 위에 게이트 절연막(102)을 형성하고, 상기 게이트 절연막 위에 N형 불순물을 포함하는 폴리실리콘막(104)을 500~900Å의 두께로 증착한다. 상기 N형 불순물은 인(P), 비소(As) 및 안티몬(Sb)중에 하나일 수 있다. 상기 폴리실리콘막(104)의 두께는 후속공정에서 이온 주입되는 P형 불순물이 게이트 절연막(102)으로 침투하지 않는 두께인 것이 적합하다.
상기 반도체 기판의 폴리실리콘막(104) 위에 NMOS 영역을 덮는 마스크 패턴(106), 예컨대 포토레지스트 패턴을 형성한 후, P형 불순물(108) 예컨대 이불화붕 소(BF2)를 1~20KeV의 에너지로 상기 마스크 패턴(106)을 이온주입 마스크로 사용하여 PMOS 영역의 폴리실리콘막(104)에만 이온 주입한다. 이때 상기 이불화붕소(BF2) 대신에 붕소(B) 이온을 P형 불순물로 사용할 수 있으며, 이때의 이온주입 에너지는 1~5KeV 범위인 것이 적합하다.
도 4를 참조하면, 상기 마스크 패턴(106)인 포토레지스트 패턴을 에싱 공정(ashing process) 및 스트립 공정으로 제거한다. 그 후, 상기 결과물에 열처리(RTA: Rapid Thermal Annealing) 공정을 진행한다. 상기 열처리 공정 조건은 질소가스 분위기에서 800~1200℃ 온도 범위로 20~60초(sec) 시간 범위에서 열처리를 수행할 수 있다. 여기서 본 발명에서는 PMOS 영역에 결합물질(110)의 형성을 용이하게 하기 위해 질소가스에 약 1~5% 범위의 산소가스를 첨가할 수 있다.
이에 따라 NMOS 영역은 SC(Standard Cleaning)-1 공정으로 60~80℃ 온도에서 10분간 세정을 실시할 경우 약 43Å이 식각되나, PMOS 영역에서는 붕소-폴리실리콘-산소의 결합물질(110)이 폴리실리콘막(104A) 표면에 약 10~50Å의 범위로 생성되어 식각율이 0.2Å으로 떨어지게 된다. 이에 따라 SC-1 세정을 진행하면 NMOS 영역의 폴리실리콘막(104)은 상대적으로 많이 식각되어 높이가 낮아지게 되고, PMOS 영역의 폴리실리콘막(104A)은 상대적으로 적게 식각되어 높이 변화가 거의 없게 된다.
이에 따라, P형 불순물의 침투가 발생하는 PMOS 영역을 제외한 NMOS영역의 게이트 높이를 낮게 할 수 있기 때문에 게이트 전극의 높이를 선택적으로 낮추는 것이 가능하게 된다. 상기 SC-1 세정에 의하여 발생된 PMOS 영역과 NMOS영역의 폴리실리콘막(104A, 104)의 높이 차는 100~500Å 범위인 것이 적합하다.
도 5를 참조하면, 상기 세정공정으로 NMOS 영역의 폴리실리콘막(104) 높이를 선택적으로 100~500Å 범위로 낮춘 후, 텡스턴 혹은 텅스텐 실리사이드(WSix)로 이루어진 게이트 전극용 금속막(112)을 형성한다. 이어서 상기 게이트 전극용 금속막(112) 위에 질화막(SiN)과 같은 절연막을 사용하여 게이트 식각마스크층(114)을 형성한다. 그 후 통상의 방법에 따라 상기 게이트 식각마스크층(114), 금속막(112) 및 폴리실리콘막(104, 104A)을 식각하여 게이트 전극을 형성한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 디램의 듀얼 폴리실리콘 게이트 형성공정에서 폴리실리콘막에 이온주입을 실시하고 열처리 공정을 통해 PMOS 영역에 식각율이 떨어지는 결합물질을 선택적으로 형성하고, 세정공정을 통해 NMOS 영역의 폴리실리콘막의 두께를 선택적으로 낮춤으로써, 첫째, PMOS영역의 폴리실리콘막 두께를 선택적으로 두껍게 만들기 때문에 PMOS 영역에서 붕소(B)같은 P형 불순물이 게이트 절연막 방향으로 침투하는 것을 억제할 수 있다. 둘째, 이에 따라 PMOS 영역의 문턱전압을 균일하게 낮추어 낮은 전압으로 구동할 수 있는 반도체 소자를 구현할 수 있다. 셋째, 반도체 소자에서 트랜지스터 문턱전압의 산포로 인한 불량률 저하를 억제할 수 있다. 넷째, 이온주입 에너지를 낮추어 이온주입을 위한 공정진행 시간 을 길게 늘리지 않기 때문에 생산성을 개선할 수 있다. 다섯째, 동일 게이트 높이를 유지하면서 셀 영역의 게이트 전달물질의 높이를 높여 저항을 줄일 수 있다.

Claims (20)

  1. NMOS 영역과 PMOS 영역으로 구분된 반도체 기판에 게이트 전극용 폴리실리콘막을 증착하는 단계;
    상기 반도체 기판의 NMOS 영역을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 반도체 기판의 PMOS 영역에 P형 불순물을 이온 주입하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 반도체 기판에 열처리(RTA)를 수행하여 상기 PMOS영역 표면에 P형 불순물과 상기 게이트 전극용 폴리실리콘막의 결합물질을 생성하는 단계; 및
    상기 결합물질을 이용하여 반도체 기판을 세정하여 상기 NMOS영역의 폴리실리콘막이 PMOS영역의 폴리실리콘막보다 더 낮게 만드는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  2. 제1항에 있어서,
    상기 폴리실리콘막은 N형 불순물이 도핑된 막질인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  3. 제2항에 있어서,
    상기 N형 불순물은 인(Phosphorus)인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  4. 제1항에 있어서,
    상기 폴리실리콘막은 500~900Å의 두께인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  5. 제1항에 있어서,
    상기 마스크 패턴은 포토레지스트막인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  6. 제1항에 있어서,
    상기 P형 불순물은 붕소(B) 및 이불화붕소(BF2)중에 하나인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  7. 제1항에 있어서,
    상기 P형 불순물을 이온 주입하는 방법은 이온주입 에너지를 1~20KeV로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  8. 제1항에 있어서,
    상기 열처리(RTA) 조건은 질소가스 분위기에서 800~1200℃ 온도 범위로 20~60초(sec) 시간 범위에서 열처리를 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  9. 제8항에 있어서,
    상기 열처리 조건은 상기 결합물질의 생성을 용이하게 하기 위하여 질소가스에 미량의 산소를 더 추가하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  10. 제9항에 있어서,
    상기 미량의 산소는 1-5% 범위인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  11. 제1항에 있어서,
    상기 P형 불순물과 게이트 전극용 폴리실리콘막의 결합물질은 붕소(boron)-폴리실리콘(polysilicon)-산소(oxide)의 결합물질인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  12. 제1항에 있어서,
    상기 세정방법은 SC1 세정방법인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  13. 제1항에 있어서,
    상기 세정온도는 60~80℃ 온도범위인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  14. 제1항에 있어서,
    상기 NMOS 영역이 상기 PMOS 영역보다 더 낮은 정도는 100~500Å 두께 범위인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  15. 제1항에 있어서,
    상기 반도체 기판에 세정공정은 진행하는 단계 후에,
    상기 NMOS 영역 및 PMOS 영역의 폴리실리콘막 위에 게이트 전극용 금속막을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  16. 제15항에 있어서,
    상기 게이트 전극용 금속막은 텅스텐 실리사이드(WSix)인 것을 특징으로 하 는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  17. 제15항에 있어서,
    상기 게이트 전극용 금속막을 형성하는 단계 후에,
    상기 게이트 전극용 금속막 위에 게이트 식각마스크층을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  18. 제17항에 있어서,
    상기 게이트 식각마스크층은 질화막인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  19. 제1항에 있어서,
    상기 반도체 소자의 PMOS 영역보다 더 낮게 만들어지는 영역은 NMOS 영역과 함께 셀 영역(cell area)의 폴리실리콘막도 포함되는 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
  20. 제1항에 있어서,
    상기 반도체 소자는 DRAM 소자인 것을 특징으로 하는 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법.
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