KR20030003381A - Ｐｍｏｓ ｆｅｔ의 제조방법 - Google Patents

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Abstract

본 발명은 PMOS FET 소자의 제조방법에 관한 것으로, 특히 게르마늄 이온을 주입하여 반도체 소자의 소스/드레인을 도핑하는 방법에 관한 것으로, N형 반도체 기판상에 게이트산화막이 개재되어 있는 게이트 전극을 형성하는 제1 단계, 상기의 게이트 전극의 양측의 상기 반도체 기판상에 P형 저농도 불순물영역을 형성하는 제2 단계, 상기의 게이트 전극의 양측벽에 스페이서를 형성하는 제3 단계;
상기의 반도체 기판 전면에 게르마늄 이온을 고농도로 이온주입하는 제4 단계, 및 상기의 반도체 기판 전면에 P형으로 도핑하는 제5 단계를 포함하는 것을 특징으로 한다.

Description

ＰＭＯＳ ＦＥＴ의 제조방법{Method of manufacturing of PMOS FET}
본 발명은 PMOS FET의 제조방법에 관한 것으로, 보다 상세하게는 게르마늄 이온을 주입하여 PMOS FET의 소스/드레인을 도핑하는 방법에 관한 것이다.
종래의 PMOS FET 소자제조 방법은 단위 트랜지스터의 소스/드레인 단자를 형성하기 위해 붕소를 이용하여 제조하였다. 그러나 단위 트랜지스터 크기가 작아짐에 따라 보다 낮은 깊이의 소스/드레인 단자의 형성을 필요로 하게 되었다. 그러나, 붕소를 이용하여 도핑하는 경우에는 충분히 낮은 접합깊이 및 면저항값을 얻을 수 없다는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 본 발명은 PMOS FET의소스/드레인 전극을 형성하기 위한 이온 주입을 실시하기 전에 먼저 Ge 이온주입을 실시하여 소스/드레인 전극의 접합깊이를 낮출 수 있을 뿐만 아니라 활성화 효율도를 높여 면저항값을 낮추어 반도체 소자의 전기적 특성이 PMOS FET 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시례에 따른 PMOS FET 제조방법.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 게이트 전극20 : 제1 도핑영역
30 : 절연막 스페이서40 : 제2 도핑영역
상기한 목적을 달성하기 위하여, 본 발명에 의한 PMOS FET의 제조방법은 N형 반도체 기판상에 게이트산화막이 개재되어 있는 게이트 전극을 형성하는 제1 단계,
상기의 게이트 전극의 양측의 상기 반도체 기판상에 P형 저농도 불순물영역을 형성하는 제2 단계, 상기의 게이트 전극의 양측벽에 스페이서를 형성하는 제3 단계, 상기의 반도체 기판 전면에 게르마늄 이온을 고농도로 이온주입하는 제4 단계, 및 상기의 반도체 기판 전면에 P형으로 도핑하는 제5 단계를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 및 도 1d는 본 발명의 실시례에 따른 PMOS FET 제조공정을 도시하는 단면도이다.
먼저, 도 1a에 도시된 바와 같이 N형 반도체 기판상에 게이트산화막이 게재된 게이트 전극을 형성하는 단계를 거친다. 이때 게이트 측면의 절연막 스페이서는 아직 형성되지 않는다.
다음으로, 도 1b에 도시된 바와 같이, 게이트 전극의 양측의 반도체 기판상에 P형 저농도 불순물영역을 형성하는 단계를 거친다. 종래의 LDD 형성방법과는 다르게, 본 발명에서는 게이트전극 측벽에 스페이서가 없는 상태에서 먼저 균일한 얕은 깊이로 전체 소스/드레인 영역에 P이온을 주입하여 LDD를 형성한다.
P형으로 도핑하는 경우에 BF2이온을 사용하는데, 바람직하게는 도핑조건은 에너지는 5keV, 도즈량은 3e14 atoms/cm2, 이온주입각도는 0°로 할 수 있다.
다음으로, 도 1c에 도시된 바와 같이, 게이트 전극의 양측벽에 절연막 스페이서를 형성하는 단계를 거친다. 절연막 스페이서는 절연막을 증착 및 식각하여 형성된다. 바람직하게는, 절연막의 증착방법은 산화막과 질화막의 적층구조를 증착하는데, 고온저압 증착(HLD)을 통해 TEOS(tetraethylorthosilicate)와 O2개스를 680℃의 온도에서 2분동안 증착하여 산화막을 100Å가량 형성하고, DCS(SiH2Cl2)와 NH3개스를 760℃의 온도에서 90분동안 증착하여 질화막을 800Å가량 증착할 수 있고, 절연막의 식각방법은 건식각으로 질화막은 150mT의 압력에서 800W의 전력으로 65CF4, 100CHF3, 5O2, 350Ar의 개스로 15초 가량 식각하고, 산화막은 150mT의 압력에서 300W의 전력으로 10CHF3, 10 O2, 350Ar의 개스로 16초 가량 식각한 후 BOE(buffered oxide etchant)로 10초 가량 식각할 수 있다.
다음으로, 도 1d에 도시된 바와 같이, 반도체 기판 전면에 게르마늄 이온을 고농도로 이온주입하여 소스/드레인영역을 형성하는 단계를 거친다. 게르마늄은 접합면의 면저항을 낮추어 전기적인 특성을 향상시키기 위하여 주입된다. 바람직하게는, 게르마늄 이온의 주입조건은 40keV의 에너지로 5E14 atoms/cm2의 도즈량으로 할 수 있다.
다음으로, 도 1d에 도시된 바와 같이, 반도체 기판 전면에 소스/드레인과 동일한 도전형으로 도핑하는 단계를 거친다. P형으로 도핑하는 경우에, 바람직하게는, 두 번의 B11이온주입 및급속 열처리 공정으로 도핑을 수행하는데, 첫 번째 이온주입의 조건은 5keV의 에너지로 3E15 atoms/cm2의 도즈량으로, 두 번째 이온주입의 조건은 20keV의 에너지로 2E13 atoms/cm2의 도즈량으로 할 수 있으며, 급속 열처리의 조건은 1050℃의 온도에서 10초간으로 할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 소스/드레인 형성방법에 의하면, 게르마늄 이온주입을 통하여 소스/드레인 전극을 형성하므로 0.15㎛ 또는 0.13㎛이하의 기술에서 요구되는 미세한 소자제조에 필요한 1200Å이하의 낮은 접합깊이를 구현할 수 있는 장점이 있을 뿐 아니라, 접합깊이내에 존재하는 붕소 불순물의 활성화 효율을 높여주게 되어 요구되는 수준의 낮은 접합저항을 형성하여 반도체소자의 전기적특성을 향상시킬 수 있는 현저한 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. N형 반도체 기판상에 게이트산화막이 개재되어 있는 게이트 전극을 형성하는 제1 단계;
    상기의 게이트 전극의 양측의 상기 반도체 기판상에 P형 저농도 불순물영역을 형성하는 제2 단계;
    상기의 게이트 전극의 양측벽에 스페이서를 형성하는 제3 단계;
    상기의 반도체 기판 전면에 게르마늄 이온을 고농도로 이온주입하는 제4 단계; 및
    상기의 반도체 기판 전면에 P형으로 도핑하는 제5 단계
    를 포함하는 것을 특징으로 하는 PMOS FET의 제조방법.
  2. 제 1 항에 있어서,
    상기 제4 단계의 상기 게르마늄 이온을 주입하는 방법은 40keV의 에너지로 5E14 atoms/cm2의 도즈량으로 주입하는 것을 특징으로 하는 PMOS FET의 제조방법.
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