KR101799664B1 - 임베디드 비-휘발성 메모리 기술을 위한 테스트 라인 글자 - Google Patents

임베디드 비-휘발성 메모리 기술을 위한 테스트 라인 글자 Download PDF

Info

Publication number
KR101799664B1
KR101799664B1 KR1020160004386A KR20160004386A KR101799664B1 KR 101799664 B1 KR101799664 B1 KR 101799664B1 KR 1020160004386 A KR1020160004386 A KR 1020160004386A KR 20160004386 A KR20160004386 A KR 20160004386A KR 101799664 B1 KR101799664 B1 KR 101799664B1
Authority
KR
South Korea
Prior art keywords
test line
line character
semiconductor substrate
character structure
disposed
Prior art date
Application number
KR1020160004386A
Other languages
English (en)
Other versions
KR20170044566A (ko
Inventor
주이충 리엔
팡란 추
홍다 린
웨이쳉 우
쿠닝 창
유첸 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170044566A publication Critical patent/KR20170044566A/ko
Application granted granted Critical
Publication of KR101799664B1 publication Critical patent/KR101799664B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Environmental & Geological Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)

Abstract

본 발명은, 하이-k 금속 게이트 공정의 오염을 피하면서, 집적 칩 상에 테스트 라인을 식별하는데 사용되는 테스트 라인 글자를 갖는 기판, 및 그 형성 방법에 관한 것이다. 일부 실시예에 있어서, 기판은 반도체 기판을 갖는다. 테스트 라인 글자 구조물은 반도체 기판 위에 배치되며, 또한 테스트 글자 구조물의 상부면과 테스트 라인 글자 구조물의 하부면 사이에서 수직으로 연장하는 하나 이상의 트렌치를 갖는다. 상기 하나 이상의 트렌치는, 영숫자 문자의 형상을 갖는 테스트 라인 글자 구조물의 상부면에 개구를 형성하기 위해, 상기 테스트 라인 글자 구조물 내에 배치된다.

Description

임베디드 비-휘발성 메모리 기술을 위한 테스트 라인 글자{TEST LINE LETTER FOR EMBEDDED NON-VOLATILE MEMORY TECHNOLOGY}
본 발명은 임베디드 비-휘발성 메모리 기술을 위한 테스트 라인 글자에 관한 것이다.
현대의 집적 칩은 반도체 기판(예를 들어, 실리콘 기판) 상에 형성되는 수백만 개 또는 수십억 개의 반도체 디바이스를 포함한다. 기판 상의 반도체 디바이스는, 반도체 기판을 패키징하기 전에, 기능적 결함에 대해 테스트된다. 예를 들어, 웨이퍼 합격 테스트(wafer acceptance test; WAT)는 웨이퍼 프로브(probe)가 반도체 디바이스에 전기 신호 테스트 패턴을 전송하는, 전기 테스트이다. 상기 전기 신호 테스트 패턴은 설계 사양에 부합하지 않는 반도체 디바이스 및 식별 디바이스의 기능성을 체크한다.
본 발명의 양태는 첨부된 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 특징부는 축적대로 도시되지 않았음을 인식해야 한다. 실제로, 다양한 특징부의 치수는 논의의 명확함을 위해 임의로 증가 또는 감소될 수 있다.
도 1a-1c는 테스트 라인 글자 구조물 내에 배치되는 하나 이상의 트렌치를 갖는 테스트 라인 식별 문자를 포함하는, 집적 칩의 일부 실시예를 도시하고 있다.
도 2a-2c는 테스트 라인 식별 문자 내에 배치되는 더미(dummy) 구조물을 갖는, 테스트 라인 글자의 일부 대안적인 실시예의 평면도를 도시하고 있다.
도 3은 테스트 라인 글자를 구비한 임베디드 시스템을 갖는, 집적 칩의 일부 추가적인 실시예의 블록도를 도시하고 있다.
도 4는 테스트 라인 글자 구조물을 갖는, 집적 칩의 일부 추가적인 실시예의 횡단면도를 도시하고 있다.
도 5는 하나 이상의 테스트 라인 글자를 구비한 테스트 라인 영역과 임베디드 플래시 메모리 영역 및 로직 영역을 갖는, 집적 칩의 일부 추가적인 실시예의 횡단면도를 도시하고 있다.
도 6-16은 임베디드 플래시 메모리를 갖는 집적 칩을 위한 테스트 라인 글자를 형성하는 방법을 도시한 횡단면도의 일부 실시예를 도시하고 있다.
도 17은 테스트 라인 식별 문자 내에 배치되는 트렌치를 갖는 테스트 라인 글자를 형성하는 방법의 일부 실시예의 흐름도를 도시하고 있다.
도 18은 임베디드 플래시 메모리를 갖는 집적 칩을 위한 테스트 라인 글자를 형성하는 방법의 일부 추가적인 실시예의 흐름도를 도시하고 있다.
이하의 설명은 제공된 대상물(subject matter)의 상이한 특징들을 실시하기 위해 많은 상이한 실시예 또는 예를 제공한다. 본 발명을 간소화하기 위해 부품 및 디바이스의 특정한 예가 이하에 개시된다. 물론, 이들은 단지 예에 불과하며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 상에 또는 제2 특징부 위에 제 1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 추가적인 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉하지 않을 수 있는 실시예를 포함할 수도 있다. 또한, 본 발명은 다양한 예에서 도면부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간단함 및 명확함을 위한 것이며, 또한 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 나타내지 않는다.
또한, "아래에(beneath)", "아래로(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 관련된 용어는 도면에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 용이하게 설명하기 위해 여기에 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시된 배향과 함께 사용 시 또는 작동 시 디바이스의 상이한 배향을 포함하도록 의도된다. 디바이스는 (90°회전되거나 또는 다른 배향으로) 달리 배향될 수 있으며, 또한 여기에 사용된 공간적으로 관련된 기술어(descriptor)도 그에 따라 마찬가지로 해석될 수 있다.
집적 칩은, 그 기능성을 테스트하기 위해 웨이퍼 프로버(prober)로부터 전기 테스트 신호를 수신하고 또한 상기 전기 테스트 신호를 집적 칩의 상이한 부분에 제공하도록 구성되는, 도전성 테스트 라인을 자주 포함한다. 예를 들어, 웨이퍼 프로버의 프로브는 테스트 라인에 전기 테스트 신호를 제공하기 위해 상기 테스트 라인과 물리적으로 접촉할 수 있다. 상기 테스트 라인은 집적 칩 상의 디바이스에 전기 테스트 신호를 제공하므로, 중간 제조 단계에서 디바이스에 대한 테스트가 실시될 수 있다. 이는 제조 공정을 더욱 정확하게 특징되게 하므로, 문제가 신속히 식별 및 해결될 수 있다. 또한 이는 결함성 웨이퍼가 제조 공정의 초기에 폐기될 수 있게 하여, 제조 처리량을 개선시키는 것을 돕는다.
테스트 라인 글자(예를 들어, 영숫자 문자)는 기판 상에 배치되어, 테스트 라인을 식별하는데 사용될 수 있다. 임베디드 시스템에 있어서, 기판으로부터 포지티브 릴리프(positive relief)로서 양각되는 테스트 라인 글자는, 하이-k 금속 게이트 트랜지스터를 형성하는데 사용되는 하이-k 금속 게이트 공정 전에, 형성될 수 있다. 상기 하이-k 금속 게이트 공정으로부터 테스트 라인 글자를 보호하기 위해, 보호제층(protectant layer)이 테스트 라인 글자 위에 형성될 수 있다. 그러나 이런 테스트 라인 글자는 상기 보호제층이 하이-k 금속 게이트 공정으로부터 불필요한 잔류물을 수집하도록 유발시킬 수 있는 지형을 갖는다는 것을 인식해야 한다. 이런 잔류물이 후속의 공정 툴(예를 들어, 화학 기계적 폴리싱 툴)에서 제거될 때, 상기 잔류물이 공정 툴을 오염시킬 수 있어서, 상기 공정 툴을 사용하지만 그러나 하이-k 금속 게이트공정을 사용하지 않는 웨이퍼를 손상시킨다.
일부 실시예에 있어서, 본 발명은 집적 칩 상의 테스트 라인을 식별하는데 사용되는 테스트 라인 글자를 갖지만 하이-k 금속 게이트 공정의 오염을 피하는 기판, 및 그 제조 방법에 관한 것이다. 일부 실시예에 있어서, 기판은 반도체 기판을 포함한다. 테스트 라인 글자 구조물은 상기 반도체 기판 위에 배치되며, 또한 테스트 글자 구조물의 상부면과 테스트 라인 글자 구조물의 하부면 사이에서 수직으로 연장하는 하나 이상의 트렌치를 갖는다. 상기 하나 이상의 트렌치는, 영숫자 문자의 형상을 갖는 테스트 라인 구조물의 상부면에 개구를 형성하기 위해, 상기 테스트 라인 글자 구조물 내에 배치된다. 포지티브 릴리프(즉, 범프)에 의해서가 아니라, 트렌치에 의해 테스트 라인 글자를 형성함으로써, 테스트 라인 글자 구조물 위에 놓인 보호제층의 지형이 더욱 균일해질 수 있으며, 또한 하이-k 금속 게이트 공정에 의한 오염을 피할 수 있다.
도 1a는 테스트 라인 글자 구조물 내에 배치되는 하나 이상의 트렌치를 갖는 테스트 라인 식별 문자를 포함하는, 집적 칩의 일부 실시예의 횡단면도를 도시하고 있다.
상기 집적 칩(100)은 반도체 기판(102)을 포함한다. 테스트 라인 글자 구조물(104)은 반도체 기판(102) 위에 배치된다. 상기 테스트 라인 글자 구조물(104)은 테스트 라인 글자 구조물(104)의 상부면(104u)과 테스트 라인 글자 구조물(104)의 하부면(104I) 사이에서 수직으로 연장하는, 하나 이상의 트렌치(108)를 포함한다. 상기 하나 이상의 트렌치(107)의 배치는, 테스트 라인 글자 구조물(104) 내의 개구를 테스트 라인 식별 문자(106)의 형상으로(예를 들어, 영숫자 문자의 형상으로) 형성한다. 달리 말하면, 상기 하나 이상의 트렌치(108)는 (도 1b에 도시된) 평면도로부터 보았을 때 테스트 라인 식별 문자(106)를 수평으로 형성하는 패턴으로 배치된다.
일부 실시예에 있어서, 다수의 더미 구조물(110)이 하나 이상의 트렌치(108)의 측벽들(108s) 사이에 위치되므로, 상기 다수의 더미 구조물(110)은 테스트 라인 식별 문자(106)의 외측 경계부 내에 배치된다. 일부 실시예에 있어서, 상기 더미 구조물(110)은 테스트 라인 글자 구조물(104)의 높이와 실질적으로 동일한 높이(h)를 가질 수 있다.
제조 중, 더미 구조물(110)은 테스트 라인 글자 구조물(104) 위에 놓인 보호제층(집적 칩의 다른 영역을 처리할 동안 테스트 라인 식별 문자를 보호하는데 사용되는)이 상대적으로 평탄한 지형을 갖게 한다. 이는 하나 이상의 트렌치(108)의 개구의 작은 크기가 큰 리세스가 보호제층의 상부면에 형성되는 것을 방지하기 때문이다. 그 후, 상기 보호제층이 에칭될 때, 이는 하이-k 금속 게이트 공정(예를 들어, 하이-k 유전체 및/또는 금속 게이트 물질)으로부터 잔류물을 트랩할 수 있는 테스트 라인 글자 구조물(104)에 리세스를 형성하지 않을 것이며, 이에 따라 하이-k 오염을 완화시킬 것이다.
도 1b는 테스트 라인 식별 문자를 포함하는, 도 1a의 집적 칩의 일부 실시예의 평면도(112)를 도시하고 있다.
평면도(112)에 도시된 바와 같이, 상기 집적 칩은 테스트 라인 글자 구조물(104) 내에 배치되는 테스트 라인 식별 문자(106)를 포함한다. 테스트 라인 식별 문자(106)는, 상기 테스트 라인 식별 문자(106)의 형상을 갖는 테스트 라인 글자 구조물(104)의 상부면에 개구를 형성하기 위해, 테스트 라인 글자 구조물(104) 내로 연장하는 하나 이상의 트렌치(108)를 포함한다. 상기 테스트 라인 식별 문자(106)는 대응하는 테스트 라인이 웨이퍼 프로버에 의해 광학적으로 식별되게 하는 형상을 갖도록 구성된다. 일부 실시예에 있어서, 테스트 라인 식별 문자(106)는 영숫자 문자의 형상을 갖는 테스트 라인 글자를 포함할 수 있다. 예를 들어, 테스트 라인 식별 문자(106)는 'T', 'L', 또는 'X' 와 같은 글자나 "1" 또는 "2" 와 같은 숫자를 포함할 수 있다. 일부 실시예에 있어서, 테스트 라인 식별 문자(106)는 실질적으로 직교하는 세그먼트를 갖는 문자를 포함할 수 있다.
다수의 더미 구조물(110)은 하나 이상의 트렌치(108)의 측벽들 사이의 위치에서[즉, 테스트 라인 식별 문자(106)의 외측 경계부 내에서] 테스트 라인 식별 문자(106) 내에 배치된다. 일부 실시예에 있어서, 상기 다수의 더미 구조물(110)은 제2 수평 방향 보다 제1 수평 방향으로 더 큰 길이를 따라 연장하는, 가늘고 긴(elongate) 형상을 포함할 수 있다. 일부 실시예에 있어서, 상기 다수의 더미 구조물(110)은 제2 수평 방향을 따라 균등하게 이격될 수 있다.
일부 실시예에 있어서, 상기 다수의 더미 구조물(110)은 하나 이상의 트렌치(108)의 내부 측벽(108s)으로부터 분리된다. 다른 실시예에 있어서, 다수의 더미 구조물(110) 중 하나 이상은 상기 하나 이상의 트렌치(108)의 하나 이상의 내부 측벽(108s)과 접촉할 수 있다. 일부 실시예에 있어서, 상기 다수의 더미 구조물(110)은, 하나 이상의 트렌치(108)가 테스트 라인 식별 문자(106)의 형상을 갖는 테스트 라인 글자 구조물(104) 내에 연속적인 개구를 포함하도록, 배치된다. 다른 실시예에 있어서, 상기 다수의 더미 구조물(110)은 하나 이상의 트렌치(108)의 2개의 측벽 사이로 연장하도록 배치되므로, 2개 이상의 트렌치가 테스트 라인 식별 문자(106)를 형성한다.
도 1c는 테스트 라인 식별 문자를 포함하는, 도 1a의 집적 칩의 일부 실시예의 3차원 도면(114)을 도시하고 있다.
도 2a-2c는 영숫자 테스트 라인 글자를 포함하는 테스트 라인 식별 문자 내에 배치되는, 더미 구조물의 일부 대안적인 실시예의 평면도를 도시하고 있다. 상기 더미 구조물이 특별한 형상을 갖는 것으로 도시되었더라도, 더미 구조물은 도 2a-2c에 도시된 형상에 제한되지 않음을 인식해야 한다. 오히려, 더미 형상은 상이한 형상(예를 들어, 원형, 3각형, 등)을 가질 수 있다.
도 2a는 다수의 정사각형 더미 구조물(206)을 갖는 테스트 라인 글자(202)의 평면도(200)를 도시하고 있다. 다수의 정사각형 더미 구조물(206)은 테스트 라인 글자 구조물(104)에 연속적인 개구를 형성하는 트렌치(204) 내에 배치된다. 일부 실시예에 있어서, 상기 다수의 정사각형 더미 구조물(206)은 제1 방향(203)을 따라, 또한 상기 제1 방향(203)과 직교하는 제2 방향(205)을 따라, 균등하게 이격될 수 있다.
도 2b는 다수의 가늘고 긴 더미 구조물(214)을 갖는 테스트 라인 글자(210)의 평면도(208)를 도시하고 있다. 상기 다수의 가늘고 긴 더미 구조물(214)은, 테스트 라인 글자 구조물(104)에 연속적인 개구를 형성하는 트렌치(212) 내에 배치된다. 일부 실시예에 있어서, 상기 다수의 가늘고 긴 더미 구조물(214)은 제1 방향(203) 보다 제2 방향(205)으로 더 큰 길이를 따라 연장한다. 일부 실시예에 있어서, 상기 다수의 가늘고 긴 더미 구조물(214)은 제1 방향(203)을 따라 균등하게 이격될 수 있다.
도 2c는 다수의 더미 구조물(222)을 갖는 테스트 라인 글자(218)의 평면도(216)를 도시하고 있다. 상기 다수의 더미 구조물(222)은, 테스트 라인 글자 구조물(104) 내로 연장하는 연속적인 개구를 형성하는, 트렌치(220) 내에 배치된다. 상기 다수의 더미 구조물(222)은 트렌치(220)의 측벽과 접촉한다.
도 3은 테스트 라인 글자를 구비한 임베디드 시스템을 갖는, 집적 칩(300)의 일부 실시예의 블록도를 도시하고 있다.
상기 집적 칩(300)은 임베디드 플래시 메모리 영역(302), 로직 영역(304), 및 하나 이상의 테스트 라인 글자 영역(306a, 306b)을 포함한다. 상기 임베디드 플래시 메모리 영역(302)은 다수의 플래시 메모리 셀을 포함한다. 일부 실시예에 있어서, 상기 임베디드 플래시 메모리 셀은 하나 이상의 분기된 게이트 플래시 메모리 셀을 포함할 수 있다. 상기 로직 영역(304)은 하나 이상의 트랜지스터 디바이스를 포함한다. 일부 실시예에 있어서, 상기 하나 이상의 트랜지스터 디바이스는 하이-k 금속 게이트 트랜지스터 디바이스를 포함할 수 있다.
상기 하나 이상의 테스트 라인 글자 영역(306a, 306b)은 테스트 라인(308), 및 테스트 라인 글자 구조물(311) 내에 배치되는 하나 이상의 테스트 라인 글자(310)를 포함한다. 테스트 라인(308)은 웨이퍼 프로버로부터 전기 테스트 신호(예를 들어, 전기 테스트 신호의 시??스)를 수신하고 그리고 상기 전기 테스트 신호를 집적 칩(300) 내의 하나 이상의 디바이스(예를 들어, 트랜지스터)로 전송하도록 구성되는, 도전성 물질(예를 들어, 구리, 알루미늄, 텅스텐, 등)의 라인을 포함한다. 일부 실시예에 있어서, 상기 하나 이상의 테스트 라인 글자(310)는 테스트 라인(308)에 인접한 테스트 라인 글자 구조물(311) 내에 배치될 수 있다. 일부 실시예에 있어서, 상기 테스트 라인 글자 구조물(311)은 반도체 기판 위에 놓인 다른 도전성 배선보다 관련의 테스트 라인(308)에 더 가깝게(즉, 더 작은 거리로) 배치될 수 있다.
일부 실시예에 있어서, 하나 이상의 테스트 라인 글자(310)는 테스트 라인 글자의 시??스를 포함할 수 있다. 예를 들어, 테스트 라인 글자의 시??스는 테스트 라인 식별 문자의 형상을 개별적으로 갖는 다수의 트렌치를 포함할 수 있다. 일부 실시예에 있어서, 테스트 라인 글자의 시??스는 연속적인 테스트 라인 글자 구조물(311) 내에 포함되는 별도의 영숫자 문자를 포함할 수 있다[즉, 테스트 라인 글자의 시??스는 연속적인 테스트 라인 글자 구조물(311)에 의해 서로 분리된다].
상기 하나 이상의 테스트 라인 글자(310)는 대응하는 테스트 라인(308)을 광학적으로 식별하도록 구성된다. 예를 들어, 테스트 라인 글자(310a)의 제1 세트("TL1")는 제1 테스트 라인(308a)의 다음에 배치되고, 테스트 라인 글자(310b)의 제2 세트("TL2")는 제2 테스트 라인(308b)의 다음에 배치되며, 테스트 라인 글자(310c)의 제3 세트("TL3")는 제3 테스트 라인(308c)의 다음에 배치된다. 테스트 라인 글자(310a)의 제1 세트("TL1")는 제1 테스트 라인(308a)을 식별하도록 구성되고, 테스트 라인 글자(310b)의 제2 세트("TL2")는 제2 테스트 라인(308b)을 식별하도록 구성되며, 테스트 라인 글자(310c)의 제3 세트("TL3")는 제3 테스트 라인(308c)을 식별하도록 구성된다. 일부 실시예에 있어서, 테스트 라인(308)의 상이한 라인들은 집적 칩(300) 상에서 상이한 테스트를 수행하는데 사용될 수 있다. 예를 들어, 테스트 라인(308a-308c) 중 하나 이상은 웨이퍼 합격 테스트(WAT)를 수행하는데 사용될 수 있는 반면에, 테스트 라인(308a-308c) 중 상이한 하나 이상은 모니터 패드로서 사용될 수 있다.
일부 실시예에 있어서, 테스트 라인 글자 영역(306a)은 반도체 웨이퍼 상에서 다이(312a, 312b) 사이에 배치되는 스크라이브 라인(314) 내에 위치될 수 있다. 상기 스크라이브 라인(314)은 다이(312a, 312b)를 싱귤레이팅하기 위해 반도체 기판(316)의 다이싱 중 제거된다. 다른 실시예에 있어서, 테스트 라인 글자 영역(306b)은 스크라이브 라인(314)의 외측의 위치에서 다이(312b) 내에 위치될 수 있다. 이런 실시예에 있어서, 상기 테스트 라인 글자 영역(306b)은 싱귤레이션(즉, 다이싱)이 완료된 후 다이(312b) 상에 존재한다. (도시되지 않은) 또 다른 실시예에 있어서, 상기 테스트 라인 영역은 집적 칩(300)의 임의의 영역 내에[예를 들어, 로직 영역(304) 내에, 임베디드 플래시 메모리 영역(302) 내에, 등] 집적될 수 있다.
도 4는 테스트 라인 글자 구조물을 갖는 집적 칩(400)의 일부 추가적인 실시예의 횡단면도를 도시하고 있다.
상기 집적 칩(400)은 반도체 기판(102) 위에 배치되는 제1 폴리실리콘층(402) 및 제2 폴리실리콘층(406)을 갖는, 테스트 라인 글자 구조물(401)을 포함한다. 상기 제1 폴리실리콘층(402)은 3중층(tri-layer) 전하 트랩 유전체층(404)에 의해 상기 제2 폴리실리콘층(406)으로부터 횡방향으로 분리된다. 일부 실시예에 있어서, 상기 3중층 전하 트랩 유전체층(404)은 제1 산화물층(404a), 상기 제1 산화물층(404a)과 접촉하는 질화물층(404b), 및 상기 질화물층(404b)과 접촉하는 제2 산화물층(404c)을 갖는, ONO 구조물을 포함할 수 있다. 다른 실시예에 있어서, 상기 3중층 전하 트랩 유전체층(404)은 제1 산화물층, 상기 제1 산화물층과 접촉하는 다수의 양자점(quantum dot), 및 상기 제1 산화물층과 다수의 양자점에 접촉하는 제2 산화물층을 갖는, 산화물-나노-결정-산화물(oxide-nano-crystal-oxide)(ONCO) 구조물을 포함할 수 있다.
일부 실시예에 있어서, 하드 마스크층(408)은 제2 폴리실리콘층(406)의 측벽을 따라, 그리고 상기 제2 폴리실리콘층(406)의 하부에 있는 3중층 전하 트랩 유전체층(404)의 측벽을 따라, 배치될 수 있다. 일부 실시예에 있어서, 상기 하드 마스크층(408)은 제2 폴리실리콘층(406)의 상부면과 추가로 인접할 수 있다. 일부 실시예에 있어서, 상기 하드 마스크층(408)은 실리콘 질화물(SiN) 층을 포함할 수 있다.
하나 이상의 트렌치(410)가 테스트 라인 글자 구조물(401) 내에 배치된다. 상기 하나 이상의 트렌치(410)는 테스트 라인 글자(414)의 형상을 갖는 개구를 형성한다. 상기 하나 이상의 트렌치(410)가 하드 마스크층(408)에 의해 제2 폴리실리콘층(406) 및 3중층 전하 트랩 유전체층(404)으로부터 횡방향으로 분리되므로, 상기 하나 이상의 트렌치(410)는 하드 마스크층(408)을 따라 연장하는 측벽을 갖는다.
다수의 더미 구조물(412)이 테스트 라인 글자(414) 내에 배치된다. 일부 실시예에 있어서, 상기 다수의 더미 구조물(412)은 제1 폴리실리콘층(402)과 동일한 물질을 포함한다. 일부 실시예에 있어서, 다수의 더미 구조물(412), 제1 폴리실리콘층(402), 전하 트랩 유전체층(404), 및 제2 폴리실리콘층(406)은 수직으로 정렬되는, 실질적으로 평탄한 상부면들을 가질 수 있다.
도 5는 집적 칩(500)의 일부 추가적인 실시예의 횡단면도를 도시하고 있다. 상기 집적 칩(500)은 [집적 칩(400)에 도시된 바와 같이] 임베디드 플래시 메모리 영역(302), 로직 영역(304), 및 테스트 라인 글자 영역(306)을 포함한다.
상기 임베디드 플래시 메모리 영역(302)은 하나 이상의 분기-게이트 플래시 메모리 셀(502a, 502b)을 포함한다. 일부 실시예에 있어서, 임베디드 플래시 메모리 영역(302a)은 대칭 축선에 대해 서로의 거울상인 제1 분기-게이트 플래시 메모리 셀(502a) 및 제2 분기-게이트 플래시 메모리 셀(502b)을 갖는, 한 쌍의 분기-게이트 플래시 메모리 셀을 포함한다. 상기 분기-게이트 플래시 메모리 셀(502a, 502b)은 반도체 기판(102) 내에 배치되는 다수의 소스/드레인 영역(510) 사이에서 횡방향으로 배치되는, 제어 게이트 전극(504) 및 셀렉트 게이트 전극(508)을 각각 포함한다. 게이트 유전체층(512)은 반도체 기판(102)과 제어 게이트 전극(504) 사이에서 수직으로 배치된다. 상기 제어 게이트 전극(504)은 횡방향 부품 및 상기 횡방향 부품으로부터 돌출하는 수직방향 부품을 포함하는, 'L' 형상을 갖는 추가적인 3중층 전하 트랩 유전체층(506)(예를 들어, ONO 층)에 의해 상기 셀렉트 게이트 전극(508)으로부터 횡방향으로 분리된다. 상기 추가적인 3중층 전하 트랩 유전체층(506)의 횡방향 부품은 반도체 기판(102)으로부터 제어 게이트 전극(504)을 수직으로 분리시킨다.
측벽 스페이서(514)는 셀렉트 게이트 전극(508)과는 반대인 제어 게이트 전극(504)의 측벽을 따라 배치된다. 상기 측벽 스페이서(514)는 제어 게이트 전극(504)의 상부면으로부터 게이트 유전체층(512)으로 수직으로 연장한다. 일부 실시예에 있어서, 측벽 스페이서(514)는 제1 측벽 스페이서 및 제2 측벽 스페이서를 포함할 수 있다.
로직 영역(304)은 임베디드 플래시 메모리 영역(302)으로부터 횡방향으로 분리된다. 일부 실시예에 있어서, 하나 이상의 격리 구조물(예를 들어, 쉘로우 트렌치 격리 영역)은 임베디드 플래시 메모리 영역(302)과 로직 영역(304) 사이에서 반도체 기판(102) 내에 배치될 수 있다. 상기 로직 영역(304)은 반도체 기판(102) 내에 위치되는 소스/드레인 영역(516) 사이에서 횡방향으로 배치되는 게이트 구조물을 갖는, 다수의 트랜지스터 디바이스(515)를 포함한다. 게이트 구조물은 하이-k 유전체층(518) 및 그 상부의 금속 게이트 전극(520)을 갖는, 하이-k 금속 게이트 구조물을 포함할 수 있다. 측벽 스페이서(519)는 게이트 구조물의 반대측 상에 배치된다.
일부 실시예에 있어서, 다수의 트랜지스터 디바이스(515)는 NMOS 트랜지스터 디바이스 및/또는 PMOS 트랜지스터 디바이스를 포함할 수 있다. 상기 NMOS 트랜지스터 디바이스는 하이-k 게이트 유전체층(518) 위에 배치되는 NMOS 금속 게이트 전극을 포함한다. 상기 PMOS 트랜지스터 디바이스는 하이-k 게이트 유전체층(518) 위에 배치되는 PMOS 금속 게이트 전극을 포함한다. NMOS 금속 게이트 전극은 PMOS 금속 게이트 전극과는 상이한 일함수(work function)를 갖는다. 일부 실시예에 있어서, 상기 하이-k 게이트 유전체층(518)은 예를 들어 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 알루미늄 산화물(HfAlO), 또는 하프늄 탄탈륨 산화물(HfTaO)을 포함할 수 있다.
규화물층(522)은 소스/드레인 영역(510, 516) 상에 배치될 수 있다. 상기 규화물층(522)은 게이트 유전체층(512)에 횡방향으로 인접한다. 제1 레벨간 유전체(inter-level dielectric)(ILD) 층(524)은 규화물층(522) 위에 배치된다. 일부 실시예에 있어서, (도시되지 않은) 콘택 에칭 정지층은 제1 ILD 층(524)으로부터 규화물층(522)을 분리시킨다. 일부 실시예에 있어서, 상기 제1 ILD 층(524)은 로우-k 유전체층, 울트라 로우-k 유전체층, 극도의 로우-k 유전체층, 및/또는 실리콘 이산화물층을 포함할 수 있다. 일부 실시예에 있어서, 상기 제1 ILD 층(524)은 제어 게이트 전극(504), 셀렉트 게이트 전극(508), 테스트 라인 글자 구조물(401), 및 더미 구조물(412)의 상부면들과 수직으로 정렬되는 평탄한 상부면을 갖는다.
제2 층간 유전체(inter-layer dielectric)(ILD) 층(526)은 제1 ILD 층(524) 위에 위치된다. 일부 실시예에 있어서, 제2 ILD 층(526)은 테스트 라인 글자 구조물 및/또는 (도시되지 않은) 관련된 테스트 라인의 위에 놓이는 개구(530)를 갖는다. 일부 실시예에 있어서, 상기 제2 ILD 층(526)은 로우-k 유전체층, 울트라 로우-k 유전체층, 극도의 로우-k 유전체층, 및/또는 실리콘 이산화물층을 포함할 수 있다. 도전성 물질을 포함하는 다수의 도전성 콘택(528)은, 규화물층(522)에 인접하기 위해 제2 ILD 층(526)을 통해 수직으로 연장한다. 일부 실시예에 있어서, 상기 다수의 도전성 콘택(528)은 텅스텐, 구리, 및/또는 알루미늄과 같은 금속을 포함할 수 있다.
도 6-16은 임베디드 플래시 메모리를 갖는 집적 칩을 위한 테스트 라인 글자를 형성하는 방법을 도시한 횡단면도의 일부 실시예를 도시하고 있다.
도 6의 횡단면도(600)에 도시된 바와 같이, 게이트 유전체층(602)(예를 들어, SiO2)이 반도체 기판(102) 위에 형성된다. 일부 실시예에 있어서, 상기 게이트 유전체층(602)은 열공정에 의해 또는 퇴적 공정[예를 들어, 화학 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 등]에 의해 형성되는 산화물(예를 들어, SiO2)을 포함한다. 다양한 실시예에 있어서, 반도체 기판(102)은 임의의 다른 타입의 반도체 및/또는 그 위에 형성되는 에피택셜층 및/또는 이와 관련된 다른 것뿐만 아니라, 반도체 웨이퍼 또는 반도체 상의 하나 이상의 다이와 같은 임의의 타입의 반도체 본체(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI, 등)를 포함할 수 있다.
셀렉트 게이트층은 게이트 유전체층(602) 위에 형성되고, 제1 하드 마스크층(604)은 상기 셀렉트 게이트층 위에 형성된다. 그 후 상기 셀렉트 게이트층은, 임베디드 플래시 메모리 영역(302) 내에 임베디드 플래시 메모리의 셀렉트 게이트 전극(508)을 형성하기 위해, 또한 테스트 라인 글자 영역(306) 내에 테스트 라인 글자 구조물(401) 및 더미 구조물(412)의 제1 폴리실리콘층(402)을 함께 형성하기 위해, 제1 하드 마스크층(604)을 따라 에칭된다.
3중층 전하 트랩 유전체층(404', 506')은, 테스트 라인 글자 구조물(4041) 및 셀렉트 게이트 전극(508)의 측벽들을 따라 각각 형성된다. 제어 게이트층은 상기 3중층 전하 트랩 유전체층(404', 506')의 횡방향 세그먼트 위에 놓이는 수평면 상에 형성된다. 제2 하드 마스크층(606)이 상기 제어 게이트층 위에 형성된다. 그 후 상기 제어 게이트층은, 임베디드 플래시 메모리 영역(302) 내에 임베디드 플래시 메모리 구조물의 제어 게이트 전극(504)을 형성하기 위해, 또한 테스트 라인 글자 영역(306) 내에 테스트 라인 글자 구조물(401)의 제2폴리실리콘층(406)을 함께 형성하기 위해, 제2 하드 마스크층(606)을 따라 에칭된다. 일부 실시예에 있어서, 상기 셀렉트 게이트층 및 제어 게이트층은 퇴적 공정(예를 들어, CVD, PVD, ALD, 등)에 의해 형성되는 도핑된 폴리실리콘 또는 금속을 포함할 수 있다. 일부 실시예에 있어서, 제1 하드 마스크층(604) 및 제2 하드 마스크층(606)은 실리콘 질화물(SiN)을 포함할 수 있다.
테스트 라인 구조물(401)은, 테스트 라인 식별 문자(예를 들어, 영숫자 문자)처럼 형성되는 테스트 라인 글자 구조물(401)의 상부면 내에 개구를 형성하는, 하나 이상의 트렌치(410)를 포함한다. 하나 이상의 더미 구조물(412)은 상기 하나 이상의 트렌치(410)에 의해 형성되는 개구 내에 배치된다.
일부 실시예에 있어서, 측벽 스페이서(514)는 임베디드 플래시 메모리 영역(302) 내에 셀렉트 게이트 전극(508)의 측벽을 따라 형성될 수 있는 반면에, 제2 하드 마스크층(606)은 테스트 라인 글자 영역(306)에서 하나 이상의 트렌치(410)의 측벽을 따라 형성될 수 있다. 일부 실시예에 있어서, 상기 측벽 스페이서(514)는 질화물을 포함할 수 있다. 반도체 기판(102) 내에 소스/드레인 영역(510)을 형성하기 위해, 측벽 스페이서(514)를 형성한 후, 주입 공정이 수행될 수 있다. 상기 소스/드레인 영역(510)은 반도체 기판(102) 보다 더 높은 도핑 농도를 갖는다.
도 7의 횡단면도(700)에 도시된 바와 같이, 보호제층(702)이 테스트 라인 글자 영역(306) 및 임베디드 플래시 메모리 영역(302) 위에 형성된다. 상기 보호제층(702)은, 로직 영역(304)의 후속 공정 중, 테스트 라인 글자 영역(306) 및 임베디드 플래시 메모리 영역(302)을 보호하도록 구성된다. 일부 실시예에 있어서, 보호제층(702)은 폴리실리콘을 포함할 수 있다. 보호제층(702)의 상부면(702u)은 테스트 라인 구조물에서 하나 이상의 트렌치 위에 위치되는, 하나 이상의 디봇(divot)(704)을 가질 수 있다. 그러나 더미 구조물(412) 때문에, 상기 하나 이상의 디봇(704)의 크기가 작으므로, 상기 보호제층(702)은 제1 하드 마스크층(604) 위에 완전히 놓인다.
도 8의 횡단면도(800)에 도시된 바와 같이, 보호제층(802)은 제1 에천트(etchant)(804)에 노출된다. 상기 제1 에천트(804)는 반도체 기판(102) 위에 놓이는 보호제층(802)의 두께를 감소시키기 위해, 상기 보호제층(802)을 에칭백하도록 구성된다. 다양한 실시예에 있어서, 제1 에천트(804)는 건식 에천트[예를 들어, 테트라플루오로메탄(CF4), 6불화황(sulfur hexafluoride)(SF6), 질소 3불화물(NF3), 등] 또는 습식 에천트[예를 들어, 플루오르화(HF) 산]를 포함한다.
도 9의 횡단면도(900)에 도시된 바와 같이, 보호제층(902)은 로직 영역(304) 위로부터 선택적으로 제거된다. 일부 실시예에 있어서, 상기 보호제층(902)은 테스트 라인 영역(306)에서 그리고 임베디드 플래시 메모리 영역(302)에서 보호제층(902) 위에 제1 마스킹층(904)을 형성함으로써 상기 로직 영역(304) 위로부터 선택적으로 제거될 수 있다. 그 후 보호제층(902)은, 로직 영역(304) 내로부터 보호제층(902)을 제거하기 위해, 상기 제1 마스킹층(904)에 의해 노출되는 영역에서 제2 에천트(906)에 노출된다. 일부 실시예에 있어서, 제1 마스킹층(904)은 포토레지스트층을 포함할 수 있다.
도 10의 횡단면도(1000)에 도시된 바와 같이, 하이-k 유전체층(1002), 희생 게이트층(1004), 및 게이트 하드 마스크층(1006)이 반도체 기판(102) 위에 형성된다. 상기 하이-k 유전체층(1002), 희생 게이트층(1004), 및 게이트 하드 마스크층(1006)은 보호제층(902) 위로부터 상기 보호제층(902)에 횡방향으로 인접한 로직 영역(304) 내의 위치로 횡방향으로 연장한다. 일부 실시예에 있어서, 상기 희생 게이트층(1004)은 폴리실리콘을 포함할 수 있고, 상기 게이트 하드 마스크층(1006)은 퇴적 공정에 의해 형성되는 산화물(예를 들어, SiO2) 또는 질화물(예를 들어, SiN)을 포함할 수 있다.
도 11의 횡단면도(1100)에 도시된 바와 같이, 하이-k 게이트 유전체층(518), 희생 게이트층(1102), 및 게이트 하드 마스크층(1104)은 로직 영역(304) 내에 희생 게이트 스택(1108)을 형성하도록 패터닝된다. 일부 실시예에 있어서, 상기 게이트 하드 마스크층(1104)은 상부의 마스킹층(1106)(예를 들어, 포토레지스트층)을 따라 패터닝된다. 그 후, 상기 하이-k 게이트 유전체층(518) 및 희생 게이트층(1102)은 게이트 하드 마스크층(1104)에 의해 덮이지 않은 영역에서 제3 에천트(1110)에 노출된다.
도 12의 횡단면도(1200)에 도시된 바와 같이, 보호제층(도 11의 도면부호 902)은 제거된다. 일부 실시예에 있어서, 제3 마스킹층(1202)이 로직 영역(304) 위에 형성되고, 보호제층이 제4 에천트(1204)에 노출된다. 상기 제4 에천트(1204)는 임베디드 플래시 메모리 영역(302) 내에서 그리고 테스트 라인 글자 영역(306)에서 보호제층을 제거한다. 일부 실시예에 있어서, 제3 마스킹층(1202)은 포토레지스트를 포함할 수 있다.
도 13의 횡단면도(1300)에 도시된 바와 같이, 제1 하드 마스크층(도 6의 도면부호 604), 제2 하드 마스크층(도 6의 도면부호 606), 및 게이트 하드 마스크층(도 11의 도면부호 1104)이 제거된다. 일부 실시예에 있어서, 상기 하드 마스크층은 하드 마스크층을 제5 에천트(1302)에 노출시킴으로써 제거될 수 있다. 그 후, 소스/드레인 영역(620)이 로직 영역(304) 내에 형성될 수 있다. 상기 소스/드레인 영역(620)은 예를 들어 붕소(B) 또는 인(P)과 같은 도펀트 종(species)을 반도체 기판(102)에 선택적으로 주입하는 주입 공정에 의해 형성된다. 그 후, 상기 도펀트 종이 반도체 기판(102) 내로 구동될 수 있다.
도 14의 횡단면도(1400)에 도시된 바와 같이, 제1 레벨간 유전체(ILD) 층(524)은 반도체 기판(102) 위에 형성된다. 일부 실시예에 있어서, 상기 제1 ILD 층(524)은 퇴적 공정(예를 들어, CVD, PVD, 등)에 의해 형성되는, 로우-k 유전체층을 포함할 수 있다. 그 후, 제1 ILD 층(524)의 부분을 제거하기 위해 그리고 희생 게이트층(1102)의 상부면을 노출시키기 위해, 평탄화 공정이 [라인(1402)을 따라] 수행될 수 있다.
도 15의 횡단면도(1500)에 도시된 바와 같이, 교체 게이트 공정이 수행된다. 상기 교체 게이트 공정은 희생 게이트층(1102)을 제거하며, 또한 퇴적 기술을 사용하여 하이-k 게이트 유전체층(518) 위에 금속 게이트 전극(520)을 형성한다. 일부 실시예에 있어서, 상기 금속 게이트 전극(520)은 NMOS 금속 게이트 전극을 포함할 수 있는 반면에, 다른 실시예에서 금속 게이트 전극(520)은 NMOS 금속 게이트 전극과는 상이한 일함수를 갖는 PMOS 금속 게이트 전극을 포함할 수 있다.
도 16의 횡단면도(1600)에 도시된 바와 같이, 도전성 콘택(528)은 제1 ILD 층(524) 위에 놓이는 제2 층간 유전체(ILD) 층(526) 내에 형성된다. 상기 도전성 콘택(528)은 개구를 형성하기 위해 제2 ILD 층(526)을 선택적으로 에칭함으로써, 또한 그 후 상기 개구 내의 도전성 물질을 퇴적시킴으로써 형성될 수 있다. 일부 실시예에 있어서, 상기 도전성 물질은 예를 들어 텅스텐(W) 또는 티타늄 질화물(TiN)을 포함할 수 있다. 일부 실시예에 있어서, 제2 ILD 층(526)은 테스트 라인 구조물이나 관련된 테스트 라인 위에 놓이는 개구(530)를 형성하도록 에칭될 수 있다.
도 17은 테스트 라인 식별 문자 내에 배치되는 트렌치를 갖는 테스트 라인 글자를 형성하는 방법(1700)의 일부 실시예의 흐름도를 도시하고 있다.
개시된 방법[예를 들어, 방법(1700, 1800)]이 여기에 일련의 동작이나 이벤트로서 도시 및 기재되었지만, 이런 동작이나 이벤트의 도시된 순서는 제한적인 의미로 해석되어서는 안되는 것을 인식해야 한다. 예를 들어, 일부 동작은 상이한 순서로 및/또는 여기에 기재되는 도시된 및/또는 기재되는 바로부터 일탈 없이 다른 동작이나 이벤트와 함께 발생할 수 있다. 또한, 도시된 모든 동작은 여기에 기재된 바의 하나 이상의 양태나 실시예를 실행할 것이 요구되지 않는다. 또한, 여기에 기재되는 하나 이상의 동작은 하나 이상의 별도의 동작 및/또는 상태로 실시될 수 있다.
단계(1702)에서, 테스트 라인 글자 구조물이 반도체 기판 위에 형성된다.
단계(1704)에서, 상기 테스트 라인 글자 구조물이 선택적으로 에칭된다. 테스트 라인 글자 구조물의 선택적인 에칭은 상기 테스트 라인 구조물 내로 수직으로 연장하는, 또한 테스트 라인 식별 문자의 형상을 갖는 테스트 라인 글자 구조물의 상부면에 개구를 형성하는, 하나 이상의 트렌치를 형성한다.
단계(1702)에서, 하나 이상의 더미 구조물이 상기 개구 내에 형성된다. 일부 실시예에 있어서, 상기 하나 이상의 더미 구조물은 (예를 들어, 동일한 에칭 공정에 의한) 하나 이상의 트렌치의 형성과 함께 형성될 수 있다.
단계(1708)에서, 도전성 테스트 라인이 테스트 라인 글자 구조물에 인접하여 형성된다. 일부 실시예에 있어서, 테스트 라인 식별 문자는 반도체 기판 위에 놓이는 임의의 다른 도전성 배선 보다 상기 도전성 테스트 라인에 더 가깝게(즉, 더 작은 거리로) 배치될 수 있다.
도 18은 임베디드 플래시 메모리를 갖는 집적 칩을 위한 테스트 라인 글자를 형성하는 방법(1800)의 일부 추가적인 실시예를 도시하고 있다. 상기 방법(1800)이 도 6-16과 관련하여 기재되었더라도, 상기 방법(1800)은 이런 구조물에 제한되지 않지만, 그러나 대신에 상기 구조물과는 독립적인 방법으로서 자립적일 수 있음을 인식해야 한다.
단계(1802)에서, 제1 폴리실리콘층이 기판 위에 형성된다. 상기 제1 폴리실리콘층은 전하 트랩 유전체층에 의해 제2 폴리실리콘층으로부터 횡방향으로 분리된다. 도 6은 단계(1802)에 대응하는 횡단면도(600)의 일부 실시예를 도시하고 있다.
단계(1804)에서, 제1 및 제2 폴리실리콘층은, 테스트 라인 글자 구조물 및 임베디드 플래시 메모리 구조물을 함께 형성하기 위해, 하나 이상의 하드 마스크층을 따라 에칭된다. 테스트 라인 글자 구조물은 상기 테스트 라인 글자 구조물 내로 수직으로 연장하는 하나 이상의 트렌치를 포함하며, 이는 제1 폴리실리콘층 및 그 위의 제1 하드 마스크층을 갖는다. 상기 하나 이상의 트렌치는 테스트 라인 식별 문자의 형상을 가지며 또한 영숫자 문자의 형상을 수평방향으로 갖는, 테스트 라인 글자 구조물의 상부면에 개구를 형성한다. 도 6은 단계(1804)에 대응하는 횡단면도(600)의 일부 실시예를 도시하고 있다.
단계(1806)에서, 보호제층은 테스트 라인 글자 구조물, 임베디드 플래시 메모리 구조물, 및 로직 영역 위에 형성된다. 도 7은 단계(1806)에 대응하는 횡단면도(700)의 일부 실시예를 도시하고 있다.
단계(1808)에서, 기판 위의 보호제층의 두께를 감소시키기 위해, 에칭백 공정이 수행된다. 도 8은 단계(1808)에 대응하는 횡단면도(800)의 일부 실시예를 도시하고 있다.
단계(1810)에서, 보호제층이 로직 영역으로부터 제거된다. 도 9는 단계(1810)에 대응하는 횡단면도(900)의 일부 실시예를 도시하고 있다.
단계(1812)에서, 하이-k 유전체층, 희생 게이트층, 및 게이트 하드 마스크층이 기판 위에 연속적으로 형성된다. 도 10은 단계(1812)에 대응하는 횡단면도(1000)의 일부 실시예를 도시하고 있다.
단계(1814)에서, 희생 게이트층 및 하이-k 유전체층은 희생 게이트 스택을 형성하도록 패터닝된다. 도 11은 단계(1814)에 대응하는 횡단면도(1100)의 일부 실시예를 도시하고 있다.
단계(1816)에서, 보호제층이 테스트 라인 구조물 및 임베디드 플래시 메모리 구조물 위로부터 제거된다. 도 12는 단계(1816)에 대응하는 횡단면도(1200)의 일부 실시예를 도시하고 있다.
단계(1818)에서, 하나 이상의 하드 마스크층이 제거된다. 도 13은 단계(1818)에 대응하는 횡단면도(1300)의 일부 실시예를 도시하고 있다.
단계(1820)에서, 제1 레벨간 유전체(ILD) 층이 기판 위에 퇴적된다. 상기 제1 ILD 층은 희생 게이트 스택과 임베디드 플래시 메모리 구조물 사이에서 횡방향으로 위치된다. 도 14는 단계(1820)에 대응하는 횡단면도(1400)의 일부 실시예를 도시하고 있다.
단계(1822)에서, 상기 제1 ILD 층의 부분을 제거하고 그리고 희생 게이트층의 상부면을 노출시키기 위해, 평탄화 공정이 수행된다. 도 14는 단계(1822)에 대응하는 횡단면도(1400)의 일부 실시예를 도시하고 있다.
단계(1824)에서, 금속 게이트 교체 공정이 수행된다. 상기 금속 게이트 교체 공정은 희생 게이트를 금속 게이트 전극으로 교체한다. 도 15는 단계(1824)에 대응하는 횡단면도(1500)의 일부 실시예를 도시하고 있다.
단계(1826)에서, 제1 ILD 층 위에 형성되는 제2 레벨간 유전체(ILD) 층 내에 콘택이 형성된다. 도 16은 단계(1826)에 대응하는 횡단면도(1600)의 일부 실시예를 도시하고 있다.
따라서 본 발명은 집적 칩 상의 테스트 라인을 식별하는데 사용되는 테스트 라인 글자 구조물 내에 트렌치를 포함하는 테스트 라인 글자를 갖는 기판, 및 그 형성 방법에 관한 것이다.
일부 실시예에 있어서, 본 발명은 집적 칩에 관한 것이다. 상기 집적 칩은 반도체 기판을 포함한다. 테스트 라인 글자 구조물은 반도체 기판 위에 배치되며, 또한 테스트 라인 글자 구조물의 상부면과 상기 테스트 라인 글자 구조물의 하부면 사이에서 수직으로 연장하는 하나 이상의 트렌치를 갖는다. 상기 하나 이상의 트렌치는, 영숫자 문자의 형상을 갖는 테스트 라인 구조물의 상부면에 개구를 형성하기 위해, 상기 테스트 라인 글자 구조물 내에 배치된다.
다른 실시예에 있어서, 본 발명은 집적 칩에 관한 것이다. 상기 집적 칩은 반도체 기판 위에 배치되며 또한 테스트 라인 글자 구조물의 상부면과 상기 테스트 라인 글자 구조물의 하부면 사이에서 수직으로 연장하는 하나 이상의 트렌치를 갖는, 테스트 라인 글자 구조물을 포함한다. 상기 하나 이상의 트렌치는 테스트 라인 식별 문자의 형상을 갖는 테스트 라인 글자 구조물의 상부면에 개구를 형성하도록 배치된다. 하나 이상의 더미 구조물이 상기 식별부 내에 배치된다. 도전성 테스트 라인은, 테스트 라인 글자 구조물에 인접한 위치에서 반도체 기판 위에 배치된다. 상기 도전성 테스트 라인은 웨이퍼 프로버로부터 전기 테스트 신호를 수신하도록 구성된다.
또 다른 실시예에 있어서, 본 발명은 집적 칩을 형성하는 방법에 관한 것이다. 상기 방법은 반도체 기판 위에 테스트 라인 글자 구조물을 형성하는 단계를 포함한다. 상기 방법은 테스트 라인 글자 구조물 내로 수직으로 연장하는 하나 이상의 트렌치를 형성하기 위해 상기 테스트 라인 글자 구조물을 선택적으로 에칭하는 에칭 공정을 수행하는 단계를 추가로 포함하며, 상기 하나 이상의 트렌치는 테스트 라인 식별 문자의 형상을 갖는 테스트 라인 글자 구조물의 상부면 내에 개구를 형성한다. 상기 방법은 테스트 라인 글자 구조물에 인접한 위치에서 반도체 기판 위에 도전성 테스트 라인을 형성하는 단계를 추가로 포함하며, 상기 도전성 테스트 라인은 웨이퍼 프로버로부터 전기 테스트 신호를 수신하도록 구성된다.
전술한 바는 본 기술분야의 숙련자가 본 발명의 양태를 더욱 잘 이해할 수 있도록 여러 실시예의 특징부의 개요를 설명하였다. 본 기술분야의 숙련자라면 이들은 동일한 목적을 실행하기 위해 및/또는 여기에 도입된 실시예의 동일한 이점을 달성하기 위해 다른 공정 및 구조물을 설계하거나 수정하기 위한 기반으로서 본 발명을 용이하게 사용할 수 있음을 인식해야 한다. 또한, 본 기술분야의 숙련자라면 이런 등가의 구성이 본 발명의 정신 및 범위로부터 일탈하지 않으며 또한 이들은 본 발명의 정신 및 범위로부터의 일탈 없이 여기에서 다양한 변화, 치환, 및 변경이 이루어질 수 있음을 인식해야 한다.
100: 집적 칩 102: 반도체 기판
104: 테스트 라인 글자 구조물 106: 테스트 라인 식별 문자
108: 트렌치 110: 더미 구조물
202: 테스트 라인 글자 203: 제1 방향
204: 트렌치 205: 제2 방향
206: 더미 구조물 212: 트렌치
214: 더미 구조물 218: 테스트 라인 글자
222: 더미 구조물 h: 높이

Claims (10)

  1. 집적 칩으로서,
    반도체 기판;
    상기 반도체 기판 위에 배치되고, 테스트 라인 글자 구조물의 상부면과 상기 테스트 라인 글자 구조물의 하부면 사이에서 수직으로 연장하는 하나 이상의 트렌치를 갖는, 상기 테스트 라인 글자 구조물; 및
    상기 테스트 라인 글자 구조물로부터 분리된 위치에서 상기 반도체 기판 내에 배치되는 하이-k 금속 게이트 트랜지스터
    를 포함하며,
    상기 하나 이상의 트렌치는, 상기 테스트 라인 글자 구조물의 상부면에 영숫자 문자의 형상을 갖는 개구를 형성하도록, 상기 테스트 라인 글자 구조물 내에 배치되고,
    상기 하이-k 금속 게이트 트랜지스터는, 상기 반도체 기판 위에 수직으로 놓이고 상기 반도체 기판 내에 위치되는 소스 영역 및 드레인 영역 사이에서 횡방향으로 배치되는 하이-k 금속 게이트 구조물을 포함하며,
    상기 하이-k 금속 게이트 구조물은 하이-k 유전체층 및 그 위의 금속 게이트 전극을 포함하는 것인, 집적 칩.
  2. 제1 항에 있어서,
    상기 하나 이상의 트렌치는 상기 영숫자 문자의 형상을 갖는 상기 테스트 라인 글자 구조물 내의 연속적인 개구를 형성하는 것인, 집적 칩.
  3. 제2 항에 있어서,
    상기 연속적인 개구 내에 배치되고 상기 테스트 라인 글자 구조물의 높이와 동일한 높이를 갖는, 하나 이상의 더미 구조물을 더 포함하는, 집적 칩.
  4. 제3 항에 있어서,
    상기 하나 이상의 더미 구조물은 상기 테스트 라인 글자 구조물과 동일한 물질을 포함하는 것인, 집적 칩.
  5. 제3 항에 있어서,
    상기 하나 이상의 더미 구조물은 상기 테스트 라인 글자 구조물 내의 연속적인 개구의 측벽으로부터 횡방향으로 분리되는 것인, 집적 칩.
  6. 삭제
  7. 집적 칩으로서,
    반도체 기판;
    상기 반도체 기판 위에 배치되고 테스트 라인 글자 구조물의 상부면과 상기 테스트 라인 글자 구조물의 하부면 사이에서 수직으로 연장하는 하나 이상의 트렌치를 갖는, 상기 테스트 라인 글자 구조물
    을 포함하며,
    상기 하나 이상의 트렌치는, 상기 테스트 라인 글자 구조물의 상부면에 영숫자 문자의 형상을 갖는 개구를 형성하도록, 상기 테스트 라인 글자 구조물 내에 배치되고,
    상기 테스트 라인 글자 구조물은,
    상기 반도체 기판 위에 배치되는 제1 폴리실리콘층;
    상기 반도체 기판 위에 배치되고 상기 제1 폴리실리콘층으로부터 횡방향으로 옵셋되는 제2 폴리실리콘층; 및
    상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이에서 횡방향으로 배치되고 상기 제2 폴리실리콘층과 상기 반도체 기판 사이에서 수직으로 배치되는, 3중층 전하 트랩 유전체층을 포함하는, 집적 칩.
  8. 제7 항에 있어서,
    상기 제2 폴리실리콘층 및 상기 3중층 전하 트랩 유전체층으로부터 상기 하나 이상의 트렌치를 횡방향으로 분리시키는 위치에서, 상기 반도체 기판 위에 배치되는 하드 마스크층을 더 포함하는, 집적 칩.
  9. 집적 칩으로서,
    반도체 기판 위에 배치되고, 테스트 라인 글자 구조물의 상부면과 상기 테스트 라인 글자 구조물의 하부면 사이에서 수직으로 연장하는 하나 이상의 트렌치를 갖는, 상기 테스트 라인 글자 구조물;
    테스트 라인 식별 문자 내에 배치되는 하나 이상의 더미 구조물;
    상기 테스트 라인 글자 구조물에 인접한 위치에서 상기 반도체 기판 위에 배치되는 도전성 테스트 라인; 및
    상기 테스트 라인 글자 구조물로부터 분리된 위치에서 상기 반도체 기판 내에 배치되는 하이-k 금속 게이트 트랜지스터
    를 포함하며,
    상기 하나 이상의 트렌치는 상기 테스트 라인 글자 구조물의 상부면 내에 상기 테스트 라인 식별 문자의 형상을 갖는 개구를 형성하도록 배치되며, 상기 도전성 테스트 라인은 웨이퍼 프로버로부터 전기 테스트 신호를 수신하도록 구성되고,
    상기 하이-k 금속 게이트 트랜지스터는 상기 반도체 기판 위에 수직으로 놓이고 상기 반도체 기판 내에 위치되는 소스 영역 및 드레인 영역 사이에서 횡방향으로 배치되는 하이-k 금속 게이트 구조물을 포함하며,
    상기 하이-k 금속 게이트 구조물은 하이-k 유전체층 및 그 위의 금속 게이트 전극을 포함하는 것인, 집적 칩.
  10. 집적 칩을 형성하는 방법으로서,
    반도체 기판 위에 테스트 라인 글자 구조물을 형성하는 단계;
    상기 테스트 라인 글자 구조물 내로 수직으로 연장하는 하나 이상의 트렌치를 형성하기 위해 상기 테스트 라인 글자 구조물을 선택적으로 에칭하는 에칭 공정을 수행하는 단계;
    상기 테스트 라인 글자 구조물에 인접한 위치에서 상기 반도체 기판 위에 도전성 테스트 라인을 형성하는 단계; 및
    상기 테스트 라인 글자 구조물로부터 분리된 위치에서 상기 반도체 기판 내에 하이-k 금속 게이트 트랜지스터를 형성하는 단계로서, 하이-k 금속 게이트 공정을 포함하는, 형성 단계
    를 포함하고,
    상기 하나 이상의 트렌치는 상기 테스트 라인 글자 구조물의 상부면 내에 테스트 라인 식별 문자의 형상을 갖는 개구를 형성하며, 상기 도전성 테스트 라인은 웨이퍼 프로버로부터 전기 테스트 신호를 수신하도록 구성되는 것인, 집적 칩 형성 방법.
KR1020160004386A 2015-10-15 2016-01-13 임베디드 비-휘발성 메모리 기술을 위한 테스트 라인 글자 KR101799664B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/883,787 2015-10-15
US14/883,787 US10163522B2 (en) 2015-10-15 2015-10-15 Test line letter for embedded non-volatile memory technology

Publications (2)

Publication Number Publication Date
KR20170044566A KR20170044566A (ko) 2017-04-25
KR101799664B1 true KR101799664B1 (ko) 2017-11-20

Family

ID=58456672

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160004386A KR101799664B1 (ko) 2015-10-15 2016-01-13 임베디드 비-휘발성 메모리 기술을 위한 테스트 라인 글자

Country Status (6)

Country Link
US (2) US10163522B2 (ko)
JP (1) JP6323961B2 (ko)
KR (1) KR101799664B1 (ko)
CN (1) CN106601640B (ko)
DE (1) DE102016100004B4 (ko)
TW (1) TWI573251B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170374B2 (en) 2017-03-23 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11923252B2 (en) 2017-03-23 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same
US10283414B2 (en) 2017-06-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation manufacturing method for semiconductor structures
DE102018110841A1 (de) * 2017-09-20 2019-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Zellenartige floating-gate-teststruktur
US11069695B2 (en) * 2019-05-31 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Floating gate test structure for embedded memory device
DE102020100001B4 (de) 2019-05-31 2022-05-25 Taiwan Semiconductor Manufacturing Co. Ltd. Integrierter Schaltkreis mit einer Mehrzahl von Speicherprüfstrukturen und Verfahren zu dessen Herstellung sowie Speicherprüfstruktur einer eingebetteten Speichervorrichtung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030203589A1 (en) 2002-04-30 2003-10-30 Chartered Semiconductor Manufacturing Ltd. Method of wafer marking for multi-layer metal processes
JP2005241491A (ja) * 2004-02-27 2005-09-08 Nidec-Read Corp 基板検査装置、位置調整方法
CN104253113A (zh) * 2013-06-28 2014-12-31 上海华虹宏力半导体制造有限公司 一种测量时使用的定位标记及其识别方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911619A (ja) 1982-07-12 1984-01-21 Nec Corp 半導体装置の非接触試験方法
US5854125A (en) 1997-02-24 1998-12-29 Vlsi Technology, Inc. Dummy fill patterns to improve interconnect planarity
US6210999B1 (en) 1998-12-04 2001-04-03 Advanced Micro Devices, Inc. Method and test structure for low-temperature integration of high dielectric constant gate dielectrics into self-aligned semiconductor devices
KR100394069B1 (ko) * 1999-09-01 2003-08-06 엘지.필립스 엘시디 주식회사 액정표시패널의 고유번호 표시부의 구조 및 그 제조방법
KR100396469B1 (ko) * 2001-06-29 2003-09-02 삼성전자주식회사 반도체 장치의 게이트 전극 형성 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
US20030109113A1 (en) * 2001-12-07 2003-06-12 Wen-Ying Wen Method of making identification code of ROM and structure thereof
US20030141605A1 (en) * 2002-01-25 2003-07-31 Silicon Integrated Systems Corp. Method of forming identifying mark on semiconductor wafer
US6838344B2 (en) * 2002-03-12 2005-01-04 Halo Lsi, Inc. Simplified twin monos fabrication method with three extra masks to standard CMOS
US6756271B1 (en) * 2002-03-12 2004-06-29 Halo Lsi, Inc. Simplified twin monos fabrication method with three extra masks to standard CMOS
TW589697B (en) 2003-01-09 2004-06-01 Nanya Technology Corp Test structure of DRAM
US6794691B2 (en) 2003-01-21 2004-09-21 Ami Semiconductor, Inc. Use of irregularly shaped conductive filler features to improve planarization of the conductive layer while reducing parasitic capacitance introduced by the filler features
JP4441190B2 (ja) 2003-03-12 2010-03-31 株式会社ルネサステクノロジ 薄膜デバイスの設計方法および製造方法、ならびに半導体製造装置
JP4746835B2 (ja) * 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100519252B1 (ko) 2003-11-24 2005-10-06 삼성전자주식회사 오버레이 마크, 오버레이 마크 형성방법 및 오버레이측정방법
US7340703B2 (en) 2004-08-02 2008-03-04 Hazem Mahmoud Hegazy Test structures and method for interconnect impedance property extraction
JP4764773B2 (ja) * 2006-05-30 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置
JP5007529B2 (ja) 2006-06-22 2012-08-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100800680B1 (ko) * 2006-12-11 2008-02-01 동부일렉트로닉스 주식회사 반도체 소자의 층간 절연막 형성 방법
US8754538B2 (en) 2008-06-24 2014-06-17 Infineon Technologies Ag Semiconductor chip including identifying marks
JP2010282987A (ja) * 2009-06-02 2010-12-16 Renesas Technology Corp 半導体装置およびその製造方法
US9000525B2 (en) * 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
US8536007B2 (en) * 2012-02-22 2013-09-17 Freescale Semiconductor, Inc. Non-volatile memory cell and logic transistor integration
JP2015008226A (ja) 2013-06-25 2015-01-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102014222203B3 (de) 2014-10-30 2016-03-10 Infineon Technologies Ag Überprüfung von Randschäden
US9983257B2 (en) 2015-10-15 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Test line patterns in split-gate flash technology

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030203589A1 (en) 2002-04-30 2003-10-30 Chartered Semiconductor Manufacturing Ltd. Method of wafer marking for multi-layer metal processes
JP2005241491A (ja) * 2004-02-27 2005-09-08 Nidec-Read Corp 基板検査装置、位置調整方法
CN104253113A (zh) * 2013-06-28 2014-12-31 上海华虹宏力半导体制造有限公司 一种测量时使用的定位标记及其识别方法

Also Published As

Publication number Publication date
DE102016100004B4 (de) 2019-10-31
CN106601640B (zh) 2019-09-13
KR20170044566A (ko) 2017-04-25
DE102016100004A1 (de) 2017-04-20
JP2017076801A (ja) 2017-04-20
US11069419B2 (en) 2021-07-20
US20170110201A1 (en) 2017-04-20
US10163522B2 (en) 2018-12-25
US20190019567A1 (en) 2019-01-17
TWI573251B (zh) 2017-03-01
JP6323961B2 (ja) 2018-05-16
CN106601640A (zh) 2017-04-26
TW201714288A (zh) 2017-04-16

Similar Documents

Publication Publication Date Title
KR101799664B1 (ko) 임베디드 비-휘발성 메모리 기술을 위한 테스트 라인 글자
KR101412906B1 (ko) 전계 효과 트랜지스터를 위한 구조 및 방법
KR101827612B1 (ko) 플래시 메모리와 집적하기 위한 교차전극형 커패시터
TWI734258B (zh) 形成接點到閘極監控圖案的方法及半導體元件
US9865697B1 (en) Semiconductor device structure and method for forming the same
US11437286B2 (en) Middle of line structures
US9983257B2 (en) Test line patterns in split-gate flash technology
CN113257921B (zh) 半导体结构
US10535573B2 (en) System and method for test key characterizing wafer processing state
US10741451B2 (en) FinFET having insulating layers between gate and source/drain contacts
US10651173B1 (en) Single diffusion cut for gate structures
US10032759B2 (en) High-density semiconductor device
US8778772B2 (en) Method of forming transistor with increased gate width
CN109285888B (zh) 半导体结构及其形成方法
CN103578953B (zh) 半导体集成电路制造的方法
US10522538B1 (en) Using source/drain contact cap during gate cut
US8853051B2 (en) Methods of recessing an active region and STI structures in a common etch process
US20210391323A1 (en) Semiconductor devices having late-formed isolation structures

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right